JPH06296125A - パワー・オン・リセット回路 - Google Patents
パワー・オン・リセット回路Info
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- JPH06296125A JPH06296125A JP5081577A JP8157793A JPH06296125A JP H06296125 A JPH06296125 A JP H06296125A JP 5081577 A JP5081577 A JP 5081577A JP 8157793 A JP8157793 A JP 8157793A JP H06296125 A JPH06296125 A JP H06296125A
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- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
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- 238000000034 method Methods 0.000 description 3
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】
【目的】マイクロコンピュータにおいては電源電圧を検
出して、電源電圧がある一定値以下になった時リセット
をかける電圧の精度を高める。 【構成】バラツキは大きいが最低動作電圧の低い電源電
圧検出回路１７と、精度は高いが最低動作電圧の高い電
源電圧検出回路１８を組み合せることにより、精度よ
く、かつ低い電圧でも誤動作せすに電源電圧を検出す
る。
出して、電源電圧がある一定値以下になった時リセット
をかける電圧の精度を高める。 【構成】バラツキは大きいが最低動作電圧の低い電源電
圧検出回路１７と、精度は高いが最低動作電圧の高い電
源電圧検出回路１８を組み合せることにより、精度よ
く、かつ低い電圧でも誤動作せすに電源電圧を検出す
る。
Description
【０００１】
【産業上の利用分野】本発明はパワー・オン・リセット
回路に関し、特にＣＭＯＳトランジスタで構成するマイ
クロコンピュータのリセット電源電圧回路に関する。
回路に関し、特にＣＭＯＳトランジスタで構成するマイ
クロコンピュータのリセット電源電圧回路に関する。
【０００２】
【従来の技術】マイクロコンピュータにおいては、フリ
ップフロップ回路に代表される順序回路が多数用いられ
ている。この順序回路は、電源を切ってしまうと順序回
路の一安定状態が失われ、次にこの電源を投入した時に
その状態は論理０，１のいずれにもなり得るいわゆる不
定状態となってしまう。これを、揮発性であるという。
最もこの特徴が広く知られているものに、ＲＡＭ（ラン
ダム・アクセス・メモリ）がある。
ップフロップ回路に代表される順序回路が多数用いられ
ている。この順序回路は、電源を切ってしまうと順序回
路の一安定状態が失われ、次にこの電源を投入した時に
その状態は論理０，１のいずれにもなり得るいわゆる不
定状態となってしまう。これを、揮発性であるという。
最もこの特徴が広く知られているものに、ＲＡＭ（ラン
ダム・アクセス・メモリ）がある。
【０００３】しかし、マイクロコンピュータにおいて
は、電源投入直後に所定の動作をさせるために、少なく
とも一部の順序回路の状態は、電源投入直後に常に同じ
である必要が生じる。例えば、マイクロ・コード方式の
マイクロコンピュータにおいては、電源投入直後に常に
同じマイクロＲＯＭ（リード・オンリ・メモリ）のアド
レスを読みに行く必要がある。
は、電源投入直後に所定の動作をさせるために、少なく
とも一部の順序回路の状態は、電源投入直後に常に同じ
である必要が生じる。例えば、マイクロ・コード方式の
マイクロコンピュータにおいては、電源投入直後に常に
同じマイクロＲＯＭ（リード・オンリ・メモリ）のアド
レスを読みに行く必要がある。
【０００４】電源投入直後に常に同じ状態である必要が
ある上記順序回路の状態を、電源投入直後に設定するこ
とを初期化あるいはシステム・リセットと呼ぶ。従来か
らこのシステム・リセットは、電源投入直後に一定幅の
決まったパルスを出力する回路を用いて行われている。
この回路を、「パワー・オン・リセット回路」と呼ぶ。
ある上記順序回路の状態を、電源投入直後に設定するこ
とを初期化あるいはシステム・リセットと呼ぶ。従来か
らこのシステム・リセットは、電源投入直後に一定幅の
決まったパルスを出力する回路を用いて行われている。
この回路を、「パワー・オン・リセット回路」と呼ぶ。
【０００５】この従来のパワー・オン・リセット回路の
一例である図７を参照すると、端子１を共通接続点とす
るＰチャネル・ＭＯＳ型ＦＥＴ（電界効果トランジス
タ）Ｍ１と抵抗Ｒ１との直列回路を、電源ＶＤＤ，接地
電位点間に接続し、ＦＥＴＭ１のゲート電極を端子１に
接続し、抵抗Ｒ２とＮＭＯＳ・ＦＥＴＭ２との直列回路
を上記間に接続し、ＦＥＴＭ２のゲート電極を端子１に
接続し、端子１と接地電位点との間に容量Ｃ１を接続
し、ＣＭＯＳ・ＦＥＴＭ３，Ｍ４の直列回路を上記間に
接続し、これらゲート電極を抵抗Ｒ２，ＦＥＴＭ２の共
通接続点に接続し、電源ＶＤＤと上記ゲート電極との間
に容量Ｃ２を接続し、上記ＣＭＯＳ・ＦＥＴＭ３，Ｍ４
の次段に、同一構成のＣＭＯＳ・ＦＥＴＭ５，Ｍ６を接
続し、このゲート電極は容量Ｃ３を介して接地電位点に
接続される。ＣＭＯＳ・ＦＥＴＭ３，Ｍ４の入力，出力
をそれぞれ端子２，端子３とし、ＣＭＯＳ・ＦＥＴＭ
５，Ｍ６の入力，出力を、それぞれ上記端子３，端子４
とする。
一例である図７を参照すると、端子１を共通接続点とす
るＰチャネル・ＭＯＳ型ＦＥＴ（電界効果トランジス
タ）Ｍ１と抵抗Ｒ１との直列回路を、電源ＶＤＤ，接地
電位点間に接続し、ＦＥＴＭ１のゲート電極を端子１に
接続し、抵抗Ｒ２とＮＭＯＳ・ＦＥＴＭ２との直列回路
を上記間に接続し、ＦＥＴＭ２のゲート電極を端子１に
接続し、端子１と接地電位点との間に容量Ｃ１を接続
し、ＣＭＯＳ・ＦＥＴＭ３，Ｍ４の直列回路を上記間に
接続し、これらゲート電極を抵抗Ｒ２，ＦＥＴＭ２の共
通接続点に接続し、電源ＶＤＤと上記ゲート電極との間
に容量Ｃ２を接続し、上記ＣＭＯＳ・ＦＥＴＭ３，Ｍ４
の次段に、同一構成のＣＭＯＳ・ＦＥＴＭ５，Ｍ６を接
続し、このゲート電極は容量Ｃ３を介して接地電位点に
接続される。ＣＭＯＳ・ＦＥＴＭ３，Ｍ４の入力，出力
をそれぞれ端子２，端子３とし、ＣＭＯＳ・ＦＥＴＭ
５，Ｍ６の入力，出力を、それぞれ上記端子３，端子４
とする。
【０００６】この回路は、電源ＶＤＤが接地（ＧＮＤ）
電位点から所定の電位まで立上る時にリセットとなるハ
イ・パルスを出力する。この機能は、容量Ｃ１，Ｃ３が
ＧＮＤ，Ｃ２が電源ＶＤＤに、それぞれ、一方の電極が
接続されていることで達成される。電源ＶＤＤ投入時に
は、これらの容量Ｃ１，Ｃ３，Ｃ２が充電されていない
ために、端子１，２，３がそれぞれＧＮＤ，電源ＶＤ
Ｄ，ＧＮＤと同電位となっているが、出力４がまずハイ
（約電源ＶＤＤの電位）レベルになり、この後に容量Ｃ
１〜Ｃ３が順に充電され、端子１，２，３がそれぞれＶ
ＤＤ−｜ＶＴＭ１｜，ＧＮＤ，ＶＤＤの電位となり、出
力４はロー（約ＧＮＤ電位）レベルとなる。ここで、Ｖ
ＴＭ１はＦＥＴＭ１のしきい値電圧である。
電位点から所定の電位まで立上る時にリセットとなるハ
イ・パルスを出力する。この機能は、容量Ｃ１，Ｃ３が
ＧＮＤ，Ｃ２が電源ＶＤＤに、それぞれ、一方の電極が
接続されていることで達成される。電源ＶＤＤ投入時に
は、これらの容量Ｃ１，Ｃ３，Ｃ２が充電されていない
ために、端子１，２，３がそれぞれＧＮＤ，電源ＶＤ
Ｄ，ＧＮＤと同電位となっているが、出力４がまずハイ
（約電源ＶＤＤの電位）レベルになり、この後に容量Ｃ
１〜Ｃ３が順に充電され、端子１，２，３がそれぞれＶ
ＤＤ−｜ＶＴＭ１｜，ＧＮＤ，ＶＤＤの電位となり、出
力４はロー（約ＧＮＤ電位）レベルとなる。ここで、Ｖ
ＴＭ１はＦＥＴＭ１のしきい値電圧である。
【０００７】ここでは、当然出力４がローレベルとなる
ためには、ＶＤＤ−｜ＶＴＭ１｜がＦＥＴＭ２と抵抗Ｒ
２とからなるインバータの論理しきい値電圧より高くな
らなければならない。
ためには、ＶＤＤ−｜ＶＴＭ１｜がＦＥＴＭ２と抵抗Ｒ
２とからなるインバータの論理しきい値電圧より高くな
らなければならない。
【０００８】上記説明から明らかなように、電源投入時
にリセット・パルスを出力するだけであるならば、図８
の回路のＰＭＯＳ・ＦＥＴＭ７，Ｍ９とＮＭＯＳ・ＦＥ
ＴＭ８と容量Ｃ４とからなるより簡単な構成で、実現出
来ることである。
にリセット・パルスを出力するだけであるならば、図８
の回路のＰＭＯＳ・ＦＥＴＭ７，Ｍ９とＮＭＯＳ・ＦＥ
ＴＭ８と容量Ｃ４とからなるより簡単な構成で、実現出
来ることである。
【０００９】この図８を参照すると、電源ＶＤＤの投入
直後には、容量Ｃ４が充電されていないため、端子５は
ローレベルとなり、端子６の出力はハイレベルとなる
が、その後、電源ＶＤＤの電位がＦＥＴＭ７のしきい値
電圧の絶対値より高ければ、ＦＥＴＭ７がオンしている
ので、容量Ｃ４が充電され、端子５および６はそれぞれ
ハイ，ローレベルとなる。
直後には、容量Ｃ４が充電されていないため、端子５は
ローレベルとなり、端子６の出力はハイレベルとなる
が、その後、電源ＶＤＤの電位がＦＥＴＭ７のしきい値
電圧の絶対値より高ければ、ＦＥＴＭ７がオンしている
ので、容量Ｃ４が充電され、端子５および６はそれぞれ
ハイ，ローレベルとなる。
【００１０】図７に示したパワー・オン・リセット回路
が、より簡単な図８のそれに比べて優れている点は、電
圧検出回路の機能も有している点である。図８の回路
は、一度電源ＶＤＤが立上り、出力５がローレベルとな
った後は、ＶＤＤの電位が低下しても、端子６はローレ
ベルのままとなり、ＶＤＤ電位が低下したことを知るす
べはない。
が、より簡単な図８のそれに比べて優れている点は、電
圧検出回路の機能も有している点である。図８の回路
は、一度電源ＶＤＤが立上り、出力５がローレベルとな
った後は、ＶＤＤの電位が低下しても、端子６はローレ
ベルのままとなり、ＶＤＤ電位が低下したことを知るす
べはない。
【００１１】これに対し、図７の回路は、直流的には電
源ＶＤＤの電位がほぼ｜ＶＴＭ１｜＋ＶＴＭ２（ＶＴＭ
２はＦＥＴＭ２のしきい値電圧）より高い電位となる
と、出力４はローレベルとなり、より低い電位となると
出力４はハイレベルなので、電源ＶＤＤが｜ＶＴＭ１｜
＋ＶＴＭ２より高いか低いかの検出が出来る点である。
何故なら端子１はＦＥＴＭ１のゲートとドレインとがシ
ョートされているため、その電位は、ＶＤＤ−｜ＶＴＭ
１｜となり、さらに、端子２はＶＤＤ−｜ＶＴＭ２｜が
ＦＥＴＭ２と抵抗Ｒ２からなるインバータの論理しきい
値より高くなった時、ハイレベルからローレベルに変化
する。即ち、ＶＤＤ−｜ＶＴＭ１｜−（ＦＥＴＭ２と抵
抗Ｒ２とからなるインバータの論理しきい値）が正だ
と、出力４の端子はローレベル、負だとハイレベルとな
る。
源ＶＤＤの電位がほぼ｜ＶＴＭ１｜＋ＶＴＭ２（ＶＴＭ
２はＦＥＴＭ２のしきい値電圧）より高い電位となる
と、出力４はローレベルとなり、より低い電位となると
出力４はハイレベルなので、電源ＶＤＤが｜ＶＴＭ１｜
＋ＶＴＭ２より高いか低いかの検出が出来る点である。
何故なら端子１はＦＥＴＭ１のゲートとドレインとがシ
ョートされているため、その電位は、ＶＤＤ−｜ＶＴＭ
１｜となり、さらに、端子２はＶＤＤ−｜ＶＴＭ２｜が
ＦＥＴＭ２と抵抗Ｒ２からなるインバータの論理しきい
値より高くなった時、ハイレベルからローレベルに変化
する。即ち、ＶＤＤ−｜ＶＴＭ１｜−（ＦＥＴＭ２と抵
抗Ｒ２とからなるインバータの論理しきい値）が正だ
と、出力４の端子はローレベル、負だとハイレベルとな
る。
【００１２】ところで、ＦＥＴＭ２と抵抗Ｒ２とからな
るインバータは、負荷が定抵抗Ｒ２のため、そこに流れ
る電流が大きく変化するＦＥＴＭ２のしきい値電圧の近
傍がこのインバータの論理しきい値となる。従って、結
局、図７のパワー・オン・リセット回路は、ＶＤＤ−｜
ＶＴＭ１｜−ＶＴＭ２＝ＶＤＤ−（｜ＶＴＭ１｜＋ＶＴ
Ｍ２）が正だと出力４はローレベル、負だとハイレベル
となり、ＶＤＤと｜ＶＴＭ１｜＋ＶＴＭ２との高低の検
出を行う。もちろん、詳細には抵抗Ｒ１，Ｒ２の抵抗
値、ＦＥＴＭ１，Ｍ２の（ゲート幅）／（ゲート長）に
より、検出電圧を調整することが可能である。
るインバータは、負荷が定抵抗Ｒ２のため、そこに流れ
る電流が大きく変化するＦＥＴＭ２のしきい値電圧の近
傍がこのインバータの論理しきい値となる。従って、結
局、図７のパワー・オン・リセット回路は、ＶＤＤ−｜
ＶＴＭ１｜−ＶＴＭ２＝ＶＤＤ−（｜ＶＴＭ１｜＋ＶＴ
Ｍ２）が正だと出力４はローレベル、負だとハイレベル
となり、ＶＤＤと｜ＶＴＭ１｜＋ＶＴＭ２との高低の検
出を行う。もちろん、詳細には抵抗Ｒ１，Ｒ２の抵抗
値、ＦＥＴＭ１，Ｍ２の（ゲート幅）／（ゲート長）に
より、検出電圧を調整することが可能である。
【００１３】一般に、ポータブル機器等の電池駆動装置
に使用されるマイクロコンピュータに内蔵されるパワー
・オン・リセット回路としては、図７の回路のように直
流（ＤＣ）的にも電源電圧を検出出来るものが使用され
る。それは、電池の消耗をユーザに知らせたり、マイク
ロコンピュータが正常動作出来る電圧範囲外に電池電圧
が低下して、暴走を始める前にそれを停止させるためで
ある。
に使用されるマイクロコンピュータに内蔵されるパワー
・オン・リセット回路としては、図７の回路のように直
流（ＤＣ）的にも電源電圧を検出出来るものが使用され
る。それは、電池の消耗をユーザに知らせたり、マイク
ロコンピュータが正常動作出来る電圧範囲外に電池電圧
が低下して、暴走を始める前にそれを停止させるためで
ある。
【００１４】しかし、最近、種々のポータブル機器への
マイクロコンピュータの応用が広がる中で、電池駆動装
置においてもマイクロコンピュータに高速動作が要求さ
れる場合が多い。従って、その動作電源電圧範囲も狭く
なって来ている。そのため、より精度よく電源電圧を検
出出来るパワー・オン・リセット回路の要求が高まって
いる。
マイクロコンピュータの応用が広がる中で、電池駆動装
置においてもマイクロコンピュータに高速動作が要求さ
れる場合が多い。従って、その動作電源電圧範囲も狭く
なって来ている。そのため、より精度よく電源電圧を検
出出来るパワー・オン・リセット回路の要求が高まって
いる。
【００１５】図７の従来のパワー・オン・リセット回路
は、検出電圧が（ＶＴＭ１＋ＶＴＭ２）に依存すること
になるため、大きな製造バラツキおよび温度依存性を持
っている。通常、ＭＯＳＦＥＴのしきい値電圧は±０．
１〜±０．２Ｖの製造バラツキと−２ｍＶ／℃前後の温
度異存性とを有しているため、（ＶＴＭ１＋ＶＴＭ２）
は常温で±０．２〜±０．４Ｖ、さらに動作温度範囲を
±５０℃とすると、±０．２Ｖ程度の温度変化を持つこ
とになる。よって、検出電圧の最高値と最低値との差は
０．８〜１．２Ｖにもなってしまう。
は、検出電圧が（ＶＴＭ１＋ＶＴＭ２）に依存すること
になるため、大きな製造バラツキおよび温度依存性を持
っている。通常、ＭＯＳＦＥＴのしきい値電圧は±０．
１〜±０．２Ｖの製造バラツキと−２ｍＶ／℃前後の温
度異存性とを有しているため、（ＶＴＭ１＋ＶＴＭ２）
は常温で±０．２〜±０．４Ｖ、さらに動作温度範囲を
±５０℃とすると、±０．２Ｖ程度の温度変化を持つこ
とになる。よって、検出電圧の最高値と最低値との差は
０．８〜１．２Ｖにもなってしまう。
【００１６】従来から電圧精度の良い回路としてバンド
ギャップ参照電圧発生回路が広く知られている。ＭＯＳ
ＦＥＴを利用したこのようなバンドギャップ参照電圧発
生回路の主要な二例を示す図９，図１０を参照すると、
ＰＮ接合ダイオードＤ１，Ｄ２，Ｄ３のそれぞれの飽和
電流ＩＳ１，ＩＳ２，ＩＳ３が、ＩＳ１＝ＩＳ３＞ＩＳ
２となるようなアノード面積が選ばれる。抵抗Ｒ３とＲ
４との抵抗値の比は、出力電圧に応じて所定の値に設定
される。ここでは説明のため、Ｒ４／Ｒ３＝ｎ（ｎ：正
数）とする。
ギャップ参照電圧発生回路が広く知られている。ＭＯＳ
ＦＥＴを利用したこのようなバンドギャップ参照電圧発
生回路の主要な二例を示す図９，図１０を参照すると、
ＰＮ接合ダイオードＤ１，Ｄ２，Ｄ３のそれぞれの飽和
電流ＩＳ１，ＩＳ２，ＩＳ３が、ＩＳ１＝ＩＳ３＞ＩＳ
２となるようなアノード面積が選ばれる。抵抗Ｒ３とＲ
４との抵抗値の比は、出力電圧に応じて所定の値に設定
される。ここでは説明のため、Ｒ４／Ｒ３＝ｎ（ｎ：正
数）とする。
【００１７】図９の回路は、ダイオードＤ１，抵抗Ｒ
３，ＣＭＯＳＦＥＴＭ１０，Ｍ１１が直列に接続され、
ダイオードＤ２，ＣＭＯＳＦＥＴＭ１２，Ｍ１３も直列
に接続され、ＦＥＴＭ１１，Ｍ１３のゲート電極同士、
ＦＥＴＭ１０，Ｍ１２のゲート電極同士をそれぞれ接続
し、ダイオードＤ３，抵抗Ｒ４，ＰＭＯＳＦＥＴＭ１４
が直列に接続され、ＦＥＴＭ１４のゲート電極は、ＦＥ
ＴＭ１１，Ｍ１３のゲート電極に接続され、抵抗Ｒ３の
電源ＶＤＤ側を端子１０，ダイオードＤ２のアノード電
極を端子１１，抵抗Ｒ４の電源ＶＤＤ側を出力端子１２
とする。
３，ＣＭＯＳＦＥＴＭ１０，Ｍ１１が直列に接続され、
ダイオードＤ２，ＣＭＯＳＦＥＴＭ１２，Ｍ１３も直列
に接続され、ＦＥＴＭ１１，Ｍ１３のゲート電極同士、
ＦＥＴＭ１０，Ｍ１２のゲート電極同士をそれぞれ接続
し、ダイオードＤ３，抵抗Ｒ４，ＰＭＯＳＦＥＴＭ１４
が直列に接続され、ＦＥＴＭ１４のゲート電極は、ＦＥ
ＴＭ１１，Ｍ１３のゲート電極に接続され、抵抗Ｒ３の
電源ＶＤＤ側を端子１０，ダイオードＤ２のアノード電
極を端子１１，抵抗Ｒ４の電源ＶＤＤ側を出力端子１２
とする。
【００１８】図１０の回路は、端子１０をプラス（＋）
入力，端子１１をマイナス（−）入力とし、かつＦＥＴ
Ｍ１４のゲート電極に出力する比較器７があることと、
ＦＥＴＭ１０，Ｍ１２がないこと以外は、図９と共通で
あり、同図と共通の参照数字で示すに留め、説明を省略
する。
入力，端子１１をマイナス（−）入力とし、かつＦＥＴ
Ｍ１４のゲート電極に出力する比較器７があることと、
ＦＥＴＭ１０，Ｍ１２がないこと以外は、図９と共通で
あり、同図と共通の参照数字で示すに留め、説明を省略
する。
【００１９】ＰＭＯＳＦＥＴＭ１１，Ｍ１３，Ｍ１４は
（ゲート幅）／（ゲート長）が一致したＰＭＯＳＦＥＴ
であり、ＮＭＯＳＦＥＴＭ１０，Ｍ１２はやはり（ゲー
ト幅）／（ゲート長）が一致したＮＭＯＳＦＥＴであ
る。次に、これらの回路の動作を説明する。図９，図１
０のいずれにおいても、ＦＥＴＭ１１，Ｍ１３，Ｍ１４
に流れる電流は一定であり、またその電流値は端子１０
と端子１１との電位が等しくなるように決まる。何故な
ら、図９においてはＦＥＴＭ１０とＭ１２の（ゲート
幅）／（ゲート長）が等しいため、ＦＥＴＭ１０，Ｍ１
２のゲートとソース間の電圧は等しい電流が流れる時一
致していなければならないが、ゲート同士がショートさ
れているため、当然そのソースが接続される端子１０，
１１の電位が等しくなるからであり、また、図１０にお
いては端子１０，１１の電位が比較器７によって比較さ
れ、それが等しくなるよう制御されているからである。
従って、次式が得られる。
（ゲート幅）／（ゲート長）が一致したＰＭＯＳＦＥＴ
であり、ＮＭＯＳＦＥＴＭ１０，Ｍ１２はやはり（ゲー
ト幅）／（ゲート長）が一致したＮＭＯＳＦＥＴであ
る。次に、これらの回路の動作を説明する。図９，図１
０のいずれにおいても、ＦＥＴＭ１１，Ｍ１３，Ｍ１４
に流れる電流は一定であり、またその電流値は端子１０
と端子１１との電位が等しくなるように決まる。何故な
ら、図９においてはＦＥＴＭ１０とＭ１２の（ゲート
幅）／（ゲート長）が等しいため、ＦＥＴＭ１０，Ｍ１
２のゲートとソース間の電圧は等しい電流が流れる時一
致していなければならないが、ゲート同士がショートさ
れているため、当然そのソースが接続される端子１０，
１１の電位が等しくなるからであり、また、図１０にお
いては端子１０，１１の電位が比較器７によって比較さ
れ、それが等しくなるよう制御されているからである。
従って、次式が得られる。
【００２０】Ｉ×Ｒ３＋ＶＴ×ｌｎ（Ｉ／ＩＳ１）＝Ｖ
Ｔ×ｌｎ（Ｉ／ＩＳ２） ここで、ＩはＦＥＴＭ１１，Ｍ１３，Ｍ１４に流れる電
流であり、ＶＴ＝ｋＴ／ｑ（ｋ：ボルツマン定数，Ｔ：
絶対温度，ｑ：素電荷）である。よって、Ｉは次式とな
る。
Ｔ×ｌｎ（Ｉ／ＩＳ２） ここで、ＩはＦＥＴＭ１１，Ｍ１３，Ｍ１４に流れる電
流であり、ＶＴ＝ｋＴ／ｑ（ｋ：ボルツマン定数，Ｔ：
絶対温度，ｑ：素電荷）である。よって、Ｉは次式とな
る。
【００２１】 Ｉ＝ＶＴ×ｌｎ（ＩＳ１／ＩＳ２）×１／Ｒ３ …（１） 出力１２，１３の電圧は、いずれも、抵抗Ｒ４の両端に
かかる次式の電圧、 Ｒ４×ＶＴ×ｌｎ（ＩＳ１，ＩＳ２）×１／Ｒ３＝ｎ×ＶＴ×ｌｎ（ＩＳ１／Ｉ Ｓ２） …（２） と、ダイオードＤ３の両端にかかる順方向電圧との和に
なる。
かかる次式の電圧、 Ｒ４×ＶＴ×ｌｎ（ＩＳ１，ＩＳ２）×１／Ｒ３＝ｎ×ＶＴ×ｌｎ（ＩＳ１／Ｉ Ｓ２） …（２） と、ダイオードＤ３の両端にかかる順方向電圧との和に
なる。
【００２２】ここで、上記（２）式は抵抗比ｎとダイオ
ードＤ１とＤ２のアノード面積比と絶対温度Ｔとで決ま
る。一般にＭＯＳプロセス技術においては抵抗やＰＮ接
合等の面積の相対比は高い精度が得られるため、上記
（２）式は一定温度では非常に精度良く一定値となる。
ードＤ１とＤ２のアノード面積比と絶対温度Ｔとで決ま
る。一般にＭＯＳプロセス技術においては抵抗やＰＮ接
合等の面積の相対比は高い精度が得られるため、上記
（２）式は一定温度では非常に精度良く一定値となる。
【００２３】また、ダイオードの順方向電圧は一定温度
で通常高々±２０ｍＶ程度の絶対値バラツキがあるた
め、結果として、端子１２，１３の出力電圧は同じ温度
ではほとんど一定であり、常温で約１．１〜１．２Ｖに
なることが知られている。
で通常高々±２０ｍＶ程度の絶対値バラツキがあるた
め、結果として、端子１２，１３の出力電圧は同じ温度
ではほとんど一定であり、常温で約１．１〜１．２Ｖに
なることが知られている。
【００２４】さらに、温度特性については、上記（２）
式より抵抗Ｒ４の両端にかかる電圧は絶対温度Ｔに比例
して正の温度特性を持つのに対し、ダイオードの順方向
電圧は負の温度特性を持つので、上記（２）式のｎをう
まく選ぶことでやはり非常に小さく出来る。
式より抵抗Ｒ４の両端にかかる電圧は絶対温度Ｔに比例
して正の温度特性を持つのに対し、ダイオードの順方向
電圧は負の温度特性を持つので、上記（２）式のｎをう
まく選ぶことでやはり非常に小さく出来る。
【００２５】図９，図１０のような回路１４を用いて、
図１１のような比較器１６，抵抗Ｒ５，Ｒ６からなる回
路を構成すれば、抵抗Ｒ５，Ｒ６を適当な値とすること
により、当然任意な値で電源電圧の精度良い検出が可能
となる。このため、パワー・オン・リセット回路への応
用が期待される。しかし、パワー・オン・リセット回路
への応用としては致命的なことが２点ある。
図１１のような比較器１６，抵抗Ｒ５，Ｒ６からなる回
路を構成すれば、抵抗Ｒ５，Ｒ６を適当な値とすること
により、当然任意な値で電源電圧の精度良い検出が可能
となる。このため、パワー・オン・リセット回路への応
用が期待される。しかし、パワー・オン・リセット回路
への応用としては致命的なことが２点ある。
【００２６】その第１点として、まず図９，図１０のよ
うな回路は、電源ＶＤＤに電圧を投入しただけでは正常
に動作しないことである。何故なら、電源投入する前の
ＦＥＴＭ１１，Ｍ１３に電流が流れない状態が、電源Ｖ
ＤＤが立上った後でも、これらの回路において満足され
るからである。これらの回路は、ＦＥＴＭ１１，Ｍ１
３，Ｍ１４およびＦＥＴＭ１０，Ｍ１２それぞれの間で
電流が一致し、端子１０と端子１１の電位が一致するこ
とのみが回路的に要求されていることであり、ＦＥＴＭ
１１，Ｍ１３に電流が流れない状態は、満足する。
うな回路は、電源ＶＤＤに電圧を投入しただけでは正常
に動作しないことである。何故なら、電源投入する前の
ＦＥＴＭ１１，Ｍ１３に電流が流れない状態が、電源Ｖ
ＤＤが立上った後でも、これらの回路において満足され
るからである。これらの回路は、ＦＥＴＭ１１，Ｍ１
３，Ｍ１４およびＦＥＴＭ１０，Ｍ１２それぞれの間で
電流が一致し、端子１０と端子１１の電位が一致するこ
とのみが回路的に要求されていることであり、ＦＥＴＭ
１１，Ｍ１３に電流が流れない状態は、満足する。
【００２７】この問題の解決策として、図１２，図１３
のように図９，図１０の回路にそれぞれ容量Ｃ５，Ｃ６
を端子１４，１５に付加接続する。こうすれば、電源投
入時には必ずＰＭＯＳＦＥＴＭ１１，Ｍ１３がオンして
電流が流れ、正常に動作を開始する。しかも、この方法
では、正常動作時のＦＥＴＭ１１，Ｍ１３のゲートとソ
ースとの電位差をＶＧＳＭ１１とすると、ＶＤＤが、｜
ＶＧＳＭ１１｜−ｍａｘ（｜ＶＴＭ１｜，｜ＶＴＭ３
｜）だけ急に低下すると、ＦＥＴＭ１１，Ｍ１３がオフ
して、ＦＥＴＭ１１，Ｍ１３の電流が０となってしまう
ため、たとえ電源ＶＤＤが本来の検出電圧以上であって
も、容量Ｃ５，Ｃ６が存在しない場合の電源投入時と同
じ問題が発生する。ここで、ｍａｘ（ａ，ｂ）はａとｂ
で大きい方を表す。
のように図９，図１０の回路にそれぞれ容量Ｃ５，Ｃ６
を端子１４，１５に付加接続する。こうすれば、電源投
入時には必ずＰＭＯＳＦＥＴＭ１１，Ｍ１３がオンして
電流が流れ、正常に動作を開始する。しかも、この方法
では、正常動作時のＦＥＴＭ１１，Ｍ１３のゲートとソ
ースとの電位差をＶＧＳＭ１１とすると、ＶＤＤが、｜
ＶＧＳＭ１１｜−ｍａｘ（｜ＶＴＭ１｜，｜ＶＴＭ３
｜）だけ急に低下すると、ＦＥＴＭ１１，Ｍ１３がオフ
して、ＦＥＴＭ１１，Ｍ１３の電流が０となってしまう
ため、たとえ電源ＶＤＤが本来の検出電圧以上であって
も、容量Ｃ５，Ｃ６が存在しない場合の電源投入時と同
じ問題が発生する。ここで、ｍａｘ（ａ，ｂ）はａとｂ
で大きい方を表す。
【００２８】次に、第２点目の致命的な欠点は、いずれ
も電源電圧がある程度以下に下がると誤動作することで
ある。図９の回路の場合、上記した期待される出力電圧
を得るためには、ＦＥＴＭ１１〜Ｍ１５の全てのＭＯＳ
ＦＥＴが飽和領域で動作する必要があるが、そのために
は、ダイオードＤ２，ＦＥＴＭ１２，Ｍ１３の直列接続
部分に着目すると、 ０．１Ｖ＋ＶＴＭ１２＋ＶＦＤ２ …（３） 以上の電源電圧が必要である。ここで、ＶＴＭ１２は、
ＦＥＴＭ１２のしきい値電圧で通常０．７Ｖ程度、ＶＦ
Ｄ２はダイオードＤ２の順方向電圧で通常０．５〜０．
７Ｖ、また０．１ＶというのはＦＥＴＭ１３が飽和する
のに最低必要な電圧である。
も電源電圧がある程度以下に下がると誤動作することで
ある。図９の回路の場合、上記した期待される出力電圧
を得るためには、ＦＥＴＭ１１〜Ｍ１５の全てのＭＯＳ
ＦＥＴが飽和領域で動作する必要があるが、そのために
は、ダイオードＤ２，ＦＥＴＭ１２，Ｍ１３の直列接続
部分に着目すると、 ０．１Ｖ＋ＶＴＭ１２＋ＶＦＤ２ …（３） 以上の電源電圧が必要である。ここで、ＶＴＭ１２は、
ＦＥＴＭ１２のしきい値電圧で通常０．７Ｖ程度、ＶＦ
Ｄ２はダイオードＤ２の順方向電圧で通常０．５〜０．
７Ｖ、また０．１ＶというのはＦＥＴＭ１３が飽和する
のに最低必要な電圧である。
【００２９】従って、上記（３）は通常１．３〜１．５
Ｖ程度になり、これより電源電圧が下がると出力端子１
２は急激に低下するため、図９の回路においては電源電
圧が十分高い時と同様にローレベルとなる。同様に図１
０の回路では比較器７の動作電圧以下になると、当然誤
動作する。通常ＣＭＯＳプロセスで低電圧動作用に設計
された比較器の最低動作電圧は１．５〜１．８Ｖ程度で
ある。図７のパワー・オン・リセット回路においては、
上記した図９，図１０の回路をもとに構成される図１１
に存在する上記２点の問題は、存在しない。従って、従
来から、検出電圧のバラツキが大きい図７のパワー・オ
ン・リセット回路を、マイクロコンピュータでは使用し
ている。
Ｖ程度になり、これより電源電圧が下がると出力端子１
２は急激に低下するため、図９の回路においては電源電
圧が十分高い時と同様にローレベルとなる。同様に図１
０の回路では比較器７の動作電圧以下になると、当然誤
動作する。通常ＣＭＯＳプロセスで低電圧動作用に設計
された比較器の最低動作電圧は１．５〜１．８Ｖ程度で
ある。図７のパワー・オン・リセット回路においては、
上記した図９，図１０の回路をもとに構成される図１１
に存在する上記２点の問題は、存在しない。従って、従
来から、検出電圧のバラツキが大きい図７のパワー・オ
ン・リセット回路を、マイクロコンピュータでは使用し
ている。
【００３０】
【発明が解決しようとする課題】この従来のパワー・オ
ン・リセット回路は、電源投入時に確実にリセットパル
スを出力するものの、直流的な検出電圧のバラツキが大
きいため、マイクロコンピュータ本来の最低動作電圧に
対し、パワー・オン・リセット回路のバラツキを上乗せ
した電圧がシステム全体で保証出来る電圧となり、マイ
クロコンピュータの暴走は一応抑制することが出来るも
のの、最低動作電圧を高くしてしまうという欠点があ
る。
ン・リセット回路は、電源投入時に確実にリセットパル
スを出力するものの、直流的な検出電圧のバラツキが大
きいため、マイクロコンピュータ本来の最低動作電圧に
対し、パワー・オン・リセット回路のバラツキを上乗せ
した電圧がシステム全体で保証出来る電圧となり、マイ
クロコンピュータの暴走は一応抑制することが出来るも
のの、最低動作電圧を高くしてしまうという欠点があ
る。
【００３１】
【課題を解決するための手段】本発明のパワー・オン・
リセット回路の構成は、電源投入時に所定のパルス信号
を出力する第１の電源電圧検出回路と、前記パルス信号
の論理レベル変化時にのみ一定のパルス信号を出力する
手段と、前記一定のパルス信号をトリガとして動作を開
始する第２の電源電圧検出回路とを備え、前記第１の電
源電圧検出回路の最低動作電圧は前記第２の電源電圧検
出回路の最低動作電圧よりも低く設定され、前記第１の
電源電圧検出回路の検出電圧は前記第２の電源電圧検出
回路の最低動作電圧よりも高く設定されていることを特
徴とする。
リセット回路の構成は、電源投入時に所定のパルス信号
を出力する第１の電源電圧検出回路と、前記パルス信号
の論理レベル変化時にのみ一定のパルス信号を出力する
手段と、前記一定のパルス信号をトリガとして動作を開
始する第２の電源電圧検出回路とを備え、前記第１の電
源電圧検出回路の最低動作電圧は前記第２の電源電圧検
出回路の最低動作電圧よりも低く設定され、前記第１の
電源電圧検出回路の検出電圧は前記第２の電源電圧検出
回路の最低動作電圧よりも高く設定されていることを特
徴とする。
【００３２】
【実施例】本発明の第１の実施例のパワー・オン・リセ
ット回路を示す図１において、この実施例は、検出電圧
のバラツキが大きいが電源投入時の特性が良く、動作電
圧の広い電源電圧検出回路１７即ち上述の図７の回路
と、電源電圧変動特性を改良したバンドギャップ参照電
圧発生回路１８即ち図２又は図３の回路と、回路１７の
出力端子４の出力とこの端子４に遅延回路１９を通した
出力とを入力に接続し、出力を回路１８の入力２３に接
続した排他的（ＥＸ）ＯＲゲート２０と、電源ＶＤＤの
電圧を抵抗Ｒ５，Ｒ６で分圧した電圧をマイナス（−）
入力とし、回路１８の端子１２の出力をプラス（＋）入
力とした比較器１６と、比較器１６の出力と回路１７の
端子４と出力とを入力とし、出力２２を得るＯＲゲート
２１とを備える。
ット回路を示す図１において、この実施例は、検出電圧
のバラツキが大きいが電源投入時の特性が良く、動作電
圧の広い電源電圧検出回路１７即ち上述の図７の回路
と、電源電圧変動特性を改良したバンドギャップ参照電
圧発生回路１８即ち図２又は図３の回路と、回路１７の
出力端子４の出力とこの端子４に遅延回路１９を通した
出力とを入力に接続し、出力を回路１８の入力２３に接
続した排他的（ＥＸ）ＯＲゲート２０と、電源ＶＤＤの
電圧を抵抗Ｒ５，Ｒ６で分圧した電圧をマイナス（−）
入力とし、回路１８の端子１２の出力をプラス（＋）入
力とした比較器１６と、比較器１６の出力と回路１７の
端子４と出力とを入力とし、出力２２を得るＯＲゲート
２１とを備える。
【００３３】図１の電圧発生回路１８の第１の回路例と
して示す図２を参照すると、この回路は、入力２３をゲ
ート入力とするＮＭＯＳＦＥＴＭ１５、およびＦＥＴＭ
１１，Ｍ１３のゲート電極と電源ＶＤＤとの間に接続さ
れた容量Ｃ６以外が図１２と共通であるため、同図に共
通の参照数字で示すに留め、説明を省略する。
して示す図２を参照すると、この回路は、入力２３をゲ
ート入力とするＮＭＯＳＦＥＴＭ１５、およびＦＥＴＭ
１１，Ｍ１３のゲート電極と電源ＶＤＤとの間に接続さ
れた容量Ｃ６以外が図１２と共通であるため、同図に共
通の参照数字で示すに留め、説明を省略する。
【００３４】図１の電圧発生回路１８の第２の回路例と
して示す図３を参照すると、この回路は、比較器７の出
力と接地電位点との間に接続し、かつ入力２３をゲート
入力とするＮＭＯＳＦＥＴＭ１５，および比較器７の出
力と電源ＶＤＤとの間に設けた容量Ｃ６以外が図１３と
共通であるため、同図に共通の参照数字で示すに留め、
説明を省略する。
して示す図３を参照すると、この回路は、比較器７の出
力と接地電位点との間に接続し、かつ入力２３をゲート
入力とするＮＭＯＳＦＥＴＭ１５，および比較器７の出
力と電源ＶＤＤとの間に設けた容量Ｃ６以外が図１３と
共通であるため、同図に共通の参照数字で示すに留め、
説明を省略する。
【００３５】このように、本実施例のパワー・オン・リ
セット回路は、電源投入時に確実にパルスを出力する回
路１７と、その出力４の状態変化時、つまりローレベル
からハイレベルまたはハイレベルからローレベルとなる
時に所定の幅のパルスを出力する回路と、その回路の出
力を１つの入力とする製造バラツキ・温度変動の小さい
電源電圧検出回路１８とを有し、また、回路１７は製造
バラツキ・温度変動は大きいものの電源電圧をＤＣ的に
検出することが可能であり、電源電圧が０Ｖ近傍でも誤
動作せず、さらに回路１７の検出電圧は回路１８の最低
動作電圧よりも常に高くなっている。
セット回路は、電源投入時に確実にパルスを出力する回
路１７と、その出力４の状態変化時、つまりローレベル
からハイレベルまたはハイレベルからローレベルとなる
時に所定の幅のパルスを出力する回路と、その回路の出
力を１つの入力とする製造バラツキ・温度変動の小さい
電源電圧検出回路１８とを有し、また、回路１７は製造
バラツキ・温度変動は大きいものの電源電圧をＤＣ的に
検出することが可能であり、電源電圧が０Ｖ近傍でも誤
動作せず、さらに回路１７の検出電圧は回路１８の最低
動作電圧よりも常に高くなっている。
【００３６】回路１７は、図７に示されるマイクロコン
ピュータに用いられているパワー・オン・リセット回路
であり、前述したようにこの主な特徴としては次の３点
がある。
ピュータに用いられているパワー・オン・リセット回路
であり、前述したようにこの主な特徴としては次の３点
がある。
【００３７】電源投入時には必ずリセットパルスを出
力する。０Ｖ近傍でも動作する。ＤＣ的には電源電
圧検出回路として機能するが、その検出電圧は製造バラ
ツキおよび温度変化が大きい。
力する。０Ｖ近傍でも動作する。ＤＣ的には電源電
圧検出回路として機能するが、その検出電圧は製造バラ
ツキおよび温度変化が大きい。
【００３８】回路１８は、図２または図３で表される本
発明において改良されたバンドギャップ発生回路であ
り、この主な特徴として次の４点がある。
発明において改良されたバンドギャップ発生回路であ
り、この主な特徴として次の４点がある。
【００３９】電源投入時には動作しない。電源電圧
が１．３〜１．８Ｖ程度より低くなると誤動作する。
電源電圧の急な変動があるとその後誤動作したままとな
る。動作時の電圧検出精度は製造バラツキ・温度変化
とも小さい。
が１．３〜１．８Ｖ程度より低くなると誤動作する。
電源電圧の急な変動があるとその後誤動作したままとな
る。動作時の電圧検出精度は製造バラツキ・温度変化
とも小さい。
【００４０】本実施例においては、回路１７と回路１８
を組合せて使うことにより、前述した回路１７の欠点
および回路１８の欠点，，が解消され、回路１７
の長所，と回路１８の長所とが同時に実現されて
いることを、以下に説明する。
を組合せて使うことにより、前述した回路１７の欠点
および回路１８の欠点，，が解消され、回路１７
の長所，と回路１８の長所とが同時に実現されて
いることを、以下に説明する。
【００４１】まず、電源ＶＤＤが投入されると、マイク
ロコンピュータのパワー・オン・リセット回路として用
いられている回路１７は電源ＶＤＤの電圧Ｖがゆっくり
立上った場合図４のように最高電圧が回路１７の検出電
圧（点線）にほぼ等しいハイパルスの電圧Ｅを、また電
源ＶＤＤの電圧Ｖが急峻に立上った場合は図５のように
最高電圧が電源ＶＤＤの立上り後の電圧に等しいハイパ
ルスの電圧Ｅを出力する。
ロコンピュータのパワー・オン・リセット回路として用
いられている回路１７は電源ＶＤＤの電圧Ｖがゆっくり
立上った場合図４のように最高電圧が回路１７の検出電
圧（点線）にほぼ等しいハイパルスの電圧Ｅを、また電
源ＶＤＤの電圧Ｖが急峻に立上った場合は図５のように
最高電圧が電源ＶＤＤの立上り後の電圧に等しいハイパ
ルスの電圧Ｅを出力する。
【００４２】この時、回路１７の端子４がハイレベルか
らローレベルに変化する立下りエッジで端子４および端
子４を入力とする遅延回路１９の出力を入力とするＥＸ
ＯＲ２０は、回路１９の遅延量に等しい幅のハイパルス
を出力する。これは、バンドギャップ参照電圧発生回路
１８の入力２３となり、それは図２または図３のＮＭＯ
ＳＦＥＴＭ１５のゲートに入力される。
らローレベルに変化する立下りエッジで端子４および端
子４を入力とする遅延回路１９の出力を入力とするＥＸ
ＯＲ２０は、回路１９の遅延量に等しい幅のハイパルス
を出力する。これは、バンドギャップ参照電圧発生回路
１８の入力２３となり、それは図２または図３のＮＭＯ
ＳＦＥＴＭ１５のゲートに入力される。
【００４３】従って、電源投入時に回路１８は、一時的
にＰＭＯＳＦＥＴＭ１１，Ｍ１３，Ｍ１４のゲートが接
地電位にショートされ、初期的には必ずＦＥＴＭ１１，
Ｍ１３を含む直列回路に電流が流れ、正常動作を開始す
る（図７，図８の回路の欠点の解消）。
にＰＭＯＳＦＥＴＭ１１，Ｍ１３，Ｍ１４のゲートが接
地電位にショートされ、初期的には必ずＦＥＴＭ１１，
Ｍ１３を含む直列回路に電流が流れ、正常動作を開始す
る（図７，図８の回路の欠点の解消）。
【００４４】ここで、ＥＸＯＲゲート２０の出力がハイ
レベルとなっている間、ＦＥＴＭ１１とＭ１５を通して
貫通電流が流れるが、これはパルス的なことであり、平
均的な消費電流を増加させることはほとんどない。
レベルとなっている間、ＦＥＴＭ１１とＭ１５を通して
貫通電流が流れるが、これはパルス的なことであり、平
均的な消費電流を増加させることはほとんどない。
【００４５】また、ＮＭＯＳＦＥＴＭ１５を追加したこ
とによって、図２，図３の回路が、従来の図９，図１０
のバンドギャップ参照電圧発生回路に比べて精度が落ち
ることもない。
とによって、図２，図３の回路が、従来の図９，図１０
のバンドギャップ参照電圧発生回路に比べて精度が落ち
ることもない。
【００４６】回路１８が正常動作を開始して出力１２が
安定した後は、電源ＶＤＤの電圧が抵抗Ｒ５，Ｒ６で分
圧された電圧と回路１８の出力１２とが、比較器１６で
比較され、この比較器１６の出力は、電源ＶＤＤの電圧
が、 （Ｒ５＋Ｒ６）×（回路１８の出力電圧）×１／Ｒ６ …（４） より高いとローレベル、低いとハイレベルとなり、電源
ＶＤＤの電圧が上記（４）で与えられる電圧より高いか
低いかの検出をする。
安定した後は、電源ＶＤＤの電圧が抵抗Ｒ５，Ｒ６で分
圧された電圧と回路１８の出力１２とが、比較器１６で
比較され、この比較器１６の出力は、電源ＶＤＤの電圧
が、 （Ｒ５＋Ｒ６）×（回路１８の出力電圧）×１／Ｒ６ …（４） より高いとローレベル、低いとハイレベルとなり、電源
ＶＤＤの電圧が上記（４）で与えられる電圧より高いか
低いかの検出をする。
【００４７】また、この時上記（４）は製造バラツキ・
温度変化の小さい電圧を抵抗の相対比倍しただけである
ので、やはり非常に製造バラツキ・温度変化の小さいも
のであり、前述の電源ＶＤＤの電圧検出は非常に精度の
良いものとなる。
温度変化の小さい電圧を抵抗の相対比倍しただけである
ので、やはり非常に製造バラツキ・温度変化の小さいも
のであり、前述の電源ＶＤＤの電圧検出は非常に精度の
良いものとなる。
【００４８】次にＯＲゲート２１には、回路１７と比較
器１６との出力が入力され、いずれか一方の入力がハイ
レベルの時、本実施例の出力２２はハイレベルとなり、
システムリセットをかけ、ローレベルであればマイクロ
コンピュータを動作させる。
器１６との出力が入力され、いずれか一方の入力がハイ
レベルの時、本実施例の出力２２はハイレベルとなり、
システムリセットをかけ、ローレベルであればマイクロ
コンピュータを動作させる。
【００４９】ここで、出力２２を回路１６と比較器１７
とのＯＲ論理とする理由は、電源電圧が低下して来て、
回路１８の最低動作電圧以下になった場合に、回路１７
の検出電圧の下限を、回路１８の最低動作電圧よりやや
高い電圧となるようにすることにより、従来のバンドギ
ャップ回路の欠点を解消するためである。
とのＯＲ論理とする理由は、電源電圧が低下して来て、
回路１８の最低動作電圧以下になった場合に、回路１７
の検出電圧の下限を、回路１８の最低動作電圧よりやや
高い電圧となるようにすることにより、従来のバンドギ
ャップ回路の欠点を解消するためである。
【００５０】さらに、本実施例の回路を示す図２，３で
は、容量Ｃ６がＦＥＴＭ１１，Ｍ１３のゲートと電源Ｖ
ＤＤとの間に接続されているため、急な電源変動があっ
てもＦＥＴＭ１１とＭ１３のゲートとソースの間の電圧
は一定に保たれるため、従来例の図９，図１０の回路の
欠点も解消され、結果として、本実施例においては、
電源投入時、電源が１．３〜１．５Ｖ程度以下の時およ
び急な電源変動があっても、常にバンドギャップ参照電
圧発生回路１８の出力電圧の精度の抵抗比倍の検出精度
のパワー・オン・リセット回路を得ることができる。
は、容量Ｃ６がＦＥＴＭ１１，Ｍ１３のゲートと電源Ｖ
ＤＤとの間に接続されているため、急な電源変動があっ
てもＦＥＴＭ１１とＭ１３のゲートとソースの間の電圧
は一定に保たれるため、従来例の図９，図１０の回路の
欠点も解消され、結果として、本実施例においては、
電源投入時、電源が１．３〜１．５Ｖ程度以下の時およ
び急な電源変動があっても、常にバンドギャップ参照電
圧発生回路１８の出力電圧の精度の抵抗比倍の検出精度
のパワー・オン・リセット回路を得ることができる。
【００５１】本発明の第２の実施例のパワー・オン・リ
セット回路を示す図６を参照すると、この実施例は、Ｏ
Ｒゲート２１の一方の入力が回路１７の出力４を入力と
する遅延回路１９及び次段の遅延回路２４を通して得ら
れていること以外は、図１と共通であるため、同図と共
通の参照数字を付し、詳述しない。
セット回路を示す図６を参照すると、この実施例は、Ｏ
Ｒゲート２１の一方の入力が回路１７の出力４を入力と
する遅延回路１９及び次段の遅延回路２４を通して得ら
れていること以外は、図１と共通であるため、同図と共
通の参照数字を付し、詳述しない。
【００５２】本実施例では、ＯＲゲート２１の一方の入
力即ち回路１７の出力を直接接続するのではなく、２段
の遅延回路１９，２４を通して入力することにより、出
力端子４から入力２３までの遅延が大きく回路１８が動
作を開始する前に、ゲート２１の回路１７側の入力がロ
ーレベルとなってリセットが解除されるのを防ぐことが
出来る。
力即ち回路１７の出力を直接接続するのではなく、２段
の遅延回路１９，２４を通して入力することにより、出
力端子４から入力２３までの遅延が大きく回路１８が動
作を開始する前に、ゲート２１の回路１７側の入力がロ
ーレベルとなってリセットが解除されるのを防ぐことが
出来る。
【００５３】
【発明の効果】以上説明したように、本発明は、検出電
圧のバラツキは大きいが電源投入時に必ずパルスを出力
し、かつ最低動作電圧の低い電圧検出回路と、その出力
のパルスを利用して電源投入時の動作を改善すると同時
に、例えば容量を追加して急な電源変動があっても正常
に動作するバンドギャップ参照電圧発生回路とを組み合
せることにより、高い精度の電源電圧検出機能とパワー
・オン・リセットとを同時に実現できるという効果があ
る。
圧のバラツキは大きいが電源投入時に必ずパルスを出力
し、かつ最低動作電圧の低い電圧検出回路と、その出力
のパルスを利用して電源投入時の動作を改善すると同時
に、例えば容量を追加して急な電源変動があっても正常
に動作するバンドギャップ参照電圧発生回路とを組み合
せることにより、高い精度の電源電圧検出機能とパワー
・オン・リセットとを同時に実現できるという効果があ
る。
【図１】本発明の第１の実施例の回路図である。
【図２】図１の電圧発生回路の第１の回路例の回路図で
ある。
ある。
【図３】図１の電圧発生回路の第２の回路例の回路図で
ある。
ある。
【図４】図１の第１の動作例を示す波形図である。
【図５】図１の第２の動作例を示す波形図である。
【図６】本発明の第２の実施例の回路図である。
【図７】従来のパワー・オン・リセット回路の一例の回
路図である。
路図である。
【図８】従来のパワー・オン・リセット回路の他例の回
路図である。
路図である。
【図９】従来のバンドギャップ発生回路の一例の回路図
である。
である。
【図１０】従来のバンドギャップ発生回路の他例の回路
図である。
図である。
【図１１】図７または図８の応用例の回路図である。
【図１２】図９の改良例の回路図である。
【図１３】図１０の改良例の回路図である。
１〜６，１０〜１３ 端子 １４，１７，１８ 回路 １５ 出力 ７，１６ 比較器 １９，２４ 遅延回路 ２０ ＥＸＯＲゲート ２１ ＯＲゲート ８，９，２３ 入力 Ｖ，Ｅ 電圧 Ｒ５，Ｒ６ 抵抗 Ｍ１１，Ｍ１３，Ｍ１４ ＰチャネルＭＯＳ・ＦＥＴ Ｍ１０，Ｍ１１ ＮチャネルＭＯＳ・ＦＥＴ Ｄ１，Ｄ２，Ｄ３ 接合ダイオード
Claims (2)
- 【請求項１】 電源投入時に所定のパルス信号を出力す
る第１の電源電圧検出回路と、前記パルス信号の論理レ
ベル変化時にのみ一定のパルス信号を出力する手段と、
前記一定のパルス信号をトリガとして動作を開始する第
２の電源電圧検出回路とを備え、前記第１の電源電圧検
出回路の最低動作電圧は前記第２の電源電圧検出回路の
最低動作電圧よりも低く設定され、前記第１の電源電圧
検出回路の検出電圧は前記第２の電源電圧検出回路の最
低動作電圧よりも高く設定されていることを特徴とする
パワー・オン・リセット回路。 - 【請求項２】 前記第２の電源電圧検出回路の出力を入
力とする比較器の出力と、前記第１の電源電圧検出回路
の所定のパルス出力とを入力とする論理和回路の出力
を、パワー・オン・リセットの出力信号となす請求項１
記載のパワー・オン・リセット回路。
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