JPH0629826A - レベル変換回路 - Google Patents
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- JPH0629826A JPH0629826A JP4062508A JP6250892A JPH0629826A JP H0629826 A JPH0629826 A JP H0629826A JP 4062508 A JP4062508 A JP 4062508A JP 6250892 A JP6250892 A JP 6250892A JP H0629826 A JPH0629826 A JP H0629826A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】
【目的】この発明の目的は、電源電圧より高い電圧をレ
ベル変換でき、しかも、１種類のトランジスタのみによ
って構成することができ、設計マージンを増大できると
ともに、製造工程を削減でき、コストの高騰を抑えるこ
とである。 【構成】全てのトランジスタはエンハンスメント型であ
る。入力ノード１１に電源ＶDDより高い電位が供給され
た場合、Ｐチャネルトランジスタ１２はオフし、Ｐチャ
ネルトランジスタ１３、Ｎチャネルトランジスタ１４
は、Ｎチャネルトランジスタ１３を介してそれぞれオフ
状態、オン状態となり、出力ノード１７は接地レベルと
なる。また、入力ノードに“０”電位が供給された場
合、Ｐチャネルトランジスタ１２、１３はオンし、Ｎチ
ャネルトランジスタ１４はオフする。したがって、出力
ノード１７は電源ＶDDとなる。
ベル変換でき、しかも、１種類のトランジスタのみによ
って構成することができ、設計マージンを増大できると
ともに、製造工程を削減でき、コストの高騰を抑えるこ
とである。 【構成】全てのトランジスタはエンハンスメント型であ
る。入力ノード１１に電源ＶDDより高い電位が供給され
た場合、Ｐチャネルトランジスタ１２はオフし、Ｐチャ
ネルトランジスタ１３、Ｎチャネルトランジスタ１４
は、Ｎチャネルトランジスタ１３を介してそれぞれオフ
状態、オン状態となり、出力ノード１７は接地レベルと
なる。また、入力ノードに“０”電位が供給された場
合、Ｐチャネルトランジスタ１２、１３はオンし、Ｎチ
ャネルトランジスタ１４はオフする。したがって、出力
ノード１７は電源ＶDDとなる。
Description
【０００１】
【産業上の利用分野】この発明は、例えば論理回路等に
適用されるレベル変換回路に関する。
適用されるレベル変換回路に関する。
【０００２】
【従来の技術】図３は、従来のレベル変換回路を示すも
のである。入力ノード１は、デプレッション型のＮチャ
ネルトランジスタ２のドレインに接続されている。この
トランジスタ２のゲートは電源ＶDDに接続され、ソース
はＣＭＯＳインバータ回路３を構成するエンハンスメン
ト型Ｐチャネルトランジスタ４、エンハンスメント型Ｎ
チャネルトランジスタ５のゲートに接続されている。前
記トランジスタ４のソースは電源ＶDDに接続され、ドレ
インは出力ノード６に接続されている。また、前記トラ
ンジスタ５のドレインは出力ノード６に接続され、ソー
スは電源ＶSSに接続されている。
のである。入力ノード１は、デプレッション型のＮチャ
ネルトランジスタ２のドレインに接続されている。この
トランジスタ２のゲートは電源ＶDDに接続され、ソース
はＣＭＯＳインバータ回路３を構成するエンハンスメン
ト型Ｐチャネルトランジスタ４、エンハンスメント型Ｎ
チャネルトランジスタ５のゲートに接続されている。前
記トランジスタ４のソースは電源ＶDDに接続され、ドレ
インは出力ノード６に接続されている。また、前記トラ
ンジスタ５のドレインは出力ノード６に接続され、ソー
スは電源ＶSSに接続されている。
【０００３】
【発明が解決しようとする課題】ところで、上記従来の
レベル変換回路は、インバータ回路３をスタティック動
作させるために、デプレッション型のＮチャネルトラン
ジスタ２の閾値電圧ＶTHを０Ｖ以下に設定する必要があ
る。しかも、この閾値電圧ＶTHはトランジスタ４、５の
ゲートに高電位がかからないように、−0.3 Ｖあるいは
−0.4 Ｖ以上となるようにしなければならず、設計マー
ジンが小さいものである。このため、製造プロセスのば
らつきや温度変化により、トランジスタ２の閾値電圧Ｖ
THが変化し易く、安定した動作を保障することが困難で
あった。
レベル変換回路は、インバータ回路３をスタティック動
作させるために、デプレッション型のＮチャネルトラン
ジスタ２の閾値電圧ＶTHを０Ｖ以下に設定する必要があ
る。しかも、この閾値電圧ＶTHはトランジスタ４、５の
ゲートに高電位がかからないように、−0.3 Ｖあるいは
−0.4 Ｖ以上となるようにしなければならず、設計マー
ジンが小さいものである。このため、製造プロセスのば
らつきや温度変化により、トランジスタ２の閾値電圧Ｖ
THが変化し易く、安定した動作を保障することが困難で
あった。
【０００４】また、エンハンスメント型トランジスタと
デプレッション型トランジスタを含む集積回路は、エン
ハンスメント型トランジスタのみによって構成された集
積回路に比べて製造工程が増加するため、コストが上昇
するという問題を有している。
デプレッション型トランジスタを含む集積回路は、エン
ハンスメント型トランジスタのみによって構成された集
積回路に比べて製造工程が増加するため、コストが上昇
するという問題を有している。
【０００５】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、電源電圧
より高い電圧が入力された場合においもレベル変換で
き、しかも、１種類のトランジスタのみによって構成す
ることができ、設計マージンを増大できるとともに、製
造工程を削減でき、コストの高騰を抑えることが可能な
レベル変換回路を提供しようとするものである。
されたものであり、その目的とするところは、電源電圧
より高い電圧が入力された場合においもレベル変換で
き、しかも、１種類のトランジスタのみによって構成す
ることができ、設計マージンを増大できるとともに、製
造工程を削減でき、コストの高騰を抑えることが可能な
レベル変換回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、ゲートが信号入力端に接続され、電流通
路の一端が第１の電位に接続された第１導電型の第１の
トランジスタと、電流通路の一端が前記第１のトランジ
スタの電流通路の他端に接続され、電流通路の他端が出
力端に接続された第１導電型の第２のトランジスタと、
電流通路の一端が前記出力端に接続され、電流通路の他
端が第２の電位に接続された第２導電型の第１のトラン
ジスタと、ゲートが前記第１の電位に接続され、電流通
路の一端が前記信号入力端に接続され、他端が前記第１
導電型の第２のトランジスタのゲート、および第２導電
型の第１のトランジスタのゲートに接続された第２導電
型の第２のトランジスタとを設けている。
解決するため、ゲートが信号入力端に接続され、電流通
路の一端が第１の電位に接続された第１導電型の第１の
トランジスタと、電流通路の一端が前記第１のトランジ
スタの電流通路の他端に接続され、電流通路の他端が出
力端に接続された第１導電型の第２のトランジスタと、
電流通路の一端が前記出力端に接続され、電流通路の他
端が第２の電位に接続された第２導電型の第１のトラン
ジスタと、ゲートが前記第１の電位に接続され、電流通
路の一端が前記信号入力端に接続され、他端が前記第１
導電型の第２のトランジスタのゲート、および第２導電
型の第１のトランジスタのゲートに接続された第２導電
型の第２のトランジスタとを設けている。
【０００７】また、ゲートが信号入力端に接続され、電
流通路の一端が第１の電位に接続された第１導電型の第
１のトランジスタと、電流通路の一端が前記第１のトラ
ンジスタの電流通路の他端に接続され、電流通路の他端
が出力端に接続された第１導電型の第２のトランジスタ
と、電流通路の一端が前記出力端に接続され、電流通路
の他端が第２の電位に接続された第２導電型の第１のト
ランジスタと、ゲートが前記第１の電位に接続され、電
流通路の一端が前記信号入力端に接続され、他端が前記
第１導電型の第２のトランジスタのゲート、および第２
導電型の第１のトランジスタのゲートに接続された第２
導電型の第２のトランジスタと、電流通路の一端および
ゲートに前記第１の電位が接続され、電流通路の他端が
前記第１導電型の第１のトランジスタの電流通路の他端
に接続された第２導電型の第３のトランジスタと、電流
通路の一端およびゲートに前記第１の電位が接続され、
電流通路の他端が前記第２導電型の第２のトランジスタ
の電流通路の他端に接続された第１導電型の第３のトラ
ンジスタとを設けている。
流通路の一端が第１の電位に接続された第１導電型の第
１のトランジスタと、電流通路の一端が前記第１のトラ
ンジスタの電流通路の他端に接続され、電流通路の他端
が出力端に接続された第１導電型の第２のトランジスタ
と、電流通路の一端が前記出力端に接続され、電流通路
の他端が第２の電位に接続された第２導電型の第１のト
ランジスタと、ゲートが前記第１の電位に接続され、電
流通路の一端が前記信号入力端に接続され、他端が前記
第１導電型の第２のトランジスタのゲート、および第２
導電型の第１のトランジスタのゲートに接続された第２
導電型の第２のトランジスタと、電流通路の一端および
ゲートに前記第１の電位が接続され、電流通路の他端が
前記第１導電型の第１のトランジスタの電流通路の他端
に接続された第２導電型の第３のトランジスタと、電流
通路の一端およびゲートに前記第１の電位が接続され、
電流通路の他端が前記第２導電型の第２のトランジスタ
の電流通路の他端に接続された第１導電型の第３のトラ
ンジスタとを設けている。
【０００８】
【作用】すなわち、この発明は、入力端に第１の電位よ
り高い電位が供給された場合、第１導電型の第１のトラ
ンジスタはオフし、第１導電型の第２のトランジスタ、
および第２導電型の第１のトランジスタは第２導電型の
第２のトランジスタを介してそれぞれオフ状態、オン状
態となる。したがって、出力端は第２の電位となる。ま
た、入力端に第２の電位と同等の電位が供給された場
合、第１導電型の第１のトランジスタがオンするととも
に、第２導電型の第２のトランジスタを介して第１導電
型の第２のトランジスタをオン状態とするとともに、第
２導電型の第１のトランジスタをオフとする。したがっ
て、出力端は第１の電位となる。このように、入力端に
第１の電位よりも高い電位が供給された場合において
も、確実にレベルを変換できる。
り高い電位が供給された場合、第１導電型の第１のトラ
ンジスタはオフし、第１導電型の第２のトランジスタ、
および第２導電型の第１のトランジスタは第２導電型の
第２のトランジスタを介してそれぞれオフ状態、オン状
態となる。したがって、出力端は第２の電位となる。ま
た、入力端に第２の電位と同等の電位が供給された場
合、第１導電型の第１のトランジスタがオンするととも
に、第２導電型の第２のトランジスタを介して第１導電
型の第２のトランジスタをオン状態とするとともに、第
２導電型の第１のトランジスタをオフとする。したがっ
て、出力端は第１の電位となる。このように、入力端に
第１の電位よりも高い電位が供給された場合において
も、確実にレベルを変換できる。
【０００９】
【実施例】以下、この発明の一実施例について、図面を
参照して説明する。
参照して説明する。
【００１０】図１はこの発明の第１実施例を示すもので
ある。図１において、全てのトランジスタはエンハンス
メント型である。入力ノード１１は、Ｐチャネルトラン
ジスタ１２のゲートに接続されるとともに、Ｎチャネル
トランジスタ１３のドレインに接続されている。このト
ランジスタ１３のソースはＣＭＯＳインバータ回路１４
を構成するＰチャネルトランジスタ１５のゲート、およ
びＮチャネルトランジスタ１６のゲートに接続されてい
る。前記トランジスタ１５のドレインは出力ノード１７
に接続され、ソースは前記トランジスタ１２のドレイン
に接続されている。このトランジスタ１２のソースは電
源ＶDDに接続されている。また、前記トランジスタ１６
のドレインは出力ノード１７に接続され、ソースは電源
ＶSS（接地レベル）に接続されている。
ある。図１において、全てのトランジスタはエンハンス
メント型である。入力ノード１１は、Ｐチャネルトラン
ジスタ１２のゲートに接続されるとともに、Ｎチャネル
トランジスタ１３のドレインに接続されている。このト
ランジスタ１３のソースはＣＭＯＳインバータ回路１４
を構成するＰチャネルトランジスタ１５のゲート、およ
びＮチャネルトランジスタ１６のゲートに接続されてい
る。前記トランジスタ１５のドレインは出力ノード１７
に接続され、ソースは前記トランジスタ１２のドレイン
に接続されている。このトランジスタ１２のソースは電
源ＶDDに接続されている。また、前記トランジスタ１６
のドレインは出力ノード１７に接続され、ソースは電源
ＶSS（接地レベル）に接続されている。
【００１１】上記構成において、例えば電源ＶDD＝3.0
Ｖで、入力ノード１１に5.0 Ｖの電圧が入力された場
合、トランジスタ１３のソースとトランジスタ１５、１
６のゲートが接続されたノード１８の電位は、ＶDD＝3.
0 Ｖからトランジスタ１３の閾値電圧（ＶTHN ）分下が
っている。このため、トランジスタ１６はオンとなり、
トランジスタ１５はオフとなる。また、トランジスタ１
２のドレインとトランジスタ１５のソースが接続された
ノード１９の電位は、ノード１８の電位よりトランジス
タ１５の閾値電圧（ＶTHP ）分だけ高くなり、約電源電
圧ＶDDとなっている。したがって、このとき、出力ノー
ド１７からは０Ｖが出力される。
Ｖで、入力ノード１１に5.0 Ｖの電圧が入力された場
合、トランジスタ１３のソースとトランジスタ１５、１
６のゲートが接続されたノード１８の電位は、ＶDD＝3.
0 Ｖからトランジスタ１３の閾値電圧（ＶTHN ）分下が
っている。このため、トランジスタ１６はオンとなり、
トランジスタ１５はオフとなる。また、トランジスタ１
２のドレインとトランジスタ１５のソースが接続された
ノード１９の電位は、ノード１８の電位よりトランジス
タ１５の閾値電圧（ＶTHP ）分だけ高くなり、約電源電
圧ＶDDとなっている。したがって、このとき、出力ノー
ド１７からは０Ｖが出力される。
【００１２】一方、入力ノード１１に０Ｖが入力された
場合、前記ノード１８の電位は０Ｖとなり、トランジス
タ１６はオフ、トランジスタ１２およびトランジスタ１
５はオンとなる。したがって、出力ノード１７からは電
源電圧ＶDDが出力される。
場合、前記ノード１８の電位は０Ｖとなり、トランジス
タ１６はオフ、トランジスタ１２およびトランジスタ１
５はオンとなる。したがって、出力ノード１７からは電
源電圧ＶDDが出力される。
【００１３】上記実施例によれば、入力ノード１１に例
えば０Ｖから電源電圧ＶDDより高い5.0 Ｖの振幅の信号
が入力された場合においても、出力ノード１７から０〜
3.0Ｖ（ＶSS〜ＶDD）の信号を出力することができる。
しかも、各トランジスタのゲート・ソース間、ゲート・
ドレイン間、ドレイン・ソース間の電圧は電源電圧ＶDD
以上とはならないため、各トランジスタの信頼性を保障
できる。
えば０Ｖから電源電圧ＶDDより高い5.0 Ｖの振幅の信号
が入力された場合においても、出力ノード１７から０〜
3.0Ｖ（ＶSS〜ＶDD）の信号を出力することができる。
しかも、各トランジスタのゲート・ソース間、ゲート・
ドレイン間、ドレイン・ソース間の電圧は電源電圧ＶDD
以上とはならないため、各トランジスタの信頼性を保障
できる。
【００１４】また、この回路の動作マージンは、トラン
ジスタ１３とトランジスタ１６の閾値電圧の和（２Ｖ
THN ）が電源電圧ＶDD以下であればよいため、容易に設
計できるものである。さらに、この回路は、全てのトラ
ンジスタがエンハンスメント型であるため、製造が容易
であり、コストの高騰を抑えることができるものであ
る。図２はこの発明の第２実施例を示すものである。図
２において、図１と同一部分には同一符号を付し、異な
る部分についてのみ説明する。
ジスタ１３とトランジスタ１６の閾値電圧の和（２Ｖ
THN ）が電源電圧ＶDD以下であればよいため、容易に設
計できるものである。さらに、この回路は、全てのトラ
ンジスタがエンハンスメント型であるため、製造が容易
であり、コストの高騰を抑えることができるものであ
る。図２はこの発明の第２実施例を示すものである。図
２において、図１と同一部分には同一符号を付し、異な
る部分についてのみ説明する。
【００１５】前記トランジスタ１２のドレインには、Ｐ
チャネルトランジスタ２１のドレインが接続されてい
る。このトランジスタ２１のソースおよびゲートは電源
ＶDDに接続されている。また、前記トランジスタ１３の
ソースには、Ｐチャネルトランジスタ２２のドレインが
接続されている。このトランジスタ２２のソースおよび
ゲートは電源ＶDDに接続されている。
チャネルトランジスタ２１のドレインが接続されてい
る。このトランジスタ２１のソースおよびゲートは電源
ＶDDに接続されている。また、前記トランジスタ１３の
ソースには、Ｐチャネルトランジスタ２２のドレインが
接続されている。このトランジスタ２２のソースおよび
ゲートは電源ＶDDに接続されている。
【００１６】上記構成において、トランジスタ２１はト
ランジスタ１２を保護し、トランジスタ２２はトランジ
スタ１６を保護している。すなわち、ノード１９の電位
は、トランジスタ１５、出力ノード１７を介してリーク
し、接地レベルまで低下する可能性を有している。この
場合、入力ノード１１に高電位が印加されると、トラン
ジスタ１２のゲート・ドレイン間の電圧が許容値以上と
なることがある。そこで、トランジスタ２１によってノ
ード１９の電位、即ち、トランジスタ１２のドレインの
電位が、トランジスタ２１の閾値電圧（ＶTHN ）以下に
低下しないようにしている。したがって、トランジスタ
１２を保護することができる。
ランジスタ１２を保護し、トランジスタ２２はトランジ
スタ１６を保護している。すなわち、ノード１９の電位
は、トランジスタ１５、出力ノード１７を介してリーク
し、接地レベルまで低下する可能性を有している。この
場合、入力ノード１１に高電位が印加されると、トラン
ジスタ１２のゲート・ドレイン間の電圧が許容値以上と
なることがある。そこで、トランジスタ２１によってノ
ード１９の電位、即ち、トランジスタ１２のドレインの
電位が、トランジスタ２１の閾値電圧（ＶTHN ）以下に
低下しないようにしている。したがって、トランジスタ
１２を保護することができる。
【００１７】また、ノード１８の電位はトランジスタ１
３を介して入力ノード１１から印加される電荷によって
上昇することがある。この場合、トランジスタ１６のゲ
ート・ソース間の電圧が許容値以上となることがある。
そこで、トランジスタ２２によってノード１８の電位、
即ち、トランジスタ１６のゲート・ソース間の電位がト
ランジスタ２２の閾値電圧（ＶTHP ）以上に上昇しない
ようにしている。したがって、トランジスタ１６を保護
することができる。この実施例によれば、一層回路の信
頼性を向上できる。尚、この発明は上記実施例に限定さ
れるものではなく、この発明の要旨を変えない範囲にお
いて、種々変形実施可能なことは勿論である。
３を介して入力ノード１１から印加される電荷によって
上昇することがある。この場合、トランジスタ１６のゲ
ート・ソース間の電圧が許容値以上となることがある。
そこで、トランジスタ２２によってノード１８の電位、
即ち、トランジスタ１６のゲート・ソース間の電位がト
ランジスタ２２の閾値電圧（ＶTHP ）以上に上昇しない
ようにしている。したがって、トランジスタ１６を保護
することができる。この実施例によれば、一層回路の信
頼性を向上できる。尚、この発明は上記実施例に限定さ
れるものではなく、この発明の要旨を変えない範囲にお
いて、種々変形実施可能なことは勿論である。
【００１８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、電源電圧より高い電圧が入力された場合においもレ
ベル変換でき、しかも、１種類のトランジスタのみによ
って構成することができ、設計マージンを増大できると
ともに、製造工程を削減でき、コストの高騰を抑えるこ
とが可能なレベル変換回路を提供できる。
ば、電源電圧より高い電圧が入力された場合においもレ
ベル変換でき、しかも、１種類のトランジスタのみによ
って構成することができ、設計マージンを増大できると
ともに、製造工程を削減でき、コストの高騰を抑えるこ
とが可能なレベル変換回路を提供できる。
【図１】この発明の第１の実施例を示す回路図。
【図２】この発明の第２の実施例を示す回路図。
【図３】従来のレベル変換回路を示す回路図。
１１…入力ノード、１２、１５…Ｐチャネルトランジス
タ、１３、１６…Ｎチャネルトランジスタ、１４…ＣＭ
ＯＳインバータ回路、１７…出力ノード。
タ、１３、１６…Ｎチャネルトランジスタ、１４…ＣＭ
ＯＳインバータ回路、１７…出力ノード。
Claims (2)
- 【請求項１】 ゲートが信号入力端に接続され、電流通
路の一端が第１の電位に接続された第１導電型の第１の
トランジスタと、 電流通路の一端が前記第１のトランジスタの電流通路の
他端に接続され、電流通路の他端が出力端に接続された
第１導電型の第２のトランジスタと、 電流通路の一端が前記出力端に接続され、電流通路の他
端が第２の電位に接続された第２導電型の第１のトラン
ジスタと、 ゲートが前記第１の電位に接続され、電流通路の一端が
前記信号入力端に接続され、他端が前記第１導電型の第
２のトランジスタのゲート、および第２導電型の第１の
トランジスタのゲートに接続された第２導電型の第２の
トランジスタと、 を具備することを特徴とするレベル変換回路。 - 【請求項２】 ゲートが信号入力端に接続され、電流通
路の一端が第１の電位に接続された第１導電型の第１の
トランジスタと、 電流通路の一端が前記第１のトランジスタの電流通路の
他端に接続され、電流通路の他端が出力端に接続された
第１導電型の第２のトランジスタと、 電流通路の一端が前記出力端に接続され、電流通路の他
端が第２の電位に接続された第２導電型の第１のトラン
ジスタと、 ゲートが前記第１の電位に接続され、電流通路の一端が
前記信号入力端に接続され、他端が前記第１導電型の第
２のトランジスタのゲート、および第２導電型の第１の
トランジスタのゲートに接続された第２導電型の第２の
トランジスタと、 電流通路の一端およびゲートに前記第１の電位が接続さ
れ、電流通路の他端が前記第１導電型の第１のトランジ
スタの電流通路の他端に接続された第２導電型の第３の
トランジスタと、 電流通路の一端およびゲートに前記第１の電位が接続さ
れ、電流通路の他端が前記第２導電型の第２のトランジ
スタの電流通路の他端に接続された第１導電型の第３の
トランジスタと、 を具備することを特徴とするレベル変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062508A JP2567179B2 (ja) | 1992-03-18 | 1992-03-18 | レベル変換回路 |
| KR1019930003875A KR930020850A (ko) | 1992-03-18 | 1993-03-15 | 레벨 변환회로 |
| US08/435,325 US5495185A (en) | 1992-03-18 | 1995-05-05 | CMOS level conversion circuit with input protection |
| KR2019970002225U KR0122246Y1 (ko) | 1992-03-18 | 1997-02-14 | 레벨변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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