JPH06302559A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06302559A JPH06302559A JP8873493A JP8873493A JPH06302559A JP H06302559 A JPH06302559 A JP H06302559A JP 8873493 A JP8873493 A JP 8873493A JP 8873493 A JP8873493 A JP 8873493A JP H06302559 A JPH06302559 A JP H06302559A
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- JP
- Japan
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- gate electrode
- gas
- etching
- film
- silicon oxide
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Abstract
(57)【要約】
【目的】 シリコン酸化膜をエッチングマスクとしてポ
リシリコン膜をプラズマエッチングする際に、逆テーパ
ー等の発生しない良好な形状をしたゲート電極を得られ
るようにする。 【構成】 シリコン酸化膜（１５）をマスクとして、１
００SCCMのＣｌ2ガスと１５SCCMのＣＨＦ3ガスからなる
エッチングガスを用いて、ポリシリコン膜（１４）をエ
ッチングしゲート電極（１６）を形成する。ＣＨＦ3ガ
スの添加により、ゲート電極（１６）の側壁にＣＦ2か
らなるポリマー膜（１７）が付着されるので、サイドエ
ッチが防止され、逆テーパー等の発生しない良好な形状
をしたゲート電極（１６）を得られる。
リシリコン膜をプラズマエッチングする際に、逆テーパ
ー等の発生しない良好な形状をしたゲート電極を得られ
るようにする。 【構成】 シリコン酸化膜（１５）をマスクとして、１
００SCCMのＣｌ2ガスと１５SCCMのＣＨＦ3ガスからなる
エッチングガスを用いて、ポリシリコン膜（１４）をエ
ッチングしゲート電極（１６）を形成する。ＣＨＦ3ガ
スの添加により、ゲート電極（１６）の側壁にＣＦ2か
らなるポリマー膜（１７）が付着されるので、サイドエ
ッチが防止され、逆テーパー等の発生しない良好な形状
をしたゲート電極（１６）を得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものであり、 さらに詳しく言えば、微細加工
に適したポリシリコン膜のエッチング方法に関するもの
である。
に関するものであり、 さらに詳しく言えば、微細加工
に適したポリシリコン膜のエッチング方法に関するもの
である。
【０００２】
【従来の技術】従来、ゲート電極等を形成するには、ゲ
ート電極材料膜上にゲート電極状にホトレジストをパタ
ーニングし、これをマスクとしてエッチングを行ってい
た。しかしながら、ホトレジストの膜厚は耐エッチング
性を得るために1.0μ〜1.2μ程度は必要であるため、微
細化が進んでくるとアスペクト比が大きくなり、マイク
ロローディング効果と呼ばれる微細化にとって望ましく
ない現象を誘発する問題点がある。
ート電極材料膜上にゲート電極状にホトレジストをパタ
ーニングし、これをマスクとしてエッチングを行ってい
た。しかしながら、ホトレジストの膜厚は耐エッチング
性を得るために1.0μ〜1.2μ程度は必要であるため、微
細化が進んでくるとアスペクト比が大きくなり、マイク
ロローディング効果と呼ばれる微細化にとって望ましく
ない現象を誘発する問題点がある。
【０００３】そこで、エッチングマスクとして、ホトレ
ジストよりも耐エッチング性の高いシリコン酸化膜を使
用することにより、アスペクト比を小さくして、微細加
工の精度を高めることが考えられた。以下で、従来例の
半導体装置の製造方法を図５乃至図８を参照しながら説
明する。
ジストよりも耐エッチング性の高いシリコン酸化膜を使
用することにより、アスペクト比を小さくして、微細加
工の精度を高めることが考えられた。以下で、従来例の
半導体装置の製造方法を図５乃至図８を参照しながら説
明する。
【０００４】図５において、半導体基板（１）上のフィ
ールド領域に選択酸化によりＬＯＣＯＳ酸化膜（２）を
形成し、活性化領域にゲート酸化膜（３）を形成する。
そして、全面に減圧ＣＶＤ法によりポリシリコン膜
（４）を形成し、ポリシリコン膜（４）上にゲート電極
状に１０００Å〜２０００Åのシリコン酸化膜（５）を
形成している。
ールド領域に選択酸化によりＬＯＣＯＳ酸化膜（２）を
形成し、活性化領域にゲート酸化膜（３）を形成する。
そして、全面に減圧ＣＶＤ法によりポリシリコン膜
（４）を形成し、ポリシリコン膜（４）上にゲート電極
状に１０００Å〜２０００Åのシリコン酸化膜（５）を
形成している。
【０００５】図６において、シリコン酸化膜（５）をマ
スクとして、ポリシリコン膜（４）をエッチングしゲー
ト電極（６）を形成する。本工程では、Ｃｌ2のみをエ
ッチングガスとして使用してプラズマエッチングを行っ
ている。図７において、ゲート電極（６）をマスクとし
たイオン注入法により、半導体基板（１）にリンやボロ
ン等の不純物を打ち込み、ソース・ドレイン層（７）
（８）を形成している。
スクとして、ポリシリコン膜（４）をエッチングしゲー
ト電極（６）を形成する。本工程では、Ｃｌ2のみをエ
ッチングガスとして使用してプラズマエッチングを行っ
ている。図７において、ゲート電極（６）をマスクとし
たイオン注入法により、半導体基板（１）にリンやボロ
ン等の不純物を打ち込み、ソース・ドレイン層（７）
（８）を形成している。
【０００６】図８において、全面をＢＰＳＧ等の層間絶
縁膜（９）で被覆し、ソース・ドレイン層（７）（８）
のコンタクト領域上の層間絶縁膜（９）を除去し、ソー
ス・ドレイン層（７）（８）とコンタクトするＡｌ配線
（１０）を形成している。上記の方法によれば、ホトレ
ジストと比較して薄いシリコン酸化膜（５）をエッチン
グマスクとして使用している。これにより、アスペクト
比が小さくなり、Ｃｌイオンが被エッチング物であるポ
リシリコン膜（４）の底まで容易に到達するようになる
ので、マイクロローディング効果を防止できるともに、
ホトレジストを使用していないので、いわゆるチャージ
ップが発生しないという利点もある方法であり、サブミ
クロンの微細加工を進める上で有望視されている。
縁膜（９）で被覆し、ソース・ドレイン層（７）（８）
のコンタクト領域上の層間絶縁膜（９）を除去し、ソー
ス・ドレイン層（７）（８）とコンタクトするＡｌ配線
（１０）を形成している。上記の方法によれば、ホトレ
ジストと比較して薄いシリコン酸化膜（５）をエッチン
グマスクとして使用している。これにより、アスペクト
比が小さくなり、Ｃｌイオンが被エッチング物であるポ
リシリコン膜（４）の底まで容易に到達するようになる
ので、マイクロローディング効果を防止できるともに、
ホトレジストを使用していないので、いわゆるチャージ
ップが発生しないという利点もある方法であり、サブミ
クロンの微細加工を進める上で有望視されている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来例
のエッチング方法ではホトレジストを一切使用していな
いために、ポリマー等の堆積物が少なくなり、ゲート電
極（６）の側壁が逆テーパーになったり、側壁表面に凹
凸が生じやすい等、形状が悪化する欠点がある。そうす
ると、ＭＯＳトランジスタのソース・ドレイン層（７）
（８）とゲート電極（６）の間にオフセットが生じた
り、ゲート電極（６）部における層間絶縁膜（９）のス
テップカバレージが悪化したり、さらにアンダーカット
によりゲート電極（６）そのものが断線するおそれもあ
る。
のエッチング方法ではホトレジストを一切使用していな
いために、ポリマー等の堆積物が少なくなり、ゲート電
極（６）の側壁が逆テーパーになったり、側壁表面に凹
凸が生じやすい等、形状が悪化する欠点がある。そうす
ると、ＭＯＳトランジスタのソース・ドレイン層（７）
（８）とゲート電極（６）の間にオフセットが生じた
り、ゲート電極（６）部における層間絶縁膜（９）のス
テップカバレージが悪化したり、さらにアンダーカット
によりゲート電極（６）そのものが断線するおそれもあ
る。
【０００８】本発明は、シリコン酸化膜をエッチングマ
スクとして使用する際に、良好な形状をしたゲート電極
（６）を得られるようにした、半導体装置の製造方法を
提供することを目的としている。
スクとして使用する際に、良好な形状をしたゲート電極
（６）を得られるようにした、半導体装置の製造方法を
提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明は、シリコン酸化
膜をエッチングマスクとして使用してポリシリコン膜を
プラズマエッチングする際に、Ｃｌ2ガスにＣＨＦ3ガス
を添加したエッチングガスを使用することを特徴として
いる。
膜をエッチングマスクとして使用してポリシリコン膜を
プラズマエッチングする際に、Ｃｌ2ガスにＣＨＦ3ガス
を添加したエッチングガスを使用することを特徴として
いる。
【００１０】
【作用】上記の手段によれば、ＣＨＦ3ガスを添加した
ことにより、側壁にポリマー膜が付着されながら、ゲー
ト電極（６）のエッチングが進行するようになる。これ
により、ホトレジストを使用した場合と同様に、ゲート
電極（６）の側壁が保護されるので、逆テーパー等のな
い良好な形状のゲート電極（６）が得られる。
ことにより、側壁にポリマー膜が付着されながら、ゲー
ト電極（６）のエッチングが進行するようになる。これ
により、ホトレジストを使用した場合と同様に、ゲート
電極（６）の側壁が保護されるので、逆テーパー等のな
い良好な形状のゲート電極（６）が得られる。
【００１１】ここで、ポリマー膜は、ＣＦ2の重合体か
らなり、ＣＦ2分子が鎖状に化学結合したものである（-
ＣＦ2-)n 。
らなり、ＣＦ2分子が鎖状に化学結合したものである（-
ＣＦ2-)n 。
【００１２】
【実施例】次に、本発明の一実施例を図１乃至図４を参
照しながら説明する。図１において、半導体基板（１
１）上のフィールド領域に選択酸化により約８０００Å
のＬＯＣＯＳ酸化膜（１２）を形成し、活性化領域には
熱酸化法により約２００Åのゲート酸化膜（１３）を形
成する。そして、全面に減圧ＣＶＤ法により約４０００
Åのポリシリコン膜（１４）を形成し、ポリシリコン膜
（１４）上に減圧ＣＶＤ法によりシリコン酸化物を堆積
し、これをゲート電極状にパターニングすることによ
り、１０００Å〜２０００Åのシリコン酸化膜（１５）
を形成している。
照しながら説明する。図１において、半導体基板（１
１）上のフィールド領域に選択酸化により約８０００Å
のＬＯＣＯＳ酸化膜（１２）を形成し、活性化領域には
熱酸化法により約２００Åのゲート酸化膜（１３）を形
成する。そして、全面に減圧ＣＶＤ法により約４０００
Åのポリシリコン膜（１４）を形成し、ポリシリコン膜
（１４）上に減圧ＣＶＤ法によりシリコン酸化物を堆積
し、これをゲート電極状にパターニングすることによ
り、１０００Å〜２０００Åのシリコン酸化膜（１５）
を形成している。
【００１３】図２において、シリコン酸化膜（１５）を
マスクとして、ポリシリコン膜（１４）をエッチングし
ゲート電極（１６）を形成する。本工程は、本発明の最
も特徴とする工程であり、Ｃｌ2ガスにＣＨＦ3ガスを添
加したエッチングガスを使用している。添加量として
は、例えばＣｌ2ガス１００SCCMに対して、約１５SCCM
である。この他の条件は通常のプラズマエッチングと同
様である。
マスクとして、ポリシリコン膜（１４）をエッチングし
ゲート電極（１６）を形成する。本工程は、本発明の最
も特徴とする工程であり、Ｃｌ2ガスにＣＨＦ3ガスを添
加したエッチングガスを使用している。添加量として
は、例えばＣｌ2ガス１００SCCMに対して、約１５SCCM
である。この他の条件は通常のプラズマエッチングと同
様である。
【００１４】このようにＣＨＦ3ガスを添加した結果、
ゲート電極（１６）の側壁にＣＦ2の重合体からなるポ
リマー膜（１７）が付着されるので、サイドエッチング
がされることなく、エッチングは垂直方向のみに進行す
るようになる。したがって、逆テーパー等のない良好な
形状をしたゲート電極（１６）を形成できるのである。
ポリマー膜（１７）は、Ｏ2アッシングによって除去
し、さらにシリコン酸化膜（１５）はＨＦ系のエッチン
グ液で除去してもよい。
ゲート電極（１６）の側壁にＣＦ2の重合体からなるポ
リマー膜（１７）が付着されるので、サイドエッチング
がされることなく、エッチングは垂直方向のみに進行す
るようになる。したがって、逆テーパー等のない良好な
形状をしたゲート電極（１６）を形成できるのである。
ポリマー膜（１７）は、Ｏ2アッシングによって除去
し、さらにシリコン酸化膜（１５）はＨＦ系のエッチン
グ液で除去してもよい。
【００１５】図３において、ゲート電極（１６）をマス
クとしたイオン注入法により、半導体基板（１１）にリ
ンやボロン等の不純物を打ち込み、ソース・ドレイン層
（１８）（１９）を形成している。 図４において、全
面をＢＰＳＧ等の層間絶縁膜（２０）で被覆し、ソース
・ドレイン層（１８）（１９）のコンタクト領域上の層
間絶縁膜（２０）を除去し、ソース・ドレイン層（１
８）（１９）とコンタクトするＡｌ配線（２１）を形成
している。
クとしたイオン注入法により、半導体基板（１１）にリ
ンやボロン等の不純物を打ち込み、ソース・ドレイン層
（１８）（１９）を形成している。 図４において、全
面をＢＰＳＧ等の層間絶縁膜（２０）で被覆し、ソース
・ドレイン層（１８）（１９）のコンタクト領域上の層
間絶縁膜（２０）を除去し、ソース・ドレイン層（１
８）（１９）とコンタクトするＡｌ配線（２１）を形成
している。
【００１６】このように、本発明の実施例によれば、シ
リコン酸化膜（１５）をマスクとしているので、アスペ
クト比を小さくできマイクロローディング効果を防止で
きるとともに、ＣＨＦ3ガスを添加した結果、逆テーパ
ー等のない良好な形状をしたゲート電極（１６）を形成
できる。これにより、ゲート電極（１６）の微細加工を
精度良く行えるとともに、ソース・ドレイン層（１８）
（１９）のオフセットや層間絶縁膜（２０）のステップ
カバレッジの問題を解決することができる。
リコン酸化膜（１５）をマスクとしているので、アスペ
クト比を小さくできマイクロローディング効果を防止で
きるとともに、ＣＨＦ3ガスを添加した結果、逆テーパ
ー等のない良好な形状をしたゲート電極（１６）を形成
できる。これにより、ゲート電極（１６）の微細加工を
精度良く行えるとともに、ソース・ドレイン層（１８）
（１９）のオフセットや層間絶縁膜（２０）のステップ
カバレッジの問題を解決することができる。
【００１７】なお、本実施例では、ゲート電極（１６）
のエッチングへの適用例について述べたが、本発明は、
これに限定されることなく、多層ポリシリコン構造の形
成、たとえばスタックト・キャパシタ型のＤＲＡＭメモ
リセルのストレージ電極やセルプレート電極の形成等に
も広く適用できるものである。
のエッチングへの適用例について述べたが、本発明は、
これに限定されることなく、多層ポリシリコン構造の形
成、たとえばスタックト・キャパシタ型のＤＲＡＭメモ
リセルのストレージ電極やセルプレート電極の形成等に
も広く適用できるものである。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
アスペクト比改善のためにシリコン酸化膜（１５）をマ
スクとして、ポリシリコン膜（１４）をエッチングする
際に、Ｃｌ2ガスにＣＨＦ3ガスを添加したエッチングガ
スを使用しているので、側壁がポリマー膜（１７）で保
護される結果、逆テーパー等の生じない良好な形状のゲ
ート電極（１６）を形成することができる。これによ
り、ソース・ドレイン層（１８）（１９）のオフセット
が生じることがなく、また層間絶縁膜（２０）のステッ
プカバレージの問題を解決し、微細なゲート電極（１
６）を精度良く加工することができる。
アスペクト比改善のためにシリコン酸化膜（１５）をマ
スクとして、ポリシリコン膜（１４）をエッチングする
際に、Ｃｌ2ガスにＣＨＦ3ガスを添加したエッチングガ
スを使用しているので、側壁がポリマー膜（１７）で保
護される結果、逆テーパー等の生じない良好な形状のゲ
ート電極（１６）を形成することができる。これによ
り、ソース・ドレイン層（１８）（１９）のオフセット
が生じることがなく、また層間絶縁膜（２０）のステッ
プカバレージの問題を解決し、微細なゲート電極（１
６）を精度良く加工することができる。
【図１】本発明の実施例に係る半導体装置の製造方法を
示す第１の断面図である。
示す第１の断面図である。
【図２】本発明の実施例に係る半導体装置の製造方法を
示す第２の断面図である。
示す第２の断面図である。
【図３】本発明の実施例に係る半導体装置の製造方法を
示す第３の断面図である。
示す第３の断面図である。
【図４】本発明の実施例に係る半導体装置の製造方法を
示す第４の断面図である。
示す第４の断面図である。
【図５】従来例に係る半導体装置の製造方法を示す第１
の断面図である。
の断面図である。
【図６】従来例に係る半導体装置の製造方法を示す第２
の断面図である。
の断面図である。
【図７】従来例に係る半導体装置の製造方法を示す第３
の断面図である。
の断面図である。
【図８】従来例に係る半導体装置の製造方法を示す第４
の断面図である。
の断面図である。
Claims (2)
- 【請求項１】 半導体基板上に形成したポリシリコン膜
を、シリコン酸化膜をマスクとしてプラズマエッチング
する際に、Ｃｌ2ガスにＣＨＦ3ガスを添加したエッチン
グガスを使用することを特徴とした半導体装置の製造方
法。 - 【請求項２】 半導体基板上にポリシリコン膜を形成す
る工程と、 前記ポリシリコン膜上にゲート電極状にシリコン酸化膜
を形成する工程と、 前記シリコン酸化膜をマスクとして、Ｃｌ2ガスにＣＨ
Ｆ3ガスを添加したエッチングガスを使用することによ
り、側壁にポリマー膜を付着させながら前記ポリシリコ
ン膜をプラズマエッチングしゲート電極を形成する工程
と、 前記ゲート電極の側壁に付着したポリマー膜を除去する
工程とを有することを特徴とした半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8873493A JPH06302559A (ja) | 1993-04-15 | 1993-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8873493A JPH06302559A (ja) | 1993-04-15 | 1993-04-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302559A true JPH06302559A (ja) | 1994-10-28 |
Family
ID=13951158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8873493A Pending JPH06302559A (ja) | 1993-04-15 | 1993-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302559A (ja) |
-
1993
- 1993-04-15 JP JP8873493A patent/JPH06302559A/ja active Pending
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