JPH06302828A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH06302828A JPH06302828A JP5087115A JP8711593A JPH06302828A JP H06302828 A JPH06302828 A JP H06302828A JP 5087115 A JP5087115 A JP 5087115A JP 8711593 A JP8711593 A JP 8711593A JP H06302828 A JPH06302828 A JP H06302828A
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Abstract
(57)【要約】
【目的】 フラッシュ型EEPROMにおいて、低電圧で高速
に消去動作を行う。 【構成】 第１導電型の半導体基板１と、前記半導体基
板１の表面のチャンネル領域上にゲート絶縁膜３を介し
た浮遊ゲート電極４と、前記浮遊ゲート電極４上に電極
間絶縁膜５を介した制御ゲート電極６を備え、前記浮遊
ゲート電極４は、基板を構成する半導体よりもバンドギ
ャップの大きい半導体材料を用いた構成を備えたもので
ある。上記した構成によって、浮遊ゲート電極４は、シ
リコンよりもバンドギャップの大きい材料を用いている
ため、消去時には低電圧で容易にＦＮトンネル電流を生
じることとなる。
に消去動作を行う。 【構成】 第１導電型の半導体基板１と、前記半導体基
板１の表面のチャンネル領域上にゲート絶縁膜３を介し
た浮遊ゲート電極４と、前記浮遊ゲート電極４上に電極
間絶縁膜５を介した制御ゲート電極６を備え、前記浮遊
ゲート電極４は、基板を構成する半導体よりもバンドギ
ャップの大きい半導体材料を用いた構成を備えたもので
ある。上記した構成によって、浮遊ゲート電極４は、シ
リコンよりもバンドギャップの大きい材料を用いている
ため、消去時には低電圧で容易にＦＮトンネル電流を生
じることとなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性記憶装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】従来、半導体不揮発性記憶装置としてEP
ROMやEEPROMなどが広く知られている。その中で近年、
記憶情報の電気的消去は全メモリセル一括あるいはブロ
ック単位であれば可能であるフラッシュ型EEPROMは、メ
モリセルの微細化・高集積化に有利であるという特徴か
ら注目されている。以下図面を参照しながら、上記した
従来のフラッシュ型EEPROMの一例について説明する。
ROMやEEPROMなどが広く知られている。その中で近年、
記憶情報の電気的消去は全メモリセル一括あるいはブロ
ック単位であれば可能であるフラッシュ型EEPROMは、メ
モリセルの微細化・高集積化に有利であるという特徴か
ら注目されている。以下図面を参照しながら、上記した
従来のフラッシュ型EEPROMの一例について説明する。
【０００３】図３は従来のフラッシュ型EEPROMの構造断
面図を示すものである。図３において、１はｐ型シリコ
ン基板、２は素子分離領域、３はチャンネル領域、４は
ゲート絶縁膜、５は浮遊ゲート電極、６は電極間絶縁
膜、７は制御ゲート電極（ワード線）、８はｎ+ソース
拡散層、９はｎ+ドレイン拡散層、１０は層間絶縁膜、
１１はビット線である。
面図を示すものである。図３において、１はｐ型シリコ
ン基板、２は素子分離領域、３はチャンネル領域、４は
ゲート絶縁膜、５は浮遊ゲート電極、６は電極間絶縁
膜、７は制御ゲート電極（ワード線）、８はｎ+ソース
拡散層、９はｎ+ドレイン拡散層、１０は層間絶縁膜、
１１はビット線である。
【０００４】以上のように構成されたフラッシュ型EEPR
OMについて、以下その動作について説明する。ワード線
７とビット線１１を高電位に設定してメモリセルを動作
させると、ｎ+型ドレイン拡散層９とメモリトランジス
タのチャンネル領域３との接合部付近でホットエレクト
ロンを多量に発生し、ポリシリコンで形成された浮遊ゲ
ート電極５に注入される。このとき、浮遊ゲート電極５
に蓄積された電子は、図４のエネルギ−バンド図に示す
ように、制御ゲート７やｎ+ソース拡散層８、ｎ+ドレイ
ン拡散層９に比べ高いエネルギ−準位になるが、周りが
完全に絶縁体に囲まれているため、電源を切っても外に
逃げることはない。浮遊ゲート電極５に電子が蓄積され
るとメモリトランジスタのしきい値電圧が上昇するた
め、ワード線７を特定の電位に設定し、メモリトランジ
スタに同一バイアスを印加しても、浮遊ゲート電極５内
の蓄積電荷の有無によって、メモリトランジスタのソー
ス-ドレイン間に流れる動作電流値に大きな差を生じ
る。このように浮遊ゲート電極５への電荷の注入により
記憶情報を書き込み、メモリトランジスタの動作電流値
の差により記憶情報を読みだすことができる。また記憶
情報の消去は、ｎ+型ソース拡散層８あるいはｐ型半導
体基板１に正バイアスを印加、または、制御ゲート電極
７との結合容量により浮遊ゲート電極５に負バイアスを
印加にすることにより行われる。図２（ｂ）に消去時の
エネルギーバンド図を示す。ここでは、浮遊ゲート電極
５とｎ+型ソース拡散層８との間にΔＶｂの電位差を生
じることにより、ＦＮトンネル電流により蓄積された電
子をｎ+型ソース拡散層８に引き抜いて消去が行われ
る。
OMについて、以下その動作について説明する。ワード線
７とビット線１１を高電位に設定してメモリセルを動作
させると、ｎ+型ドレイン拡散層９とメモリトランジス
タのチャンネル領域３との接合部付近でホットエレクト
ロンを多量に発生し、ポリシリコンで形成された浮遊ゲ
ート電極５に注入される。このとき、浮遊ゲート電極５
に蓄積された電子は、図４のエネルギ−バンド図に示す
ように、制御ゲート７やｎ+ソース拡散層８、ｎ+ドレイ
ン拡散層９に比べ高いエネルギ−準位になるが、周りが
完全に絶縁体に囲まれているため、電源を切っても外に
逃げることはない。浮遊ゲート電極５に電子が蓄積され
るとメモリトランジスタのしきい値電圧が上昇するた
め、ワード線７を特定の電位に設定し、メモリトランジ
スタに同一バイアスを印加しても、浮遊ゲート電極５内
の蓄積電荷の有無によって、メモリトランジスタのソー
ス-ドレイン間に流れる動作電流値に大きな差を生じ
る。このように浮遊ゲート電極５への電荷の注入により
記憶情報を書き込み、メモリトランジスタの動作電流値
の差により記憶情報を読みだすことができる。また記憶
情報の消去は、ｎ+型ソース拡散層８あるいはｐ型半導
体基板１に正バイアスを印加、または、制御ゲート電極
７との結合容量により浮遊ゲート電極５に負バイアスを
印加にすることにより行われる。図２（ｂ）に消去時の
エネルギーバンド図を示す。ここでは、浮遊ゲート電極
５とｎ+型ソース拡散層８との間にΔＶｂの電位差を生
じることにより、ＦＮトンネル電流により蓄積された電
子をｎ+型ソース拡散層８に引き抜いて消去が行われ
る。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、浮遊ゲート電極５はポリシリコンで形成
されており、記憶情報の消去においてＦＮトンネル電流
により蓄積された電子を引き抜くため、浮遊ゲート電極
５とｎ+型ソース拡散層８あるいはｐ型半導体基板１と
の間に高電界が必要であり、ｎ+型ソース拡散層８ある
いはｐ型半導体基板１に高い正バイアスを印加、また
は、制御ゲート電極７に高い負バイアスを印加する必要
がある。そのため、別の高電圧電源あるいは高電圧発生
回路が必要であり、またゲート絶縁膜４の信頼性を悪化
させるという問題点を有していた。またこの電子の引き
抜きに時間を要するという問題点を有していた。
うな構成では、浮遊ゲート電極５はポリシリコンで形成
されており、記憶情報の消去においてＦＮトンネル電流
により蓄積された電子を引き抜くため、浮遊ゲート電極
５とｎ+型ソース拡散層８あるいはｐ型半導体基板１と
の間に高電界が必要であり、ｎ+型ソース拡散層８ある
いはｐ型半導体基板１に高い正バイアスを印加、また
は、制御ゲート電極７に高い負バイアスを印加する必要
がある。そのため、別の高電圧電源あるいは高電圧発生
回路が必要であり、またゲート絶縁膜４の信頼性を悪化
させるという問題点を有していた。またこの電子の引き
抜きに時間を要するという問題点を有していた。
【０００６】従って本発明は上記問題点に鑑み、低電圧
で高速に記憶情報の消去動作を行う半導体不揮発性記憶
装置を提供するものである。
で高速に記憶情報の消去動作を行う半導体不揮発性記憶
装置を提供するものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体不揮発性記憶装置は、第１導電型の
半導体基板と、前記半導体基板の表面のチャンネル領域
上に第１の絶縁膜を介した浮遊ゲート電極と、前記浮遊
ゲート電極上に第２の絶縁膜を介した制御ゲート電極を
備え、前記浮遊ゲート電極は、前記基板を構成する半導
体よりもバンドギャップの大きい半導体材料を用いた構
成を備えたものである。また、前記浮遊ゲート電極は、
前記基板を構成する半導体よりも仕事関数が小さい導電
体を用いてもよい。
めに本発明の半導体不揮発性記憶装置は、第１導電型の
半導体基板と、前記半導体基板の表面のチャンネル領域
上に第１の絶縁膜を介した浮遊ゲート電極と、前記浮遊
ゲート電極上に第２の絶縁膜を介した制御ゲート電極を
備え、前記浮遊ゲート電極は、前記基板を構成する半導
体よりもバンドギャップの大きい半導体材料を用いた構
成を備えたものである。また、前記浮遊ゲート電極は、
前記基板を構成する半導体よりも仕事関数が小さい導電
体を用いてもよい。
【０００８】
【作用】本発明は上記した構成によって、浮遊ゲート電
極は、基板を構成する半導体よりもバンドギャップの大
きい半導体材料を用いているため、書き込みが行われた
浮遊ゲート内の電荷は、従来例と比べてエネルギー的に
高いレベルに存在する。したがって、ゲート絶縁膜と浮
遊ゲート電極との電位障壁は小さくなり、消去時に浮遊
ゲートが基板あるいはソース拡散層に対して高電位にな
ったときに、蓄積された浮遊ゲート内の電荷は、ほぼ上
記のゲート絶縁膜と浮遊ゲートとの電位障壁が小さくな
った分だけ低電圧で、浮遊ゲート電極の伝導帯からゲー
ト絶縁膜の伝導帯にトンネルし、ＦＮトンネル電流を生
じることとなる。
極は、基板を構成する半導体よりもバンドギャップの大
きい半導体材料を用いているため、書き込みが行われた
浮遊ゲート内の電荷は、従来例と比べてエネルギー的に
高いレベルに存在する。したがって、ゲート絶縁膜と浮
遊ゲート電極との電位障壁は小さくなり、消去時に浮遊
ゲートが基板あるいはソース拡散層に対して高電位にな
ったときに、蓄積された浮遊ゲート内の電荷は、ほぼ上
記のゲート絶縁膜と浮遊ゲートとの電位障壁が小さくな
った分だけ低電圧で、浮遊ゲート電極の伝導帯からゲー
ト絶縁膜の伝導帯にトンネルし、ＦＮトンネル電流を生
じることとなる。
【０００９】
【実施例】以下本発明の実施例の半導体不揮発性記憶装
置について、図面を参照しながら説明する。
置について、図面を参照しながら説明する。
【００１０】図１は本発明の実施例における半導体不揮
発性記憶装置の断面図である。図１において、１はｐ型
シリコン基板、２は素子分離領域、３はチャンネル領
域、４はゲート絶縁膜、５は浮遊ゲート電極、６は電極
間絶縁膜、７は制御ゲート電極（ワード線）、８はｎ+
ソース拡散層、９はｎ+ドレイン拡散層、１０は層間絶
縁膜、１１はビット線である。ここで浮遊ゲート電極５
は、バンドギャップ Eg が、基板材料であるシリコン
（Eg=1.12eV）よりも大きい半導体材料、例えば燐化ガ
リウム（Eg=2.24eV）で形成する。ゲート絶縁膜４はシ
リコン酸化膜で形成され、膜厚を10nmとする。
発性記憶装置の断面図である。図１において、１はｐ型
シリコン基板、２は素子分離領域、３はチャンネル領
域、４はゲート絶縁膜、５は浮遊ゲート電極、６は電極
間絶縁膜、７は制御ゲート電極（ワード線）、８はｎ+
ソース拡散層、９はｎ+ドレイン拡散層、１０は層間絶
縁膜、１１はビット線である。ここで浮遊ゲート電極５
は、バンドギャップ Eg が、基板材料であるシリコン
（Eg=1.12eV）よりも大きい半導体材料、例えば燐化ガ
リウム（Eg=2.24eV）で形成する。ゲート絶縁膜４はシ
リコン酸化膜で形成され、膜厚を10nmとする。
【００１１】以上のように構成された半導体不揮発性記
憶装置についてその動作は、従来例と同じく、記憶情報
の書き込みはホットエレクトロンを用い、消去はＦＮト
ンネル電流を用いて行う。
憶装置についてその動作は、従来例と同じく、記憶情報
の書き込みはホットエレクトロンを用い、消去はＦＮト
ンネル電流を用いて行う。
【００１２】図２を用いて詳しく説明する。図２（ａ）
および（ｂ）は、それぞれ本実施例に示した構成および
従来例に示した構成のメモリセルにおける消去時のエネ
ルギーバンドを示している。図２（ａ）で、本実施例に
おいて電荷の引き抜きはｎ+ソース拡散層８に行われる
とする。３はチャンネル領域、４はゲート絶縁膜、５は
浮遊ゲート電極（燐化ガリウム）、６は電極間絶縁膜、
７は制御ゲート電極を示している。図２（ａ）に示すよ
うに本実施例では、浮遊ゲート５のバンドギャップEgが
大きいため、蓄積された電子は、従来の浮遊ゲートをポ
リシリコンで形成した場合に比べ、0.2〜0.5V高いエネ
ルギー準位にある。したがって、浮遊ゲート電極５に蓄
積された電子について、ゲート絶縁膜４の障壁が小さく
なり、ゲート絶縁膜４の伝導帯にトンネルするために必
要な、浮遊ゲート電極５とｎ+ソース拡散層８との電位
差ΔＶは、従来例ではΔＶｂ必要であったものが、本実
施例ではΔＶａと低電圧で可能である。そのため消去動
作において、ｎ+ソース拡散層８と制御ゲート７との電
位差は、従来例での構成ではＶｂの高電圧印加が必要だ
ったものが、本実施例ではＶａと0.2〜0.5Vの低電圧化
が可能である。
および（ｂ）は、それぞれ本実施例に示した構成および
従来例に示した構成のメモリセルにおける消去時のエネ
ルギーバンドを示している。図２（ａ）で、本実施例に
おいて電荷の引き抜きはｎ+ソース拡散層８に行われる
とする。３はチャンネル領域、４はゲート絶縁膜、５は
浮遊ゲート電極（燐化ガリウム）、６は電極間絶縁膜、
７は制御ゲート電極を示している。図２（ａ）に示すよ
うに本実施例では、浮遊ゲート５のバンドギャップEgが
大きいため、蓄積された電子は、従来の浮遊ゲートをポ
リシリコンで形成した場合に比べ、0.2〜0.5V高いエネ
ルギー準位にある。したがって、浮遊ゲート電極５に蓄
積された電子について、ゲート絶縁膜４の障壁が小さく
なり、ゲート絶縁膜４の伝導帯にトンネルするために必
要な、浮遊ゲート電極５とｎ+ソース拡散層８との電位
差ΔＶは、従来例ではΔＶｂ必要であったものが、本実
施例ではΔＶａと低電圧で可能である。そのため消去動
作において、ｎ+ソース拡散層８と制御ゲート７との電
位差は、従来例での構成ではＶｂの高電圧印加が必要だ
ったものが、本実施例ではＶａと0.2〜0.5Vの低電圧化
が可能である。
【００１３】以上のように本実施例によれば、浮遊ゲー
ト電極５をシリコンよりバンドギャップの大きい燐化ガ
リウムで形成することにより、低電圧で高速に消去動作
を行うことができ、したがって情報の書き換えが高速か
つ低電圧で行うことができる。
ト電極５をシリコンよりバンドギャップの大きい燐化ガ
リウムで形成することにより、低電圧で高速に消去動作
を行うことができ、したがって情報の書き換えが高速か
つ低電圧で行うことができる。
【００１４】なお、実施例において、浮遊ゲート電極５
は燐化ガリウムとしたが、基板材料であるシリコンより
もバンドギャップの大きい半導体材料（例えばヒ化ガリ
ウム、炭化シリコンなど）、あるいはシリコンよりも仕
事関数の小さい導伝体であればよい。記憶情報の消去は
浮遊ゲートからソース領域への電荷の引き抜きとした
が、浮遊ゲートからチャンネル領域領域への電荷の引き
抜きでもよい。記憶情報の書き込みにホットエレクトロ
ンを用いたが、ＦＮトンネル電流を用いてもよい。また
メモリトランジスタをｎチャンネル型としたが、ｐチャ
ンネル型で構成してももちろん構わない。
は燐化ガリウムとしたが、基板材料であるシリコンより
もバンドギャップの大きい半導体材料（例えばヒ化ガリ
ウム、炭化シリコンなど）、あるいはシリコンよりも仕
事関数の小さい導伝体であればよい。記憶情報の消去は
浮遊ゲートからソース領域への電荷の引き抜きとした
が、浮遊ゲートからチャンネル領域領域への電荷の引き
抜きでもよい。記憶情報の書き込みにホットエレクトロ
ンを用いたが、ＦＮトンネル電流を用いてもよい。また
メモリトランジスタをｎチャンネル型としたが、ｐチャ
ンネル型で構成してももちろん構わない。
【００１５】
【発明の効果】以上のように本発明の半導体不揮発性記
憶装置は、浮遊ゲート電極を基板を構成する半導体より
もバンドギャップの大きい半導体材料、または仕事関数
の小さい導伝体で形成することにより、低電圧で高速に
記憶情報の消去動作を行うことができる。したがって情
報の書き換えが高速かつ低電圧で行うことができ、信頼
性の高い半導体不揮発性記憶装置が得られる。
憶装置は、浮遊ゲート電極を基板を構成する半導体より
もバンドギャップの大きい半導体材料、または仕事関数
の小さい導伝体で形成することにより、低電圧で高速に
記憶情報の消去動作を行うことができる。したがって情
報の書き換えが高速かつ低電圧で行うことができ、信頼
性の高い半導体不揮発性記憶装置が得られる。
【図１】本発明の実施例における半導体不揮発性記憶装
置の断面構造図
置の断面構造図
【図２】（ａ）は本発明の実施例における半導体不揮発
性記憶装置の記憶情報の消去時のエネルギーバンド図 （ｂ）は従来例における半導体不揮発性記憶装置の記憶
情報の消去時のエネルギーバンド図
性記憶装置の記憶情報の消去時のエネルギーバンド図 （ｂ）は従来例における半導体不揮発性記憶装置の記憶
情報の消去時のエネルギーバンド図
【図３】従来の半導体不揮発性記憶装置の断面構造図
【図４】従来の半導体不揮発性記憶装置の情報の記憶時
のエネルギーバンド図
のエネルギーバンド図
１ ｐ型シリコン基板 ２ 素子分離領域 ３ チャンネル領域 ４ ゲート絶縁膜 ５ 浮遊ゲート電極 ６ 電極間絶縁膜 ７ 制御ゲート電極（ワード線） ８ ｎ+ソース拡散層 ９ ｎ+ドレイン拡散層 １０ 層間絶縁膜 １１ ビット線
Claims (2)
- 【請求項１】第１導電型の半導体基板と、前記半導体基
板の表面のチャンネル領域上に第１の絶縁膜を介した浮
遊ゲート電極と、前記浮遊ゲート上に第２の絶縁膜を介
した制御ゲート電極を備え、前記浮遊ゲート電極は、前
記基板を構成する半導体よりもバンドギャップの大きい
半導体材料を用いることを特徴とする半導体不揮発性記
憶装置。 - 【請求項２】第１導電型の半導体基板と、前記半導体基
板の表面のチャンネル領域上に第１の絶縁膜を介した浮
遊ゲート電極と、前記浮遊ゲート上に第２の絶縁膜を介
した制御ゲート電極を備え、前記浮遊ゲート電極は、前
記基板を構成する半導体よりも仕事関数の小さい導電体
を用いることを特徴とする半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5087115A JPH06302828A (ja) | 1993-04-14 | 1993-04-14 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5087115A JPH06302828A (ja) | 1993-04-14 | 1993-04-14 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302828A true JPH06302828A (ja) | 1994-10-28 |
Family
ID=13905962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5087115A Pending JPH06302828A (ja) | 1993-04-14 | 1993-04-14 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302828A (ja) |
Cited By (21)
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-
1993
- 1993-04-14 JP JP5087115A patent/JPH06302828A/ja active Pending
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