JPH06303099A - 波形等化回路 - Google Patents
波形等化回路Info
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- JPH06303099A JPH06303099A JP10993893A JP10993893A JPH06303099A JP H06303099 A JPH06303099 A JP H06303099A JP 10993893 A JP10993893 A JP 10993893A JP 10993893 A JP10993893 A JP 10993893A JP H06303099 A JPH06303099 A JP H06303099A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 7
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- 238000010586 diagram Methods 0.000 description 17
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- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 伝送路の特性が変化したときに係数の収束が
遅くなったり、判定誤りが増加することを防止すること
ができる波形等化回路を提供する。 【構成】 状態・判定値変換器４６はビタビ復号器２０
のパスメモリ２２における状態Ｓを判定値Ｃに変換し、
可変係数器制御回路５０は、この判定値Ｃと減算器４５
の出力である等化誤差ｅk に基づいてトランスバーサル
フィルタ１０の可変係数器１２と、適応判定帰還フィル
タ３０の可変係数器３２ａ、３２ｂの各係数ａ( ｊ) 、
ｂ( ｍ) を演算する。
遅くなったり、判定誤りが増加することを防止すること
ができる波形等化回路を提供する。 【構成】 状態・判定値変換器４６はビタビ復号器２０
のパスメモリ２２における状態Ｓを判定値Ｃに変換し、
可変係数器制御回路５０は、この判定値Ｃと減算器４５
の出力である等化誤差ｅk に基づいてトランスバーサル
フィルタ１０の可変係数器１２と、適応判定帰還フィル
タ３０の可変係数器３２ａ、３２ｂの各係数ａ( ｊ) 、
ｂ( ｍ) を演算する。
Description
【０００１】
【産業上の利用分野】本発明は、伝送路の歪みにより発
生した波形歪みをビットクロックによりサンプリングし
て除去する波形等化回路に関し、また、ディジタル磁気
記録再生装置や光記録再生装置にも好適な波形等化回路
に関する。
生した波形歪みをビットクロックによりサンプリングし
て除去する波形等化回路に関し、また、ディジタル磁気
記録再生装置や光記録再生装置にも好適な波形等化回路
に関する。
【０００２】
【従来の技術】図１０は従来の波形等化回路を示し、例
えばテレビジョン学会誌 Vol.45, No.5 (1991), pp. 58
9〜591 にはフィードバック型ＦＭマルチパス歪みキャ
ンセラとして示されている。この回路はシフトレジスタ
１ａと、複数段の可変係数器２ａと加算器３ａにより構
成される適応トランスバーサルフィルタＡと、シフトレ
ジスタ１ｂと、複数段の可変係数器２ｂと加算器３ｂに
より構成される適応判定帰還フィルタＢを有する。ビッ
トクロックによりサンプリングされた信号ｘは先ず、適
応トランスバーサルフィルタの一部を構成するシフトレ
ジスタ１ａに入力されてビットクロックで順次シフトさ
れ、シフトレジスタ１ａの各段の信号ｘがパラレルに読
み出されて各段の可変係数器２ａにより可変係数ａ(
ｊ) で重み付けされ、各乗算値が加算器３ａにより加算
され、時点ｋにおいて波形歪みが除去された出力値ｘk
が得られる。
えばテレビジョン学会誌 Vol.45, No.5 (1991), pp. 58
9〜591 にはフィードバック型ＦＭマルチパス歪みキャ
ンセラとして示されている。この回路はシフトレジスタ
１ａと、複数段の可変係数器２ａと加算器３ａにより構
成される適応トランスバーサルフィルタＡと、シフトレ
ジスタ１ｂと、複数段の可変係数器２ｂと加算器３ｂに
より構成される適応判定帰還フィルタＢを有する。ビッ
トクロックによりサンプリングされた信号ｘは先ず、適
応トランスバーサルフィルタの一部を構成するシフトレ
ジスタ１ａに入力されてビットクロックで順次シフトさ
れ、シフトレジスタ１ａの各段の信号ｘがパラレルに読
み出されて各段の可変係数器２ａにより可変係数ａ(
ｊ) で重み付けされ、各乗算値が加算器３ａにより加算
され、時点ｋにおいて波形歪みが除去された出力値ｘk
が得られる。
【０００３】ここで、このトランスバーサルフィルタＡ
のみを用いた場合には、線形歪みは除去されるが非線形
歪みに対しては効果が小さいので、この非線形歪みを除
去するために適応判定帰還フィルタＢが追加されてい
る。この適応判定帰還フィルタＢでは、コンパレータ４
の判定結果ｃk がシフトレジスタ１ｂに帰還されてビッ
トクロックで順次シフトされ、シフトレジスタ１ｂの各
段の信号ｃk がパラレルに読み出されて各段の可変係数
器２ｂにより可変係数ｂ( ｍ) で重み付けされ、各乗算
値が加算器３ｂにより加算される。この加算値は加算器
３ａの出力値ｘkから減算されて非線形歪みが除去さ
れ、この値ｙk がコンパレータ４により判定されて判定
結果としての判定値ｃk が出力される。
のみを用いた場合には、線形歪みは除去されるが非線形
歪みに対しては効果が小さいので、この非線形歪みを除
去するために適応判定帰還フィルタＢが追加されてい
る。この適応判定帰還フィルタＢでは、コンパレータ４
の判定結果ｃk がシフトレジスタ１ｂに帰還されてビッ
トクロックで順次シフトされ、シフトレジスタ１ｂの各
段の信号ｃk がパラレルに読み出されて各段の可変係数
器２ｂにより可変係数ｂ( ｍ) で重み付けされ、各乗算
値が加算器３ｂにより加算される。この加算値は加算器
３ａの出力値ｘkから減算されて非線形歪みが除去さ
れ、この値ｙk がコンパレータ４により判定されて判定
結果としての判定値ｃk が出力される。
【０００４】また、この波形等化による誤差ｅk を算出
するために非線形歪みが除去された値ｙk が判定結果ｃ
k から減算され、可変係数器制御回路５はこの値ｅk に
基づいてｉ＋１回目における可変係数器２ａの可変係数
ａ( ｊ) と可変係数器２ｂの可変係数ｂ( ｍ) を以下の
ように制御する。
するために非線形歪みが除去された値ｙk が判定結果ｃ
k から減算され、可変係数器制御回路５はこの値ｅk に
基づいてｉ＋１回目における可変係数器２ａの可変係数
ａ( ｊ) と可変係数器２ｂの可変係数ｂ( ｍ) を以下の
ように制御する。
【０００５】
【数１】
【０００６】但し、可変係数ａ( ｊ) 、ｂ( ｍ) はそれ
ぞれ複数段の可変係数器２ａ、２ｂのｊ番目、ｍ番目の
重み付け係数、Ｋは平均のための繰り返し回数、α、β
はそれぞれ係数ａ( ｊ) 、ｂ( ｍ) の修正ゲインであ
る。
ぞれ複数段の可変係数器２ａ、２ｂのｊ番目、ｍ番目の
重み付け係数、Ｋは平均のための繰り返し回数、α、β
はそれぞれ係数ａ( ｊ) 、ｂ( ｍ) の修正ゲインであ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の波形等化回路では、非線形歪みが除去された値ｙk
がコンパレータ４の判定結果ｃk から減算した波形等化
誤差ｅk に基づいて可変係数器２ａの可変係数ａ（ j)
と可変係数器２ｂの可変係数ｂ( ｍ) を制御するので、
コンパレータ４の判定結果ｃk に誤りが発生した場合に
可変係数ａ（ j)および可変係数ｂ( ｍ) の制御に悪影
響を及ぼし、結果として伝送路の特性が変化したときに
係数の収束が遅くなったり、判定誤りが増加するという
問題点がある。
来の波形等化回路では、非線形歪みが除去された値ｙk
がコンパレータ４の判定結果ｃk から減算した波形等化
誤差ｅk に基づいて可変係数器２ａの可変係数ａ（ j)
と可変係数器２ｂの可変係数ｂ( ｍ) を制御するので、
コンパレータ４の判定結果ｃk に誤りが発生した場合に
可変係数ａ（ j)および可変係数ｂ( ｍ) の制御に悪影
響を及ぼし、結果として伝送路の特性が変化したときに
係数の収束が遅くなったり、判定誤りが増加するという
問題点がある。
【０００８】本発明は上記従来の波形等化回路の問題点
に鑑み、伝送路の特性が変化したときに係数の収束が遅
くなったり、判定誤りが増加することを防止することが
できる波形等化回路を提供することを目的とする。
に鑑み、伝送路の特性が変化したときに係数の収束が遅
くなったり、判定誤りが増加することを防止することが
できる波形等化回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、ビタビ復号器の判定値の誤りが非常に少な
いことに着目してビタビ復号器の判定結果に基づいて係
数を制御するようにしている。すなわち本発明によれ
ば、伝送路の周波数特性の変化を吸収するための可変係
数器を備えた適応トランスバーサルフィルタおよび適応
判定帰還フィルタの少なくとも一方と、前記２つのフィ
ルタの少なくとも一方の出力を復号するビタビ復号器
と、前記ビタビ復号器の判定結果と前記２つのフィルタ
の少なくとも一方の等化誤差に基づいて前記可変係数器
の係数を制御する制御手段とを有する波形等化回路が提
供される。
するために、ビタビ復号器の判定値の誤りが非常に少な
いことに着目してビタビ復号器の判定結果に基づいて係
数を制御するようにしている。すなわち本発明によれ
ば、伝送路の周波数特性の変化を吸収するための可変係
数器を備えた適応トランスバーサルフィルタおよび適応
判定帰還フィルタの少なくとも一方と、前記２つのフィ
ルタの少なくとも一方の出力を復号するビタビ復号器
と、前記ビタビ復号器の判定結果と前記２つのフィルタ
の少なくとも一方の等化誤差に基づいて前記可変係数器
の係数を制御する制御手段とを有する波形等化回路が提
供される。
【００１０】
【作用】本発明では、誤りが非常に少ないビタビ復号器
の判定結果に基づいてフィルタの係数が制御され、した
がって、伝送路の特性が変化したときに係数の収束が遅
くなったり、判定誤りが増加することを防止することが
できる。
の判定結果に基づいてフィルタの係数が制御され、した
がって、伝送路の特性が変化したときに係数の収束が遅
くなったり、判定誤りが増加することを防止することが
できる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明に係る波形等化回路の一実施例を示
すブロック図、図２は図１におけるＮＲＺＩ信号を示す
タイミングチャート、図３は図２のＮＲＺＩ信号の状態
遷移を示す説明図、図４は、図１の適応トランスバーサ
ルフィルタを詳細に示すブロック図、図５は図１のビタ
ビ復号器を詳細に示す説明図、図６は図１の適応判定帰
還フィルタを詳細に示すブロック図、図７は図１および
図６の状態判定値変換器の一例を示す説明図、図８は図
１および図６の状態判定値変換器の他の例を示す説明
図、図９は図１の可変係数器制御回路を詳細に示す説明
図である。
する。図１は本発明に係る波形等化回路の一実施例を示
すブロック図、図２は図１におけるＮＲＺＩ信号を示す
タイミングチャート、図３は図２のＮＲＺＩ信号の状態
遷移を示す説明図、図４は、図１の適応トランスバーサ
ルフィルタを詳細に示すブロック図、図５は図１のビタ
ビ復号器を詳細に示す説明図、図６は図１の適応判定帰
還フィルタを詳細に示すブロック図、図７は図１および
図６の状態判定値変換器の一例を示す説明図、図８は図
１および図６の状態判定値変換器の他の例を示す説明
図、図９は図１の可変係数器制御回路を詳細に示す説明
図である。
【００１２】本実施例の波形等化回路は一例として、図
２に示すようにレベルがデータ「１」で反転され、デー
タ「０」で反転されないＮＲＺＩ(Non-Return-to-Zero
Inversion)信号の波形を等化するように構成され、この
ＮＲＺＩ信号の状態「０」、「１」は図３に示すように
遷移する。また、このＮＲＺＩ信号の判別値は、図２に
示すように「＋２」、「０」、「−２」の３通りとな
る。
２に示すようにレベルがデータ「１」で反転され、デー
タ「０」で反転されないＮＲＺＩ(Non-Return-to-Zero
Inversion)信号の波形を等化するように構成され、この
ＮＲＺＩ信号の状態「０」、「１」は図３に示すように
遷移する。また、このＮＲＺＩ信号の判別値は、図２に
示すように「＋２」、「０」、「−２」の３通りとな
る。
【００１３】先ず、図１に示す波形等化回路の概略を説
明すると、入力信号の線形歪みが図４に詳しく示すよう
な適応トランスバーサルフィルタ１０により除去されて
図６に詳しく示すような適応判定帰還フィルタ３０によ
り非線形歪みが除去される（加算器４１ａ、４１ｂ）。
加算器４１ａ、４１ｂの出力信号ｙ0 、ｙ1 は図５に詳
しく示すようなビタビ復号器２０により復号され、ま
た、それぞれ遅延回路４２ａ、４２ｂにより適応トラン
スバーサルフィルタ１０と適応判定帰還フィルタ３０の
各可変係数器１２、３２ａ、３２ｂの係数制御時点ｋま
で遅延されて等化波形メモリ４３ａ、４３ｂに格納され
る。
明すると、入力信号の線形歪みが図４に詳しく示すよう
な適応トランスバーサルフィルタ１０により除去されて
図６に詳しく示すような適応判定帰還フィルタ３０によ
り非線形歪みが除去される（加算器４１ａ、４１ｂ）。
加算器４１ａ、４１ｂの出力信号ｙ0 、ｙ1 は図５に詳
しく示すようなビタビ復号器２０により復号され、ま
た、それぞれ遅延回路４２ａ、４２ｂにより適応トラン
スバーサルフィルタ１０と適応判定帰還フィルタ３０の
各可変係数器１２、３２ａ、３２ｂの係数制御時点ｋま
で遅延されて等化波形メモリ４３ａ、４３ｂに格納され
る。
【００１４】この等化波形メモリ４３ａ、４３ｂにそれ
ぞれ格納されたデータｙ0 ｄ、ｙ1ｄはスイッチ４４に
より、時点ｋにおける状態Ｓk が「１」の場合にデータ
ｙ1ｄが選択され、「０」の場合にデータｙ0 ｄが選択
され、等化誤差を有するデータｙk として減算器４５に
印加されて等化誤差ｅk が算出される。また、状態・判
定値変換器４６はビタビ復号器２０のパスメモリ２２に
おける状態Ｓを判定値Ｃに変換し、可変係数器制御回路
５０は、この判定値Ｃと減算器４５の出力である等化誤
差ｅk に基づいてトランスバーサルフィルタ１０の可変
係数器１２と、適応判定帰還フィルタ３０の可変係数器
３２ａ、３２ｂの各係数ａ( ｊ) 、ｂ(ｍ) を演算す
る。ここで加算器４１ａ、４１ｂ、遅延回路４２ａ、４
２ｂ、等化波形メモリ４３ａ、４３ｂ、スイッチ４４、
減算器４５、状態・判定値変換器４６、可変係数器制御
回路５０は制御手段を構成する。
ぞれ格納されたデータｙ0 ｄ、ｙ1ｄはスイッチ４４に
より、時点ｋにおける状態Ｓk が「１」の場合にデータ
ｙ1ｄが選択され、「０」の場合にデータｙ0 ｄが選択
され、等化誤差を有するデータｙk として減算器４５に
印加されて等化誤差ｅk が算出される。また、状態・判
定値変換器４６はビタビ復号器２０のパスメモリ２２に
おける状態Ｓを判定値Ｃに変換し、可変係数器制御回路
５０は、この判定値Ｃと減算器４５の出力である等化誤
差ｅk に基づいてトランスバーサルフィルタ１０の可変
係数器１２と、適応判定帰還フィルタ３０の可変係数器
３２ａ、３２ｂの各係数ａ( ｊ) 、ｂ(ｍ) を演算す
る。ここで加算器４１ａ、４１ｂ、遅延回路４２ａ、４
２ｂ、等化波形メモリ４３ａ、４３ｂ、スイッチ４４、
減算器４５、状態・判定値変換器４６、可変係数器制御
回路５０は制御手段を構成する。
【００１５】適応トランスバーサルフィルタ１０は従来
例と同様に図４に示すように、入力サンプルをビットク
ロックによりシフトするシフトレジスタ１１と、シフト
レジスタ１１によりシフトされた各段の入力サンプルに
対して可変係数器制御回路５０により制御される重み付
け係数ａ( ｊ) を乗算する複数段の可変係数器１２と、
可変係数器１２の各段の乗算結果を加算する加算器１３
により構成され、入力信号の線形歪みを除去する。
例と同様に図４に示すように、入力サンプルをビットク
ロックによりシフトするシフトレジスタ１１と、シフト
レジスタ１１によりシフトされた各段の入力サンプルに
対して可変係数器制御回路５０により制御される重み付
け係数ａ( ｊ) を乗算する複数段の可変係数器１２と、
可変係数器１２の各段の乗算結果を加算する加算器１３
により構成され、入力信号の線形歪みを除去する。
【００１６】この適応トランスバーサルフィルタ１０の
出力である加算器１３の加算結果は、後述する適応判定
帰還フィルタ３０の加算結果ＦＢ０、ＦＢ１からそれぞ
れ減算されて各結果ｙ0 、ｙ1 がビタビ復号器２０のメ
トリック計算器２１に出力される。図５に示すビタビ復
号器２０は一例として、H. Kobayashi, "Applicationof
Probabilistic Decoding to Digital Magnetic Record
ing Systems", IBM,J. Res. Develop., 15, January, 1
971, pp. 64-74により開示されたものを示し、メトリッ
ク計算器２１により入力ｙ0 、ｙ1 に基づいてメトリッ
クを計算してパスメモリ２２を制御することにより、畳
み込み符号の繰り返し構造を利用して状態Ｓを結ぶ複数
のパスから最ゆうパスを選択し、最ゆう復号を行う。な
お、図５ではパスメモリ２２の状態の出力と１ビット遅
延された出力がmod 2 加算器２４により加算され復号結
果となる。
出力である加算器１３の加算結果は、後述する適応判定
帰還フィルタ３０の加算結果ＦＢ０、ＦＢ１からそれぞ
れ減算されて各結果ｙ0 、ｙ1 がビタビ復号器２０のメ
トリック計算器２１に出力される。図５に示すビタビ復
号器２０は一例として、H. Kobayashi, "Applicationof
Probabilistic Decoding to Digital Magnetic Record
ing Systems", IBM,J. Res. Develop., 15, January, 1
971, pp. 64-74により開示されたものを示し、メトリッ
ク計算器２１により入力ｙ0 、ｙ1 に基づいてメトリッ
クを計算してパスメモリ２２を制御することにより、畳
み込み符号の繰り返し構造を利用して状態Ｓを結ぶ複数
のパスから最ゆうパスを選択し、最ゆう復号を行う。な
お、図５ではパスメモリ２２の状態の出力と１ビット遅
延された出力がmod 2 加算器２４により加算され復号結
果となる。
【００１７】ここで、ＮＲＺＩ信号の状態数は２であ
り、ビタビ復号器２０のパスメモリ２２は２種類の状態
をとり得る。この状態をパスメモリ２２の入力側から見
て１ビット目をＳ10、Ｓ11とし、２ビット目をＳ20、Ｓ
21・・・とすると、判定帰還される値は、図５に示すよ
うに次のタイミングで１ビット目に「０」となるパス状
態Ｓ10、Ｓ20、Ｓ30・・・に対する判定値と、次のタイ
ミングで１ビット目に「１」となるパス状態Ｓ11、
Ｓ21、Ｓ31・・・に対する判定値の２通りが考えられ
る。
り、ビタビ復号器２０のパスメモリ２２は２種類の状態
をとり得る。この状態をパスメモリ２２の入力側から見
て１ビット目をＳ10、Ｓ11とし、２ビット目をＳ20、Ｓ
21・・・とすると、判定帰還される値は、図５に示すよ
うに次のタイミングで１ビット目に「０」となるパス状
態Ｓ10、Ｓ20、Ｓ30・・・に対する判定値と、次のタイ
ミングで１ビット目に「１」となるパス状態Ｓ11、
Ｓ21、Ｓ31・・・に対する判定値の２通りが考えられ
る。
【００１８】次に図６に示す適応判定帰還フィルタ３０
の状態・判定値変換器３１の動作を説明する。先ず、パ
スメモリ２２に記憶される信号は図３の状態遷移図に示
すように円内の「１」または「０」であり、判定値は図
２に示すように出力である「０」、「＋２」、「−２」
のいずれかである。また、適応判定帰還フィルタ３０に
より帰還される信号、または可変係数器３２ａ、３２ｂ
の制御として用いられる情報が判定値であるので、状態
Ｓから判定値Ｃに変換しなければならない。
の状態・判定値変換器３１の動作を説明する。先ず、パ
スメモリ２２に記憶される信号は図３の状態遷移図に示
すように円内の「１」または「０」であり、判定値は図
２に示すように出力である「０」、「＋２」、「−２」
のいずれかである。また、適応判定帰還フィルタ３０に
より帰還される信号、または可変係数器３２ａ、３２ｂ
の制御として用いられる情報が判定値であるので、状態
Ｓから判定値Ｃに変換しなければならない。
【００１９】そこで、状態・判定値変換器３１では図７
に示すように、 Ｃ（ｋ）＝２｛Ｓ（ｋ）−Ｓ（ｋ＋１）｝ に演算するか、または図７に示すように状態Ｓ（ｋ）、
Ｓ（ｋ＋１）およびＳ（ｋ＋２）から必要なビット数の
判定値Ｃ（ｋ）、Ｃ（ｋ＋１）が得られるＲＯＭ等のテ
ーブルを用いて状態Ｓが判定値Ｃに変換される。
に示すように、 Ｃ（ｋ）＝２｛Ｓ（ｋ）−Ｓ（ｋ＋１）｝ に演算するか、または図７に示すように状態Ｓ（ｋ）、
Ｓ（ｋ＋１）およびＳ（ｋ＋２）から必要なビット数の
判定値Ｃ（ｋ）、Ｃ（ｋ＋１）が得られるＲＯＭ等のテ
ーブルを用いて状態Ｓが判定値Ｃに変換される。
【００２０】この判定値Ｃは図６に示すように可変係数
器３２ａ、３２ｂに印加され、可変係数器３２ａ、３２
ｂにより可変係数器制御回路５０からの係数ｂ( ｍ) が
乗算され、各乗算結果が加算器３３ａ、３３ｂにより加
算されて加算結果ＦＢ０、ＦＢ１が得られる。この場
合、パス状態Ｓ10、Ｓ20、Ｓ30・・・に対して加算結果
ＦＢ０が得られ、パス状態Ｓ11、Ｓ21、Ｓ31・・・に対
して加算結果ＦＢ１が得られる。なお、この実施例では
適応判定帰還フィルタ３０を２系統で構成したが、時分
割処理するようにすれば１系統で構成することができる
ことはもちろんである。
器３２ａ、３２ｂに印加され、可変係数器３２ａ、３２
ｂにより可変係数器制御回路５０からの係数ｂ( ｍ) が
乗算され、各乗算結果が加算器３３ａ、３３ｂにより加
算されて加算結果ＦＢ０、ＦＢ１が得られる。この場
合、パス状態Ｓ10、Ｓ20、Ｓ30・・・に対して加算結果
ＦＢ０が得られ、パス状態Ｓ11、Ｓ21、Ｓ31・・・に対
して加算結果ＦＢ１が得られる。なお、この実施例では
適応判定帰還フィルタ３０を２系統で構成したが、時分
割処理するようにすれば１系統で構成することができる
ことはもちろんである。
【００２１】次に、トランスバーサルフィルタ１０の可
変係数器１２と、適応判定帰還フィルタ３０の可変係数
器３２ａ、３２ｂの各係数ａ( ｊ) 、ｂ( ｍ) について
説明すると、この各係数ａ( ｊ) 、ｂ( ｍ) はそれぞれ
式（１）、（２）に基づいて算出され、具体的には図９
に示すように、符号判定器５１が減算器４５の出力であ
る等化誤差ｅk と、ｊ番目の係数を制御するための判定
値Ｃk-j の符号を判定し、アップダウン（Ｕ／Ｄ）カウ
ンタ５２をｅk ・Ｃk-j が正の場合にアップカウント
し、負の場合にダウンカウントする。
変係数器１２と、適応判定帰還フィルタ３０の可変係数
器３２ａ、３２ｂの各係数ａ( ｊ) 、ｂ( ｍ) について
説明すると、この各係数ａ( ｊ) 、ｂ( ｍ) はそれぞれ
式（１）、（２）に基づいて算出され、具体的には図９
に示すように、符号判定器５１が減算器４５の出力であ
る等化誤差ｅk と、ｊ番目の係数を制御するための判定
値Ｃk-j の符号を判定し、アップダウン（Ｕ／Ｄ）カウ
ンタ５２をｅk ・Ｃk-j が正の場合にアップカウント
し、負の場合にダウンカウントする。
【００２２】Ｕ／Ｄカウンタ５２の出力は係数器５３に
より、式（１）（２）における修正ゲインα、βが乗算
され、次いで加算器およびラッチ５４により式（１）
（２）における１つ前の係数ａ（ｊ）(i) 、ｂ（ｍ）
(i) とそれぞれ減算、加算されてラッチされ、係数ａ
（ｊ）(i+1) 、ｂ（ｍ）(i+1) が算出される。ここで、
ラッチ５４に印加されるラッチクロックは、式（１）
（２）における平均のための繰り返し回数Ｋの区間毎に
発生し、また、同時にＵ／Ｄカウンタ５２をプリセット
する。
より、式（１）（２）における修正ゲインα、βが乗算
され、次いで加算器およびラッチ５４により式（１）
（２）における１つ前の係数ａ（ｊ）(i) 、ｂ（ｍ）
(i) とそれぞれ減算、加算されてラッチされ、係数ａ
（ｊ）(i+1) 、ｂ（ｍ）(i+1) が算出される。ここで、
ラッチ５４に印加されるラッチクロックは、式（１）
（２）における平均のための繰り返し回数Ｋの区間毎に
発生し、また、同時にＵ／Ｄカウンタ５２をプリセット
する。
【００２３】したがって、上記実施例によれば、ビタビ
復号器２０のパスメモリ２２における状態Ｓから変換さ
れた判定値Ｃと等化誤差ｅk に基づいて係数ａ( ｊ) 、
ｂ(ｍ) を制御するので、誤りが非常に少ないビタビ復
号器２０の判定結果に基づいてフィルタ１０、３０の係
数が制御される。なお、上記実施例ではトランスバーサ
ルフィルタ１０と判定帰還フィルタ３０の両方を用いた
が、波形歪みに応じてどちらか一方を用いてもよい。
復号器２０のパスメモリ２２における状態Ｓから変換さ
れた判定値Ｃと等化誤差ｅk に基づいて係数ａ( ｊ) 、
ｂ(ｍ) を制御するので、誤りが非常に少ないビタビ復
号器２０の判定結果に基づいてフィルタ１０、３０の係
数が制御される。なお、上記実施例ではトランスバーサ
ルフィルタ１０と判定帰還フィルタ３０の両方を用いた
が、波形歪みに応じてどちらか一方を用いてもよい。
【００２４】
【発明の効果】以上説明したように本発明によれば、誤
りが非常に少ないビタビ復号器の判定結果に基づいてフ
ィルタの係数が制御されるので、伝送路の特性が変化し
たときに係数の収束が遅くなったり、判定誤りが増加す
ることを防止することができる。
りが非常に少ないビタビ復号器の判定結果に基づいてフ
ィルタの係数が制御されるので、伝送路の特性が変化し
たときに係数の収束が遅くなったり、判定誤りが増加す
ることを防止することができる。
【図１】本発明に係る波形等化回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１におけるＮＲＺＩ信号を示すタイミングチ
ャートである。
ャートである。
【図３】図２のＮＲＺＩ信号の状態遷移を示す説明図で
ある。
ある。
【図４】図１の適応トランスバーサルフィルタを詳細に
示すブロック図である。
示すブロック図である。
【図５】図１のビタビ復号器を詳細に示す説明図であ
る。
る。
【図６】図１の適応判定帰還フィルタを詳細に示すブロ
ック図である。
ック図である。
【図７】図１および図６の状態判定値変換器の一例を示
す説明図である。
す説明図である。
【図８】図１および図６の状態判定値変換器の他の例を
示す説明図である。
示す説明図である。
【図９】図１の可変係数器制御回路を詳細に示す説明図
である。
である。
【図１０】従来の波形等化回路を示すブロック図であ
る。
る。
１０ 適応トランスバーサルフィルタ １２，３２ａ，３２ｂ 可変係数器 ２０ ビタビ復号器 ２１ メトリック計算器 ２２ パスメモリ ３０ 適応判定帰還フィルタ ４１ａ，４１ｂ 加算器 ４２ａ，４２ｂ 遅延回路 ４３ａ，４３ｂ 等化波形メモリ ４４ スイッチ ４５ 減算器 ３１、４６ 状態・判定値変換器 ５０ 可変係数器制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 17/02 Ｌ 7037−5Ｊ
Claims (1)
- 【請求項１】 伝送路の周波数特性の変化を吸収するた
めの可変係数器を備えた適応トランスバーサルフィルタ
および適応判定帰還フィルタの少なくとも一方と、 前記２つのフィルタの少なくとも一方の出力を復号する
ビタビ復号器と、 前記ビタビ復号器の判定結果と前記２つのフィルタの少
なくとも一方の等化誤差に基づいて前記可変係数器の係
数を制御する制御手段とを有する波形等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10993893A JPH06303099A (ja) | 1993-04-13 | 1993-04-13 | 波形等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10993893A JPH06303099A (ja) | 1993-04-13 | 1993-04-13 | 波形等化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303099A true JPH06303099A (ja) | 1994-10-28 |
Family
ID=14522920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10993893A Withdrawn JPH06303099A (ja) | 1993-04-13 | 1993-04-13 | 波形等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303099A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061395A (en) * | 1996-10-31 | 2000-05-09 | Victor Company Of Japan, Ltd. | Waveform equalizer |
| US7194674B2 (en) * | 2002-07-29 | 2007-03-20 | Sharp Kabushiki Kaisha | Adaptive waveform equalization for viterbi-decodable signal and signal quality evaluation of viterbi-decodable signal |
-
1993
- 1993-04-13 JP JP10993893A patent/JPH06303099A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061395A (en) * | 1996-10-31 | 2000-05-09 | Victor Company Of Japan, Ltd. | Waveform equalizer |
| US7194674B2 (en) * | 2002-07-29 | 2007-03-20 | Sharp Kabushiki Kaisha | Adaptive waveform equalization for viterbi-decodable signal and signal quality evaluation of viterbi-decodable signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |