JPH06303123A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、降圧回路の出力電圧の微調
整にかかわらず、入力バッファにおいて十分な動作マー
ジンをとるための技術を提供することにある。 【構成】 互いに論理しきい値が異なる複数のインバー
タ１５乃至１８と、それを選択することによって、入力
バッファとしての論理しきい値を調整するためのヒュー
ズ回路５０を設け、入力バッファに供給される電源電圧
に応じて入力バッファの論理しきい値を調整すること
で、入力バッファの動作マージンを確保する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路、さら
にはそれに含まれる入力バッファの論理しきい値の適正
化を図るための技術に関し、例えば半導体記憶装置に適
用して有効な技術に関する。

【０００２】

【従来の技術】ＢｉＣＭＯＳ回路のように、複数種の回
路ブロックが同一の半導体基板に形成される場合、高速
性が要求される入出力回路についてはＥＣＬ回路とさ
れ、それ以外の内部機能ブロックについてはＣＭＯＳ回
路とされる。そのような半導体集積回路において、ＥＣ
Ｌインタフェイス信号を発生させるため、電源電圧を約
−３Ｖにするのが一般的であるが、内部回路のＣＭＯＳ
回路は、それを構成するＭＯＳトランジスタの耐圧が、
高集積化のための微細化により、約２Ｖに低下されるた
め、通常−１．５Ｖとされる。このようにデバイス耐圧
が異なる複数種の回路ブロックを同一の半導体基板に集
積する場合、外部から印加される電源電圧を所定の電圧
レベルに降下するための降圧回路を設け、それによっ
て、ブロック毎に適切な電源電圧の供給を可能としてい
る。

【０００３】そのような半導体集積回路において、外部
端子を介して信号を取込むための入力バッファは、降圧
された電圧の１／２を設計的中心とした論理しきい値に
設定される。また、通常、降圧回路の出力電圧は微調整
可能とされ、通常は、ウェーハプロービング試験の段階
で、必要に応じて微調整される。

【０００４】尚、半導体集積回路における電源供給技術
について記載された文献の例としては、例えば特開昭５
９−１１０３３号公報がある。

【０００５】

【発明が解決しようとする課題】上記のように、降圧回
路の出力電圧は微調整可能とされ、通常は、ウェーハプ
ロービング試験の段階で、必要に応じて微調整される
が、入力バッファの論理しきい値の調整は不可能とさ
れ、またその必要性もないとされていた。しかしなが
ら、降圧回路の出力電圧を微調整した場合、入力バッフ
ァの論理しきい値が、高電位側又は低電位側にずれてし
まい、そのために、外部からの信号入力に対して、ハイ
レベル又はローレベルのいずれかで余裕がなくなってし
まうことが、本願発明者によって見いだされた。

【０００６】本発明の目的は、降圧回路の出力電圧の微
調整にかかわらず、入力バッファにおいて十分な動作マ
ージンをとるための技術を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、入力バッファの論理しきい値を
調整するための調整回路を設け、入力バッファに供給さ
れる電源電圧に応じて上記論理しきい値を調整する。

【００１０】

【作用】上記した手段によれば、上記調整回路は、入力
バッファに供給される電源電圧に応じて上記論理しきい
値の調整を可能とし、このことが、降圧回路の出力電圧
の微調整にかかわらず、入力バッファにおいて十分な動
作マージン確保を達成する。

【００１１】

【実施例】図４には本発明の一実施例に係るスタティッ
クＲＡＭ（ＳＲＡＭと略記する）が示される。

【００１２】図４に示されるＳＲＡＭは、特に制限され
ないが、公知の半導体集積回路製造技術によってシリコ
ン基板などの一つの半導体基板に形成される。

【００１３】図４において６は、複数個のスタティック
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子はカラム方向
毎に相補データ線（相補ビット線とも称される）に結合
される。それぞれの相補データ線は、相補データ線に１
対１で結合された複数個のカラム選択スイッチを含むＹ
選択スイッチ回路９を介して相補コモンデータ線に共通
接続されている。

【００１４】外部より入力されるアドレス信号Ａ０〜Ａ
ｍのうちＡ０〜Ａｎは、それに対応して配置されたアド
レスバッファ１−０〜１−ｎを介してＸデコーダ４に伝
達され、アドレス信号Ａｎ＋１〜Ａｍは、それに対応し
て配置されたアドレスバッファ１−ｎ＋１〜１−ｍを介
してＹデコーダ８に伝達される。ワードドライバ５はＸ
デコーダ４のデコード出力に基づいて、入力アドレス信
号に対応するワード線を選択レベルに駆動する。所定の
ワード線が駆動されると、このワード線に結合されたメ
モリセルが選択される。またＹデコーダ８は、これに供
給されるアドレス信号に対応するカラム選択スイッチを
オン動作させて、上記選択された相補コモンデータ線に
導通する。このとき相補コモンデータ線の電位は、デー
タ入出力回路１０に含まれるセンスアンプで増幅され、
さらに出力バッファを介して外部に出力可能とされる。
また、データ入出力回路１０に含まれる入力バッファに
外部から書込みデータが与えられると、その書込みデー
タに従って相補コモンデータ線が駆動され、それによ
り、アドレス信号によって選択された相補データ線を介
して所定のメモリセルにそのデータに応ずる電荷情報が
蓄積される。ここで、上記データ入出力回路１０は、特
に制限されないが、４ビット構成とされ、４個の入力バ
ッファと、それに対応する４個の出力バッファが含まれ
る。そしてそのような構成において、外部端子数の減少
のため、同一のビットにおいて入力バッファとそれに対
応する出力バッファとで同一のデータ外部端子が共有さ
れる。

【００１５】更に、本実施例では、アドレス信号Ａ０〜
Ａｍの変化を検出するアドレス変化検出回路（ＡＴＤ回
路とも称される）１１が設けられ、このアドレス変化検
出回路１１の検出結果が制御部７に伝達されるようにな
っている。そして外部から与えられる選択信号としての
チップセレクト信号ＣＳ＊（＊はローアクティブ又は信
号反転を示す）及びライトイネーブル信号ＷＥ＊がそれ
ぞれＣＳ＊バッファ２及びＷＥ＊バッファ３を介して上
記制御部７に取込まれ、この制御部７により本実施例各
部の動作制御信号が生成されるようになっている。

【００１６】１２は、外部から供給される電源電圧例え
ば５ボルト電圧を、３．３ボルト程度の内部電源電圧Ｖ
ｃｏに降圧するための降圧回路であり、この降圧回路１
２によって生成された電圧は、本実施例ＳＲＡＭの各構
成ブロックに供給される。特に制限されないが、この降
圧回路１２には、基準電圧発生を発生するための基準電
圧発生回路や、発生された基準電圧に基づいて所定の降
圧出力を得るための演算増幅回路等を含んで構成され、
この演算増幅回路の帰還量を調整することによって、降
圧出力電圧の微調整が可能とされる。

【００１７】本実施例ＳＲＡＭに含まれる入力バッフ
ァ、例えば、図１に示されるアドレスバッファ１−ｎ＋
１〜１−ｍ、ＣＳ＊バッファ２、ＷＥ＊バッファ、さら
にはデータ入力バッファ等は、互いに論理しきい値が異
なる複数の入力バッファによって一つの外部端子が共有
され、ヒューズ回路などの調整回路によってこの複数の
入力バッファのうちの一つが回路動作に選択的に関与さ
れるようになっている。それにより、入力バッファに供
給される電源電圧に応じて上記論理しきい値の調整が可
能とされ、降圧回路１２の出力電圧の微調整にかかわら
ず、入力バッファにおいて十分な動作マージン確保をす
ることができる。

【００１８】図１には、本実施例ＳＲＡＭに含まれる複
数の入力バッファのうち、ＣＳ＊バッファ２の構成例が
代表的に示される。

【００１９】図１に示されるように、このＣＳ＊バッフ
ァ２は、特に制限されないが、インバータ１５乃至１８
と、ｎチャンネル型ＭＯＳトランジスタＱ１乃至Ｑ８を
含む。インバータ１５乃至１８の電源電圧は、上記降圧
回路１２の出力電圧Ｖｃｏとされる。また、このインバ
ータ１５乃至１８の論理しきい値は、互いに少しづつず
れており、各インバータの前段及び後段に配置されたＭ
ＯＳトランジスタを制御することによって、回路動作に
関与させるべきインバータの選択が可能とされる。すな
わち、インバータ１５とｎチャンネル型ＭＯＳトランジ
スタＱ１，Ｑ５とで第１のバッファが構成され、インバ
ータ１６とｎチャンネル型ＭＯＳトランジスタＱ２，Ｑ
６とで第２のバッファが構成され、インバータ１７とｎ
チャンネル型ＭＯＳトランジスタＱ３，Ｑ７とで第３の
バッファが構成され、インバータ１８とｎチャンネル型
ＭＯＳトランジスタＱ４，Ｑ８とで第４のバッファが構
成され、この４個のバッファによって、一つの外部端子
（ボンディングパッド）１４が共有されており、選択信
号ｔｒ１乃至ｔｒ４によって、いずれか一つが、選択さ
れるようになっている。

【００２０】上記選択信号ｔｒ１乃至ｔｒ４は、ヒュー
ズ回路５０及びこのヒューズ回路５０の出力をデコード
するデコード回路６０とによって生成される。

【００２１】図２には上記ヒューズ回路５０及びデコー
ド回路６０の構成例が示される。

【００２２】上記ヒューズ回路５０は、基本的に二つの
ヒューズ回路５０Ａ，５０Ｂを有する。ヒューズ回路５
０Ａは、降圧電圧Ｖｃｏに結合されたヒューズＦＡ、そ
れに直列接続された抵抗５４Ａ、インバータ５２Ａ、５
３Ａ、ｎチャンネル型ＭＯＳトランジスタ５１Ａを含ん
で成る。ヒューズ回路５０Ｂも同様に構成され、降圧電
圧Ｖｃｏに結合されたヒューズＦＢ、それに直列接続さ
れた抵抗５４Ｂ、インバータ５２Ｂ、５３Ｂ、ｎチャン
ネル型ＭＯＳトランジスタ５１Ｂを含んで成る。この回
路はヒューズを熔断するか否かによって、インバータ５
２Ａ，５２Ｂの論理状態が異なり、それを後段のインバ
ータ５３Ａ，５３Ｂで反転することによって、それぞれ
相補レベルの信号を得るようになっている。そのような
ヒューズ回路５０の後段に配置されたデコード回路６０
は、２入力ナンドゲート６１〜６４、及びそれの後段に
配置されたインバータ６５乃至６８が結合されて成る。

【００２３】上記構成によれば、図３に示されるよう
に、ヒューズＦＡ，ＦＢが熔断されるか否かによって、
デコード回路６０から出力される選択信号ｔｒ１乃至ｔ
ｒ４の論理状態が決定される。すなわち、ヒューズＦ
Ａ，ＦＢが熔断されない状態では、選択信号ｔｒ１がハ
イレベルにアサートされることによって図１のインバー
タ１５が回路動作に関与されるし、ヒューズＦＢのみが
熔断された状態では、選択信号ｔｒ２がハイレベルにア
サートされることによって図１のインバータ１６が回路
動作に関与されるし、ヒューズＦＡのみが熔断された状
態では、選択信号ｔｒ３がハイレベルにアサートされる
ことによって図１のインバータ１７が回路動作に関与さ
れるし、ヒューズＦＡ，ＦＢが熔断された状態では、選
択信号ｔｒ４がハイレベルにアサートされることによっ
て図１のインバータ１８が回路動作に関与される。

【００２４】このように本実施例ＳＲＡＭにおいては、
ヒューズ回路５０の状態によって、互いに論理しきい値
が異なるインバータ１５乃至１８のいずれかを選択的に
回路動作に関与させることによって、外部端子から見た
場合の論理しきい値を、ウェーハプロービングの段階
で、降圧電圧Ｖｃｏに応じて、調整することができるの
で、降圧回路１２の出力電圧Ｖｃｏの微調整にかかわら
ず、入力バッファにおいて十分な動作マージンをとるこ
とができる。

【００２５】図５には他の実施例が示される。

【００２６】図５に示される実施例では、上記降圧回路
１２の出力電圧調整に連動して上記入力バッファの論理
しきい値の調整が可能とされる。

【００２７】図５において、ヒューズ回路５０及びデコ
ード回路６０は、上記実施例と同様の構成とされる。

【００２８】本実施例において、特に制限されないが、
基準電圧発生回路７０の出力電圧Ｖｒｅｆは、演算増幅
回路７１の非反転入力端子（＋）に印加される。演算増
幅回路７１の出力端子は、抵抗列７３に結合されてお
り、この抵抗列７３の他端は、グランド（低電位側電源
Ｖｓｓ）に接地されている。抵抗列７３の中間タップ
は、アナログセレクタ７２を介して演算増幅回路７１の
反転入力端子に接続されており、それにより負帰還経路
が構成される。アナログセレクタ７２は、アナログスイ
ッチのトーナメントツリー型構成とされ、４ｂｉｔのデ
コード回路６０出力情報により、抵抗列７３の中間タッ
プ点を選択する。そのタップ選択により、回路に関与す
る抵抗値が変るため、演算増幅回路７１の増幅率が変化
する。

【００２９】基準電圧発生回路７０の出力電圧Ｖｒｅｆ
は、プロセスにより、ある程度ばらつくが、上記のよう
に、ヒューズの溶断によるトリミングにより、演算増幅
回路７１の増幅率を変えることができる。演算増幅回路
７１の後段には、演算増幅回路７４が配置され、その出
力によりｎチャンネル型ＭＯＳトランジスタ７５を制御
することによって、降圧出力Ｖｃｏを得ることができ
る。

【００３０】本実施例では、上記実施例のようにデコー
ド回路６０の出力ｔｒ１乃至ｔｒ４に基づいて、インバ
ータ選択を行うとともに（図１参照）、アナログセレク
タ７２を制御することによって、降圧電圧Ｖｃｏのレベ
ルをも同時に調整するようになっている。つまり、降圧
電圧Ｖｃｏの調整に連動して、入力バッファの論理しき
い値の調整が可能とされる。

【００３１】図６には、図５に示される基準電圧発生回
路７０の構成例が示される。

【００３２】ＭＯＳトランジスタＭ１〜Ｍ８により、基
準電圧発生回路７０の基本回路部が構成される。ＭＯＳ
トランジスタＭＢ１〜ＭＢ４、及び電流源ＩＤによって
構成される回路は、この基準電圧の発生動作が非安定状
態に陥り、電流値が異常に小さくなっているときに強制
的に電流を流して起動をかけるための起動回路である。
Ｍ１〜Ｍ４は通常のｐチャンネル型ＭＯＳトランジスタ
であり、カレントミラー回路を構成している。ｐチャン
ネル型ＭＯＳトランジスタＭ１，Ｍ２には、高電位側電
源Ｖｄｄが印加されるようになっている。Ｍ５，Ｍ６は
通常のｎチャンネル型ＭＯＳトランジスタで 、ＭＯＳ
トランジスタＭ７とＭ８のＶＤＳ（ドレイン・ソース間
電圧）を等しくし、動作状態を等しくするために直流帰
還を行っている。Ｍ８は通常のｎチャンネル型ＭＯＳト
ランジスタ（エンハンスメント型）であるが、Ｍ７はＡ
ｓイオン打ち込みを行うことによって、しきい値Ｖｔｈ
が下げられたデプレッション型ＭＯＳトランジスタであ
り、そのゲート電極は接地されている。基準電圧発生回
路７０の電流ＩＲは、ＭＯＳトランジスタＭ７で決定さ
れる。

【００３３】カレントミラー比が等しく、そしてＭＯＳ
トランジスタＭ７とＭ８のサイズが等しく、ＭＯＳトラ
ンジスタＭ７の電流増幅率β7とＭＯＳトランジスタＭ
８の電流増幅率β8とが等しいものとすると、ＭＯＳト
ランジスタＭ８にも、電流ＩＲが流れ、ＭＯＳトランジ
スタＭ７のしきい値ＶｔｄとＭＯＳトランジスタＭ８の
しきい値Ｖｔｅとの差が、基準電圧発生回路７０の出力
電圧Ｖｒｅｆとして取り出される。ＭＯＳトランジスタ
Ｍ７とＭ８とのしきい値の差は、一回のＡｓイオン打ち
込みのみで決まるので、制御性が良く、また、Ａｓイオ
ンによるｎチャンネル型デプレッションＭＯＳトランジ
スタと、通常のｎチャンネル型エンハンスメントＭＯＳ
トランジスタとは、ＭＯＳ特性が比較的相似なので、温
度依存性が小さく、安定な基準電圧Ｖｒｅｆを得ること
ができる。

【００３４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３５】例えば、上記実施例では、互いに論理しき
い値の異なる複数のインバータを設け、それを選択する
ようにしたが、ＭＯＳトランジスタのゲート幅を異なら
せるようにしても、論理しきい値の調整が可能である。
例えば、入力バッファにおける入力初段は通常ｐチャン
ネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトラ
ンジスタとが直列接続されて成るインバータが適用さ
れ、その場合において、ｐチャンネル型ＭＯＳトランジ
スタに対してさらにｐチャンネル型ＭＯＳトランジスタ
を並列接続することによって論理しきい値を高くするこ
とができるので、それを利用することによって、入力バ
ッファの論理しきい値の調整を行うようにしてもよい。

【００３６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍのバッファに適用した場合について説明したが、本発
明はそれに限定されるものではなく、ダイナミックＲＡ
Ｍや、その他の半導体記憶装置、さらにはデータ処理装
置などの各種半導体集積回路に適用することができる。

【００３７】本発明は、少なくとも入力バッファを含む
ことを条件に適用することができる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３９】すなわち、調整回路により、入力バッファ
の論理しきい値の調整が可能とされるので、降圧回路の
出力電圧の微調整にかかわらず、入力バッファにおいて
十分な動作マージンを確保することができる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例であるＳＲＡＭにおけ
る主要部の詳細な構成回路図である。

【図２】図２は図１に示されるヒューズ回路及びデコー
ド回路の構成回路図、

【図３】図３は上記ＳＲＡＭにおける主要部の動作説明
図である。

【図４】図４は本発明の一実施例であるＳＲＡＭの全体
的な構成ブロック図である。

【図５】図５は本発明の他の実施例における主要部の構
成ブロック図である。

【図６】図６は図５に示される実施例における主要部の
詳細な構成回路図である。

【符号の説明】

１−０乃至１−ｎ アドレスバッファ ２ ＣＳ＊バッファ ３ ＷＥ＊バッファ ４ Ｘデコーダ ５ ワードドライバ ６ メモリセルアレイ ７ 制御部 ８ Ｙデコーダ ９ Ｙ選択スイッチ回路 １０ データ入出力回路 １４ 外部端子 １２ 降圧回路 ５０ ヒューズ回路 ６０ デコード回路 ７０ 基準電圧発生回路 ７１ 演算増幅回路 ７２ アナログセレクタ ７３ 抵抗列 ７４ 演算増幅回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｕ 8427−4Ｍ 6866−5Ｌ Ｇ１１Ｃ 11/34 ３４１ Ｄ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部端子を介して信号を取込むための入
   力バッファを有する半導体集積回路において、上記入力
   バッファの論理しきい値を調整するための調整回路を有
   し、上記入力バッファに供給される電源電圧に応じて上
   記論理しきい値が調整されて成る半導体集積回路。
2. 【請求項２】 互いに論理しきい値が異なる複数の入力
   バッファによって一つの外部端子が共有され、上記調整
   回路によってこの複数の入力バッファのうちの一つが回
   路動作に選択的に関与されて成る請求項１記載の半導体
   集積回路。
3. 【請求項３】 外部から供給される電源電圧を降圧する
   ための降圧回路を有し、この降圧回路の出力電圧が上記
   入力バッファに供給されるとき、この降圧回路の出力電
   圧調整に連動して上記入力バッファの論理しきい値が調
   整されて成る請求項１又は２記載の半導体集積回路。