JPH06303224A - ２進受信機基準信号の位相をトラックし、入来シリアル２進データストリームの位相に整列させるための全デジタル法、および全デジタル位相ロックループ - Google Patents
２進受信機基準信号の位相をトラックし、入来シリアル２進データストリームの位相に整列させるための全デジタル法、および全デジタル位相ロックループInfo
- Publication number
- JPH06303224A JPH06303224A JP400894A JP400894A JPH06303224A JP H06303224 A JPH06303224 A JP H06303224A JP 400894 A JP400894 A JP 400894A JP 400894 A JP400894 A JP 400894A JP H06303224 A JPH06303224 A JP H06303224A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- delay
- data
- signal
- transition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0041—Delay of data signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 全デジタルデータアルゴリズム回復法および
装置を提供する。 【構成】 この方法および装置は２５％より大きいジッ
タで動作し、そこではランレングスは１０００ビットよ
り多く、自己較正された遅延素子を使って局部的に発生
した時間ルーラ基準をデータ平均遷移位置に位相整列さ
せ、データアイの中心で入来２進シーケンスからデータ
を検索するためのサンプリング時間を確実に確立する。
位相調整された時間ルーラ信号は、データの遷移位置を
サンプリングするために使用され、サンプリングされた
データはステートマシーンにおいて統計学的に分析さ
れ、そこでは時間ルーラは第１および第２のベース周波
数を含む広帯域信号であり、かつ前記周波数の１つの期
間は１／（ＦR −ＦT ）であり、ＦR は受信機局部クロ
ック周波数に等しく、ＦT は遠いクロックの周波数に等
しい。
装置を提供する。 【構成】 この方法および装置は２５％より大きいジッ
タで動作し、そこではランレングスは１０００ビットよ
り多く、自己較正された遅延素子を使って局部的に発生
した時間ルーラ基準をデータ平均遷移位置に位相整列さ
せ、データアイの中心で入来２進シーケンスからデータ
を検索するためのサンプリング時間を確実に確立する。
位相調整された時間ルーラ信号は、データの遷移位置を
サンプリングするために使用され、サンプリングされた
データはステートマシーンにおいて統計学的に分析さ
れ、そこでは時間ルーラは第１および第２のベース周波
数を含む広帯域信号であり、かつ前記周波数の１つの期
間は１／（ＦR −ＦT ）であり、ＦR は受信機局部クロ
ック周波数に等しく、ＦT は遠いクロックの周波数に等
しい。
Description
【０００１】
【産業上の利用分野】この発明は、シリアルデータ送受
信システムのためのデジタルアルゴリズムデータ回復に
関し、より特定的に、エッジ位置平均化およびデータ／
クロック同期化のための全デジタル法および装置に関す
る。
信システムのためのデジタルアルゴリズムデータ回復に
関し、より特定的に、エッジ位置平均化およびデータ／
クロック同期化のための全デジタル法および装置に関す
る。
【０００２】
【関連出願】本出願人は同時に以下の特許出願を出願
し、これらは引用によりここに援用され、出願人の高デ
ータレートデジタルデータ／クロック回復システムの局
面に関するものであり、それは（１）「デジタル的に制
御された位相シフト方法、およびデジタル的に制御可能
な継続的可変長の遅延ライン位相シフタ回路」、および
（２）「２つの２進信号の位相を比較するための方法、
デジタル位相比較器として１対のＤ型フリップフロップ
を含むフリップフロップ回路を用いるための新しい方
法、および２つの２進信号の間の時間遅延を比較するた
めのデジタル位相比較器回路」である。
し、これらは引用によりここに援用され、出願人の高デ
ータレートデジタルデータ／クロック回復システムの局
面に関するものであり、それは（１）「デジタル的に制
御された位相シフト方法、およびデジタル的に制御可能
な継続的可変長の遅延ライン位相シフタ回路」、および
（２）「２つの２進信号の位相を比較するための方法、
デジタル位相比較器として１対のＤ型フリップフロップ
を含むフリップフロップ回路を用いるための新しい方
法、および２つの２進信号の間の時間遅延を比較するた
めのデジタル位相比較器回路」である。
【０００３】加えて、出願人は以下の同一譲受人に譲渡
された特許出願の発明者または共同発明者であり、これ
らの出願はこの出願のデータ回復システムの局面に関連
するものであり、これらもまた引用によりここに援用さ
れる。
された特許出願の発明者または共同発明者であり、これ
らの出願はこの出願のデータ回復システムの局面に関連
するものであり、これらもまた引用によりここに援用さ
れる。
【０００４】１．１９９３年６月１７日に出願された特
願平０５−１４６０４０ ２．１９９３年６月１７日に出願された特願平０５−１
４６２４４ ３．１９９３年６月１７日に出願された特願平０５−１
４６２４５
願平０５−１４６０４０ ２．１９９３年６月１７日に出願された特願平０５−１
４６２４４ ３．１９９３年６月１７日に出願された特願平０５−１
４６２４５
【０００５】
【発明の背景】シリアルデータ送受信システムにおい
て、データ回復のための正しいタイミングを与えるクロ
ック情報は一般にデータストリームに埋め込まれ、クロ
ック信号を受信機に伝えるための別のラインまたはチャ
ンネルはない。クロック周波数回復およびデータとの位
相整列は一般に、受信されたデータが回復されかつ脱直
列化され得る前に実行される。伝統的に、位相ロックル
ープ（ＰＬＬ）が採用され、そこでは電圧制御された発
振器（ＶＣＯ）の周波数は入来データ周波数に応答して
調整される。位相獲得は単一ループシステムが使用され
るか複数ループシステムが使用されるかに依存して、同
一の位相ロックループ、または別の位相ロックループに
よって達成可能である。ＰＬＬは回復されたクロックの
位相誤差、またはＶＣＯの出力と入来データとの間の位
相差を検出し、フィルタリングされ、かつ制御電圧に変
換された誤差信号を発生し、ＶＣＯを駆動し位相差を低
減する。その２つの位相差が排除されるかまたは一定に
なった場合、ＶＣＯ出力は真に再び時間決めされたクロ
ックである。というのはＶＣＯ出力はデータに関連した
確立された既知の位相を有するからである。実際には、
データはタイミングまたは位相ジッタが存在するように
さまざまなタイプのノイズでしばしば汚染される。デー
タストリームにおけるエッジ、つまり遷移は必ずしも完
全に時間どおりに到着するわけではなく、むしろ異なっ
た「早い」または「遅い」時間に到着するので、位相ま
たはタイミングジッタとして知られるタイミングノイズ
を生じる。正しくない位相誤差が検出され、ＶＣＯ制御
に対する調整が、たとえＶＣＯ周波数がデータ周波数と
同一またはそれに非常に近い場合であっても、依然とし
て試みられる。ＰＬＬはローパスフィルタを採用するこ
とによって高周波数範囲内のそのようなジッタ源の影響
を低減するように設計され、回復されたクロックのジッ
タが制限され、ループの良好な安定性が達成されるよう
にする。しかしながら、これを達成することによって他
の問題がでてきた。ＶＣＯに対する制御電圧は内部で発
生した切り換えノイズの影響を受けやすく、このノイズ
は動作周波数が増大するとより深刻になる。ローパスフ
ィルタ機能はしばしば大きな値のキャパシタおよび抵抗
器のような構成要素を採用する。これらのファクタおよ
び他のファクタはモノリシック集積回路実現化を費用の
かかるものにしてきたが、特に大規模で密なデジタル機
能を有して集積される場合にそうである。したがって、
全デジタル的な解決策が非常に望ましく、特に集積回路
の特徴寸法は、複雑な論理機能が単一のキャパシタ構成
要素よりも小さなダイエリアを使用し得るようにより小
さくなるにつれて非常に望ましい。
て、データ回復のための正しいタイミングを与えるクロ
ック情報は一般にデータストリームに埋め込まれ、クロ
ック信号を受信機に伝えるための別のラインまたはチャ
ンネルはない。クロック周波数回復およびデータとの位
相整列は一般に、受信されたデータが回復されかつ脱直
列化され得る前に実行される。伝統的に、位相ロックル
ープ（ＰＬＬ）が採用され、そこでは電圧制御された発
振器（ＶＣＯ）の周波数は入来データ周波数に応答して
調整される。位相獲得は単一ループシステムが使用され
るか複数ループシステムが使用されるかに依存して、同
一の位相ロックループ、または別の位相ロックループに
よって達成可能である。ＰＬＬは回復されたクロックの
位相誤差、またはＶＣＯの出力と入来データとの間の位
相差を検出し、フィルタリングされ、かつ制御電圧に変
換された誤差信号を発生し、ＶＣＯを駆動し位相差を低
減する。その２つの位相差が排除されるかまたは一定に
なった場合、ＶＣＯ出力は真に再び時間決めされたクロ
ックである。というのはＶＣＯ出力はデータに関連した
確立された既知の位相を有するからである。実際には、
データはタイミングまたは位相ジッタが存在するように
さまざまなタイプのノイズでしばしば汚染される。デー
タストリームにおけるエッジ、つまり遷移は必ずしも完
全に時間どおりに到着するわけではなく、むしろ異なっ
た「早い」または「遅い」時間に到着するので、位相ま
たはタイミングジッタとして知られるタイミングノイズ
を生じる。正しくない位相誤差が検出され、ＶＣＯ制御
に対する調整が、たとえＶＣＯ周波数がデータ周波数と
同一またはそれに非常に近い場合であっても、依然とし
て試みられる。ＰＬＬはローパスフィルタを採用するこ
とによって高周波数範囲内のそのようなジッタ源の影響
を低減するように設計され、回復されたクロックのジッ
タが制限され、ループの良好な安定性が達成されるよう
にする。しかしながら、これを達成することによって他
の問題がでてきた。ＶＣＯに対する制御電圧は内部で発
生した切り換えノイズの影響を受けやすく、このノイズ
は動作周波数が増大するとより深刻になる。ローパスフ
ィルタ機能はしばしば大きな値のキャパシタおよび抵抗
器のような構成要素を採用する。これらのファクタおよ
び他のファクタはモノリシック集積回路実現化を費用の
かかるものにしてきたが、特に大規模で密なデジタル機
能を有して集積される場合にそうである。したがって、
全デジタル的な解決策が非常に望ましく、特に集積回路
の特徴寸法は、複雑な論理機能が単一のキャパシタ構成
要素よりも小さなダイエリアを使用し得るようにより小
さくなるにつれて非常に望ましい。
【０００６】多くの先行技術のデジタルデータ回復アプ
ローチにおいて、調整可能なバイアス電圧または電流が
リングオシレータの遅延ユニットの遅延値を調整して周
波数同調を達成するために、または位相を調整して入来
データの位相と一致させるために採用される。これらの
先行のアプローチまたは他の先行のアプローチにおい
て、その技術は一般にあるデータフォーマット、符号化
フォーマット、ジッタ許容限界または動作周波数に対し
て特定される。１９９３年６月１７日に出願され、同一
譲受人に譲渡された係属中の特願平０５−１４６０４０
において、データ回復はビット間隔測定のために使用さ
れるディスクリートな遅延時間ルーラに基づく。この初
期の発明の時間ルーラは局部周波数基準源から生じ、デ
ータ回復のための正しい周波数情報を有する。しかしな
がら、次のビット時間間隔測定のための時間ルーラはデ
ジタル遷移が到着すると開始される。データはビット期
間の＋／−２５％の最大エッジ間ジッタを有すると想定
されるので、そのようなシステムに対するジッタ許容限
界は同一の範囲まで低減される。１９９３年６月１７日
に出願され、やはり同一の譲受人に譲渡された別の係属
中の特願平０５−１４６２４４において、ＤＣＤ（デュ
ーティサイクル歪み）から与えられたジッタが検出さ
れ、全デジタルアルゴリズム法を使用して補償される。
このアプローチでのＤＣＤ補償システムのピーク間ジッ
タは、もとの調整されていないピーク間ジッタが＋／−
２５％より大きい場合でさえ、＋／−２５％より少なく
され得る。しかしながら、ＤＣＤ補償技術は、ＤＣＤジ
ッタが支配的でなければジッタ低減に関する改良は最小
である。発明者らの初期に出願した出願の前の時間ルー
ラデータ回復スキームの制限は、それが短いランレング
スＮＲＺＩデータに限定されることである。長いランレ
ングスＮＲＺＩデータストリーム（遷移のない連続デー
タビット）に対しては、累積されたタイミング誤差は、
時間ルーラの有限誤差（または時間ルーラ遅延素子の遅
延値）が常に存在するので究極的には故障の原因とな
る。つまり、発明者の初期のシステムのジッタ許容限界
はデータランレングスが大きくなるにつれ小さくなる。
いくつかの符号化システムの設計は符号化されたデータ
のランレングスを制限するので、つまりファイバ分配デ
ータインタフェース（ＦＤＤＩ）においては４Ｂ／５Ｂ
コードが使用され、ＦＣ（ファイバチャンネル）におい
ては８Ｂ／１０Ｂコードが使用されるので、発明者らの
初期のシステムは有用であった。しかしながら、スクラ
ンブルされたデータを使用するシステムのような他の符
号化システムは、ランレングス限界を保証しないかもし
れない。一般的な全デジタル時間ルーラベースのデータ
回復スキームを有する必要性があり、このスキームはビ
ット期間の＋／−２５％よりはるかに大きなジッタ許容
限界を有し、かつ採用されたデータまたは符号化フォー
マットにかかわらず、より長いランレングスに対して劣
化しない。
ローチにおいて、調整可能なバイアス電圧または電流が
リングオシレータの遅延ユニットの遅延値を調整して周
波数同調を達成するために、または位相を調整して入来
データの位相と一致させるために採用される。これらの
先行のアプローチまたは他の先行のアプローチにおい
て、その技術は一般にあるデータフォーマット、符号化
フォーマット、ジッタ許容限界または動作周波数に対し
て特定される。１９９３年６月１７日に出願され、同一
譲受人に譲渡された係属中の特願平０５−１４６０４０
において、データ回復はビット間隔測定のために使用さ
れるディスクリートな遅延時間ルーラに基づく。この初
期の発明の時間ルーラは局部周波数基準源から生じ、デ
ータ回復のための正しい周波数情報を有する。しかしな
がら、次のビット時間間隔測定のための時間ルーラはデ
ジタル遷移が到着すると開始される。データはビット期
間の＋／−２５％の最大エッジ間ジッタを有すると想定
されるので、そのようなシステムに対するジッタ許容限
界は同一の範囲まで低減される。１９９３年６月１７日
に出願され、やはり同一の譲受人に譲渡された別の係属
中の特願平０５−１４６２４４において、ＤＣＤ（デュ
ーティサイクル歪み）から与えられたジッタが検出さ
れ、全デジタルアルゴリズム法を使用して補償される。
このアプローチでのＤＣＤ補償システムのピーク間ジッ
タは、もとの調整されていないピーク間ジッタが＋／−
２５％より大きい場合でさえ、＋／−２５％より少なく
され得る。しかしながら、ＤＣＤ補償技術は、ＤＣＤジ
ッタが支配的でなければジッタ低減に関する改良は最小
である。発明者らの初期に出願した出願の前の時間ルー
ラデータ回復スキームの制限は、それが短いランレング
スＮＲＺＩデータに限定されることである。長いランレ
ングスＮＲＺＩデータストリーム（遷移のない連続デー
タビット）に対しては、累積されたタイミング誤差は、
時間ルーラの有限誤差（または時間ルーラ遅延素子の遅
延値）が常に存在するので究極的には故障の原因とな
る。つまり、発明者の初期のシステムのジッタ許容限界
はデータランレングスが大きくなるにつれ小さくなる。
いくつかの符号化システムの設計は符号化されたデータ
のランレングスを制限するので、つまりファイバ分配デ
ータインタフェース（ＦＤＤＩ）においては４Ｂ／５Ｂ
コードが使用され、ＦＣ（ファイバチャンネル）におい
ては８Ｂ／１０Ｂコードが使用されるので、発明者らの
初期のシステムは有用であった。しかしながら、スクラ
ンブルされたデータを使用するシステムのような他の符
号化システムは、ランレングス限界を保証しないかもし
れない。一般的な全デジタル時間ルーラベースのデータ
回復スキームを有する必要性があり、このスキームはビ
ット期間の＋／−２５％よりはるかに大きなジッタ許容
限界を有し、かつ採用されたデータまたは符号化フォー
マットにかかわらず、より長いランレングスに対して劣
化しない。
【０００７】
【発明の概要】この発明の主要な目的は、特定のデータ
または符号化フォーマットを何ら必要とすることなくそ
の利点を保持し、かつ高速データ転送のために実現化さ
れ動作され得る一般的な全デジタルデータ回復法および
スキームを提供することである。
または符号化フォーマットを何ら必要とすることなくそ
の利点を保持し、かつ高速データ転送のために実現化さ
れ動作され得る一般的な全デジタルデータ回復法および
スキームを提供することである。
【０００８】この発明の他の目的は、局部に発生された
時間ルーラ基準に対する入来シリアルデータの平均遷移
位置を検出しかつ突き止め、入来データと局部時間基準
との間の正しい位相関係を確立するデータ回復のための
デジタルスキームを提供することである。
時間ルーラ基準に対する入来シリアルデータの平均遷移
位置を検出しかつ突き止め、入来データと局部時間基準
との間の正しい位相関係を確立するデータ回復のための
デジタルスキームを提供することである。
【０００９】この発明のさらに他の目的は、データ回復
のためのアナログＰＬＬベースのシステムの代わりに、
時間較正された遅延素子、または時間ルーラベースの基
準を使用することである。
のためのアナログＰＬＬベースのシステムの代わりに、
時間較正された遅延素子、または時間ルーラベースの基
準を使用することである。
【００１０】この発明のさらに他の目的は、時間ルーラ
測定が最大ジッタ許容限界を得るのにもっとも適切な位
置で開始されるように、局部に発生された時間ルーラ基
準をデータ平均遷移位置に位相整列させるための方法を
提供することである。
測定が最大ジッタ許容限界を得るのにもっとも適切な位
置で開始されるように、局部に発生された時間ルーラ基
準をデータ平均遷移位置に位相整列させるための方法を
提供することである。
【００１１】この発明のさらに他の目的は、局部周波数
源からの局部基準クロック信号の局部時間ルーラとの信
号組み合わせである組み合わされた、いわゆる「集積さ
れた時間ルーラ」を提供することであり、時間ルーラは
時間調整された遅延素子から発生し、その技術はデータ
のランレングスが１０００より多いビットに拡張され得
るように、時間ルーラ測定の累積された誤差を大幅に低
減する。
源からの局部基準クロック信号の局部時間ルーラとの信
号組み合わせである組み合わされた、いわゆる「集積さ
れた時間ルーラ」を提供することであり、時間ルーラは
時間調整された遅延素子から発生し、その技術はデータ
のランレングスが１０００より多いビットに拡張され得
るように、時間ルーラ測定の累積された誤差を大幅に低
減する。
【００１２】この発明のさらに他の目的は、デジタル集
積回路実現化に適した完全なデータ回復スキームを有す
ることである。
積回路実現化に適した完全なデータ回復スキームを有す
ることである。
【００１３】
【発明の一般的な説明】「補償された広帯域時間ルー
ラ」を表わす信号は、検出されかつ平均化されたデータ
遷移位置と位相整列される。補償された広帯域時間ルー
ラは、データを入来シリアル２進シーケンスから読み出
しかつ検索するための回復されたタイミング信号として
使用される。時間ルーラを発生するための遅延素子は、
１９９３年６月１７日に出願され、同一譲り受け人に譲
渡された係属中の特願平０５−１４６２４５に記載され
たものと同一であってもよい。入来データは１９９３年
６月１７日に出願された係属中の特願平０５−１４６２
４４に記載されたデジタルジッタ訂正および信号プリコ
ンディショナを通過することによって予め条件づけされ
る。データは２つの時間ルーラ素子を含む遅延ラインを
通って移動している間にサンプリングされ得る。各時間
ルーラ素子はデータビット期間の２分の１に等しい公称
遅延値を有する。集積された時間ルーラを表わす信号
は、まずデジタルアップ／ダウン位相シフタを通され
る。位相調整された時間ルーラ信号は、それから各デー
タエッジまたは遷移位置をサンプリングするまたは１組
のレジスタに位置合わせするために使用される。集積さ
れた時間ルーラの信号がデータと適切に整列されていれ
ば、時間ルーラ信号のタイミングエッジは「データア
イ」の中心として知られる位置と整列されるはずであ
る。平均遷移位置のエッジ分布の中心は、アイ中心から
２分の１ビット間隔である。しかしながら、もしこの２
つが適切に整列されていなければ、異なった組の位置合
わせされたデータがレジスタ組に存在するであろう。レ
ジスタ組のサンプリングされたデータを観察し分析する
ことによって、補償された集積された時間ルーラ信号と
入来データとの間の位相関係に関する情報を獲得でき
る。アップ／ダウン信号は位相調整決定ブロックで発生
され、位相差が低減されるように調整を行なうように回
転位相シフタに通知する。この処理は２つの位相関係が
予め特定された状態に達するまで続く。
ラ」を表わす信号は、検出されかつ平均化されたデータ
遷移位置と位相整列される。補償された広帯域時間ルー
ラは、データを入来シリアル２進シーケンスから読み出
しかつ検索するための回復されたタイミング信号として
使用される。時間ルーラを発生するための遅延素子は、
１９９３年６月１７日に出願され、同一譲り受け人に譲
渡された係属中の特願平０５−１４６２４５に記載され
たものと同一であってもよい。入来データは１９９３年
６月１７日に出願された係属中の特願平０５−１４６２
４４に記載されたデジタルジッタ訂正および信号プリコ
ンディショナを通過することによって予め条件づけされ
る。データは２つの時間ルーラ素子を含む遅延ラインを
通って移動している間にサンプリングされ得る。各時間
ルーラ素子はデータビット期間の２分の１に等しい公称
遅延値を有する。集積された時間ルーラを表わす信号
は、まずデジタルアップ／ダウン位相シフタを通され
る。位相調整された時間ルーラ信号は、それから各デー
タエッジまたは遷移位置をサンプリングするまたは１組
のレジスタに位置合わせするために使用される。集積さ
れた時間ルーラの信号がデータと適切に整列されていれ
ば、時間ルーラ信号のタイミングエッジは「データア
イ」の中心として知られる位置と整列されるはずであ
る。平均遷移位置のエッジ分布の中心は、アイ中心から
２分の１ビット間隔である。しかしながら、もしこの２
つが適切に整列されていなければ、異なった組の位置合
わせされたデータがレジスタ組に存在するであろう。レ
ジスタ組のサンプリングされたデータを観察し分析する
ことによって、補償された集積された時間ルーラ信号と
入来データとの間の位相関係に関する情報を獲得でき
る。アップ／ダウン信号は位相調整決定ブロックで発生
され、位相差が低減されるように調整を行なうように回
転位相シフタに通知する。この処理は２つの位相関係が
予め特定された状態に達するまで続く。
【００１４】基準周波数を基準周波数の倍数になるよう
に実時間較正された時間ルーラ信号と組み合わせて、補
償された広帯域時間ルーラを形成することによって、発
明者らは入来データ上の大きな拡張されたランレングス
に対しても適切に周波数ロックされたままである能力を
達成する。補償された広帯域時間ルーラを表わす信号は
正規のクロック信号ではない。というのはそれは単一周
波数周期信号ではなく、むしろ２つのベース周波数、基
準クロック周波数、および遅延時間ルーラ技術を使用し
て基準周波数から引き出された周波数を有する信号であ
るからである。拡張されたランレングスを訂正すること
ができるためには、周波数、またはビット期間精度は重
要になる。１９９３年６月１７日に出願された上に参照
された同時係属出願の特願平０５−１４６０４０に記載
された時間ルーラデータ回復法において、時間ルーラの
「期間」の時間経過は調整された遅延素子によって決定
される。達成可能な遅延調整分解能にも依存して、その
ような遅延素子には常に有限時間誤差がある。同じ達成
可能な調整分解能に対して、１００分位数の誤差はデー
タレートが上昇し、ビット期間が減少するにつれ大きく
なる。累積された誤差は、同一の時間誤差を有する時間
ルーラが単に「カスケード」されれば非常に重要になり
得る。絶対的および相対的誤差はランレングスが大きく
なるにつれて大きくなる。そのような誤差に対する１つ
の訂正方法は、それが大きくなりすぎる前に周期的に誤
差を「補償」することである。これはもちろんより高い
タイミング精度を持った別の時間ルーラまたは時間基準
を必要とする。実際、データ周波数のＮ分の１でのみ動
作し得る局部周波数基準源は、より高い精度を有するこ
とが可能である。ＦＤＤＩスタンダードを含む多くのシ
ステムは、受信機側の局部周波数源が送信機側の周波数
源に対して最大の周波数ずれ＋／−５０ｐｐｍ（１００
万分率）を有するようにされることを特定する。＋／−
５０ｐｐｍ精度（これは現代の水晶発振器技術を使って
達成することは難しくはない）に対し、＋／−１％より
少ないタイミング誤差が基準クロックの２００サイクル
の累積、つまり２００×Ｎビット期間に対して発生す
る。それほど多くのサイクルの間カスケードされた時間
ルーラから累積された時間誤差はもっと大きいものにな
るであろう。発明者の解決策は、局部基準クロック信号
（パラレルデータクロックまたはバイトクロックとして
既知である）を使用して、遅延が発生した時間ルーラを
訂正することである。基準クロック信号が入来データ周
波数でＮの時間ルーラ期間が基準クロック（バイトクロ
ック）期間内に発生されるように、基準クロック信号が
データレートの１／Ｎ倍であると仮定し、各時間ルーラ
期間がＮ番目の時間ルーラ期間の終わりに＋Ｔｅのタイ
ミング誤差を有すると仮定して、＋（Ｎ×Ｔｅ）の総時
間誤差が累積される。しかしながら、各バイトの最後の
時間ルーラ期間が−（Ｎ×Ｔｅ）の量だけ修正されれ
ば、時間誤差は完全に補償される。発明者の「補償され
た広帯域時間ルーラ」概念を使用することによって、こ
の発明の方法によりデータランレングスは回復されたデ
ータに誤差を生じることなく何千ものビットを上回るこ
とが可能である。
に実時間較正された時間ルーラ信号と組み合わせて、補
償された広帯域時間ルーラを形成することによって、発
明者らは入来データ上の大きな拡張されたランレングス
に対しても適切に周波数ロックされたままである能力を
達成する。補償された広帯域時間ルーラを表わす信号は
正規のクロック信号ではない。というのはそれは単一周
波数周期信号ではなく、むしろ２つのベース周波数、基
準クロック周波数、および遅延時間ルーラ技術を使用し
て基準周波数から引き出された周波数を有する信号であ
るからである。拡張されたランレングスを訂正すること
ができるためには、周波数、またはビット期間精度は重
要になる。１９９３年６月１７日に出願された上に参照
された同時係属出願の特願平０５−１４６０４０に記載
された時間ルーラデータ回復法において、時間ルーラの
「期間」の時間経過は調整された遅延素子によって決定
される。達成可能な遅延調整分解能にも依存して、その
ような遅延素子には常に有限時間誤差がある。同じ達成
可能な調整分解能に対して、１００分位数の誤差はデー
タレートが上昇し、ビット期間が減少するにつれ大きく
なる。累積された誤差は、同一の時間誤差を有する時間
ルーラが単に「カスケード」されれば非常に重要になり
得る。絶対的および相対的誤差はランレングスが大きく
なるにつれて大きくなる。そのような誤差に対する１つ
の訂正方法は、それが大きくなりすぎる前に周期的に誤
差を「補償」することである。これはもちろんより高い
タイミング精度を持った別の時間ルーラまたは時間基準
を必要とする。実際、データ周波数のＮ分の１でのみ動
作し得る局部周波数基準源は、より高い精度を有するこ
とが可能である。ＦＤＤＩスタンダードを含む多くのシ
ステムは、受信機側の局部周波数源が送信機側の周波数
源に対して最大の周波数ずれ＋／−５０ｐｐｍ（１００
万分率）を有するようにされることを特定する。＋／−
５０ｐｐｍ精度（これは現代の水晶発振器技術を使って
達成することは難しくはない）に対し、＋／−１％より
少ないタイミング誤差が基準クロックの２００サイクル
の累積、つまり２００×Ｎビット期間に対して発生す
る。それほど多くのサイクルの間カスケードされた時間
ルーラから累積された時間誤差はもっと大きいものにな
るであろう。発明者の解決策は、局部基準クロック信号
（パラレルデータクロックまたはバイトクロックとして
既知である）を使用して、遅延が発生した時間ルーラを
訂正することである。基準クロック信号が入来データ周
波数でＮの時間ルーラ期間が基準クロック（バイトクロ
ック）期間内に発生されるように、基準クロック信号が
データレートの１／Ｎ倍であると仮定し、各時間ルーラ
期間がＮ番目の時間ルーラ期間の終わりに＋Ｔｅのタイ
ミング誤差を有すると仮定して、＋（Ｎ×Ｔｅ）の総時
間誤差が累積される。しかしながら、各バイトの最後の
時間ルーラ期間が−（Ｎ×Ｔｅ）の量だけ修正されれ
ば、時間誤差は完全に補償される。発明者の「補償され
た広帯域時間ルーラ」概念を使用することによって、こ
の発明の方法によりデータランレングスは回復されたデ
ータに誤差を生じることなく何千ものビットを上回るこ
とが可能である。
【００１５】
【詳細な説明】図１は局部に発生された補償された広帯
域時間ルーラおよびデータ遷移平均化を使用するデータ
トランシーバの全体のブロック図を示す。
域時間ルーラおよびデータ遷移平均化を使用するデータ
トランシーバの全体のブロック図を示す。
【００１６】図１を参照して、データを送信するため
に、トランシーバ１はバス１１上のＮビットパラレルデ
ータＴＤＡＴＡを受信し、それを直列化し、直列化され
たデータＳＥＲＯをライン１２上に送り出す。トランシ
ーバはライン１３上のシリアル入来データＳＥＲＩＮを
受信し、ライン１６上の補償された広帯域時間ルーラの
位相シフトされたコピーを表わす回復されかつ再び時間
決めされた信号ＳＢＩＴＣＫ１６′を使用して、そのデ
ータをＤフリップフロップ１５の出力から回復する。回
復されたデータＲＤＡＴＡとしての脱直列化されたＮビ
ットパラレルデータはライン１４上に送り出される。デ
ータ周波数の１／Ｎで駆動する局部クロックとしての基
準周波数源発生クロック信号ＬＣＬＫはライン３１上に
取り込まれる。ＬＣＬＫまたはその周波数の精度は遠隔
送信機／受信機のクロック周波数に対して特定される。
「補償された広帯域」時間ルーラ信号ＢＩＴＣＫ１６
は、ビットレートクロックに等価であり、補償された広
帯域時間ルーラジェネレータおよびレギュレータブロッ
ク３０で発生され、ライン１６上に出力される。この信
号はデジタル位相シフタ５６のデジタル調整可能遅延５
０、図３３に送られ、そこで位相シフトが行なわれ、か
つそこから位相調整された集積された時間ルーラ信号Ｓ
ＢＩＴＣＫがライン１６′上に出力される。ＢＩＴＣＫ
信号は局部周波数基準源ＬＣＬＫから発生されるが、こ
の局部周波数基準源はライン１３上の入来シリアルデー
タＳＥＲＩＮと位相関係を有さず、かつゆえにそのデー
タを読み出すまたはサンプリングするために直接使用で
きない。ライン１３上のシリアル入来データＳＥＲＩＮ
は予め条件づけられ、図２、信号プリコンディショナ２
０′によってデューティサイクル歪みを補償することが
でき、その結果予め条件づけられた入来データはライン
１３′上で有効である。代替的に、シリアル入来データ
ＳＥＲＩＮは、コネクタ１３″を介して、データ回復の
ためにＤフリップフロップ１５のＤ入力に直接与えるこ
とができる。その理由はこのスキームは大きなジッタ許
容限度を有しており、データはデューティサイクル歪み
ジッタがある場合でさえ確実に回復され得るからであ
る。後者の場合、ルーラ遅延２０の２つの１／２Ｔｂ時
間ルーラ遅延素子２２および２３のみが必要である。ラ
イン１３″上のシリアル入来データはカスケードされた
時間ルーラ遅延２２および２３に送られ、その各々がビ
ット期間の半分に等しい時間経過の間遅延する。エッジ
分布サンプラ８１はノード２５から２９のレベルステー
タスをサンプリングし、データ遷移の場所をとらえる一
方で、データ信号波は時間ルーラ遅延を移動している。
ノード２５−２９上の異なった分布パターンは、サンプ
リングが異なった位相例で行なわれた場合に観察され
る。この配列において、位相が調整された信号ＳＢＩＴ
ＣＫ１６′は遷移のステータスをとらえるためにサンプ
ラをストローブするために使用される。ＳＢＩＴＣＫ１
６′もまたライン１３″上のデータを読み出すためのＤ
フリップフロップ１５のためのクロッキング信号として
使用されるので、ＳＢＩＴＣＫと入来データＳＥＲＩＮ
とのもっとも適切な位相関係は、ＳＢＩＴＣＫサンプリ
ングエッジがデータアイの中心と整列されることであ
る。もし時間ジッタが入来データに何も存在しなけれ
ば、すべてのデータ遷移はノード２７で、またはノード
２７の近隣でとらえられるはずである。言い換えれば、
クロッキングエッジＳＢＩＴＣＫがＳＥＲＩＮデータ遷
移から時間で２分の１ビット離れていれば、それは「ロ
ック状態の位相」と呼ばれる。実際には、データエッジ
に関連するタイミングジッタが常に存在する。分布され
たエッジはある数のエッジがとらえられれば観察される
はずである。サンプリングされたエッジ分布情報はバス
８５を介して位相調整決定ブロック８２に送られる。と
らえられた分布データは分析され、回転位相シフト制御
５６に位相誤差の方向を知らせる決定がブロック８２で
行なわれる。再び時間決めされた、または位相調整され
たクロック信号ＳＢＩＴＣＫがデータアイの中心と整列
されなければ、コマンドがライン８８ＵＰＤＮＥＮ（ア
ップ／ダウン調整可能）および８９ＵＰＤＮ（アップま
たはダウン）を介して、位相シフタ５６の回転位相シフ
ト制御に送られ、ステップで位相調整を生じる。この処
理は位相整列が達成されるまで続けられ、周波数ドリフ
トによる予め特定された位相誤差が発生するたびに再開
される。
に、トランシーバ１はバス１１上のＮビットパラレルデ
ータＴＤＡＴＡを受信し、それを直列化し、直列化され
たデータＳＥＲＯをライン１２上に送り出す。トランシ
ーバはライン１３上のシリアル入来データＳＥＲＩＮを
受信し、ライン１６上の補償された広帯域時間ルーラの
位相シフトされたコピーを表わす回復されかつ再び時間
決めされた信号ＳＢＩＴＣＫ１６′を使用して、そのデ
ータをＤフリップフロップ１５の出力から回復する。回
復されたデータＲＤＡＴＡとしての脱直列化されたＮビ
ットパラレルデータはライン１４上に送り出される。デ
ータ周波数の１／Ｎで駆動する局部クロックとしての基
準周波数源発生クロック信号ＬＣＬＫはライン３１上に
取り込まれる。ＬＣＬＫまたはその周波数の精度は遠隔
送信機／受信機のクロック周波数に対して特定される。
「補償された広帯域」時間ルーラ信号ＢＩＴＣＫ１６
は、ビットレートクロックに等価であり、補償された広
帯域時間ルーラジェネレータおよびレギュレータブロッ
ク３０で発生され、ライン１６上に出力される。この信
号はデジタル位相シフタ５６のデジタル調整可能遅延５
０、図３３に送られ、そこで位相シフトが行なわれ、か
つそこから位相調整された集積された時間ルーラ信号Ｓ
ＢＩＴＣＫがライン１６′上に出力される。ＢＩＴＣＫ
信号は局部周波数基準源ＬＣＬＫから発生されるが、こ
の局部周波数基準源はライン１３上の入来シリアルデー
タＳＥＲＩＮと位相関係を有さず、かつゆえにそのデー
タを読み出すまたはサンプリングするために直接使用で
きない。ライン１３上のシリアル入来データＳＥＲＩＮ
は予め条件づけられ、図２、信号プリコンディショナ２
０′によってデューティサイクル歪みを補償することが
でき、その結果予め条件づけられた入来データはライン
１３′上で有効である。代替的に、シリアル入来データ
ＳＥＲＩＮは、コネクタ１３″を介して、データ回復の
ためにＤフリップフロップ１５のＤ入力に直接与えるこ
とができる。その理由はこのスキームは大きなジッタ許
容限度を有しており、データはデューティサイクル歪み
ジッタがある場合でさえ確実に回復され得るからであ
る。後者の場合、ルーラ遅延２０の２つの１／２Ｔｂ時
間ルーラ遅延素子２２および２３のみが必要である。ラ
イン１３″上のシリアル入来データはカスケードされた
時間ルーラ遅延２２および２３に送られ、その各々がビ
ット期間の半分に等しい時間経過の間遅延する。エッジ
分布サンプラ８１はノード２５から２９のレベルステー
タスをサンプリングし、データ遷移の場所をとらえる一
方で、データ信号波は時間ルーラ遅延を移動している。
ノード２５−２９上の異なった分布パターンは、サンプ
リングが異なった位相例で行なわれた場合に観察され
る。この配列において、位相が調整された信号ＳＢＩＴ
ＣＫ１６′は遷移のステータスをとらえるためにサンプ
ラをストローブするために使用される。ＳＢＩＴＣＫ１
６′もまたライン１３″上のデータを読み出すためのＤ
フリップフロップ１５のためのクロッキング信号として
使用されるので、ＳＢＩＴＣＫと入来データＳＥＲＩＮ
とのもっとも適切な位相関係は、ＳＢＩＴＣＫサンプリ
ングエッジがデータアイの中心と整列されることであ
る。もし時間ジッタが入来データに何も存在しなけれ
ば、すべてのデータ遷移はノード２７で、またはノード
２７の近隣でとらえられるはずである。言い換えれば、
クロッキングエッジＳＢＩＴＣＫがＳＥＲＩＮデータ遷
移から時間で２分の１ビット離れていれば、それは「ロ
ック状態の位相」と呼ばれる。実際には、データエッジ
に関連するタイミングジッタが常に存在する。分布され
たエッジはある数のエッジがとらえられれば観察される
はずである。サンプリングされたエッジ分布情報はバス
８５を介して位相調整決定ブロック８２に送られる。と
らえられた分布データは分析され、回転位相シフト制御
５６に位相誤差の方向を知らせる決定がブロック８２で
行なわれる。再び時間決めされた、または位相調整され
たクロック信号ＳＢＩＴＣＫがデータアイの中心と整列
されなければ、コマンドがライン８８ＵＰＤＮＥＮ（ア
ップ／ダウン調整可能）および８９ＵＰＤＮ（アップま
たはダウン）を介して、位相シフタ５６の回転位相シフ
ト制御に送られ、ステップで位相調整を生じる。この処
理は位相整列が達成されるまで続けられ、周波数ドリフ
トによる予め特定された位相誤差が発生するたびに再開
される。
【００１７】図３では補償された広帯域時間ルーラ発生
器および時間ルーラレギュレータ３０のための詳細なブ
ロック図が与えられる。時間ルーラ発生器の機能は１９
９３年６月１７日に出願された係属中の特願平０５−１
４６２４５においてより完全に記載される。各々が２分
の１Ｔb の遅延を有する複数個のカスケードされた調整
可能な遅延素子２１′は、バス１０００上のアップ／ダ
ウンシフタ９０′によって制御される。図４のタイミン
グ図をも参照して、局部基準クロックＬＣＬＫが各遅延
素子２１′がビット期間の半分に等しい時間経過を示す
ように、時間ルーラ遅延素子２１の調整および較正をど
のように制御するかが見られる。５Ｘ周波数逓倍がこの
例において想定される。パルスジェネレータ３４はノー
ドＢＴ１、３０１で、すべてのＬＣＬＫ立ち上がり縁３
１０、３２１などで、パルス３１２、３２２などを与
え、ビット期間の半分に等しい幅を有するパルスの立ち
上がり縁を発生する。図３のパルスジェネレータ３４は
ライン３３上の出力、次に遅延される最初の時間ルーラ
パルスに応答する。パルスジェネレータ３４の出力はＢ
Ｔ１である。各１／２Ｔｂ遅延素子２１′の遅延値がす
べてのビット間隔でその公称値に較正されれば、このパ
ルスの遅延されたコピーはノードＢＴ２、３０２からＢ
Ｔ５、３０５で発生される。これらのパルスは、送信さ
れかつ直列化されたデータ周波数を決定するのを助ける
時間ルーラに応答する信号である。このパルスは数個の
カスケードしているこのような時間ルーラ遅延素子２
１′からなるシリアル遅延ラインを「移動」し、ノード
Ｂｔ１からＢｔ５ですべてのビット間隔でパルスを発生
し、発明者らのデータ回復プロセスにおける周波数情報
を与える。誤差はそのような連続ビット間隔の数が増え
るにつれ累積される。発明者はこの時間ルーラを「ビッ
トレート」時間ルーラと呼ぶ。その理由はこの時間ルー
ラは「バイトレート」基準周波数クロック信号ＬＣＬＫ
から生じ、それはビット分解能での時間測定を与えるか
らである。無限に小さい遅延調整が遅延調整プロセスで
達成されれば、またはＮのそのようなビットレート時間
ルーラ経過がそれらが発生された１つのバイトレート時
間ルーラにまったく等しければ、ビットレートルーラは
非常に多くの回数使用され得る。しかしながら、Ｔｂの
Ｎ倍は達成可能な調整可能なタイミング分解能のために
ＬＣＬＫ期間に等しくない。シリアルリンクデータ送信
および回復において、発明者らはデータ遷移のない場合
の時間経過を「測定する」ために、回復された信号また
は時間ルーラを使用する。各時間ルーラが１％のタイミ
ング誤差を有すれば、１つのビットスリップが１００ビ
ット後に発生するであろう。これは全デジタルデータ回
復アプローチにおいて特に問題である。その理由はステ
ップまたは有限時間または遅延調整のみが利用可能であ
るからである。しかしながら、「バイトレート」時間ル
ーラは非常に正確であり、調整分解能に依存しない。水
晶周波数源の従来の精度により、スペックのタイミング
からはずれた誤差のうちの著しいものを累積することな
く、何百もの時間連続バイトサイクルの間の時間測定の
使用が可能になる。図４を参照して、ＢＴ１、３０１か
らＢＴ５、３０５の信号は論理ＯＲ回路で組み合わさ
れ、信号ＢＩＴＣＫ１６を発生する。発明者はこのＯＲ
処理された出力を「補償された広帯域」時間ルーラ、Ｂ
ＩＴＣＫ１６と呼ぶ。発明者がこれを「補償された広帯
域」と呼ぶのは、それが異なったベース周波数を有する
２つのタイプの時間ルーラの組み合わせであるからであ
る。広帯域時間ルーラＢＩＴＣＫ１６はビットレートク
ロックのように作用するが、正規のビットクロックとは
異なることに図４から注目されたい。このタイミング図
において、ＢＩＴＣＫのサイクルは１つのグループにお
いて５である。サイクルＴ１からＴ４は時間において同
一である。というのはそれらは信号を同一のビット遅延
時間ルーラ素子だけ遅らせることから発生されるからで
あり、一方サイクルＴ５は時間ルーラのタイミング誤差
が存在すれば他の４つとは異なってもよい。従来のクロ
ックでは、期間Ｔ５は、もしそれが信号ＢＴ４を時間ル
ーラ遅延素子だけ遅延させることによって決定されれ
ば、時間ライン３２３によって示される時間に終わる。
実際、第６番目のビット３３３の立ち上がり縁はエッジ
３２２によって発生され、これは３２１でＬＣＬＫ３１
の立ち上がり縁によって発生される。３２３と３３３と
の間には時間ギャップがあり、これは実際には期間Ｔ１
からＴ４において発生された時間ルーラの累積されたタ
イミング誤差である。この例の時間「測定」の点から、
ビット時間ルーラはすべての５つの連続ビット内の４ビ
ットを決定するために使用され、一方バイトレート時間
ルーラは５番目のビットのための立ち上がりトランザク
ションを決定するために使用される。結果として、周波
数精度はバイトレートクロックＬＣＬＫによってのみ制
限される。１００ｐｐｍほどの所与の周波数ずれ仕様
で、このタイプの補償された広帯域時間ルーラを使用す
るデータ回復は、何百ものバイト時間または何千ものビ
ット期間時間、つまりデータ遷移のない期間のランレン
グスに耐えることが可能である。
器および時間ルーラレギュレータ３０のための詳細なブ
ロック図が与えられる。時間ルーラ発生器の機能は１９
９３年６月１７日に出願された係属中の特願平０５−１
４６２４５においてより完全に記載される。各々が２分
の１Ｔb の遅延を有する複数個のカスケードされた調整
可能な遅延素子２１′は、バス１０００上のアップ／ダ
ウンシフタ９０′によって制御される。図４のタイミン
グ図をも参照して、局部基準クロックＬＣＬＫが各遅延
素子２１′がビット期間の半分に等しい時間経過を示す
ように、時間ルーラ遅延素子２１の調整および較正をど
のように制御するかが見られる。５Ｘ周波数逓倍がこの
例において想定される。パルスジェネレータ３４はノー
ドＢＴ１、３０１で、すべてのＬＣＬＫ立ち上がり縁３
１０、３２１などで、パルス３１２、３２２などを与
え、ビット期間の半分に等しい幅を有するパルスの立ち
上がり縁を発生する。図３のパルスジェネレータ３４は
ライン３３上の出力、次に遅延される最初の時間ルーラ
パルスに応答する。パルスジェネレータ３４の出力はＢ
Ｔ１である。各１／２Ｔｂ遅延素子２１′の遅延値がす
べてのビット間隔でその公称値に較正されれば、このパ
ルスの遅延されたコピーはノードＢＴ２、３０２からＢ
Ｔ５、３０５で発生される。これらのパルスは、送信さ
れかつ直列化されたデータ周波数を決定するのを助ける
時間ルーラに応答する信号である。このパルスは数個の
カスケードしているこのような時間ルーラ遅延素子２
１′からなるシリアル遅延ラインを「移動」し、ノード
Ｂｔ１からＢｔ５ですべてのビット間隔でパルスを発生
し、発明者らのデータ回復プロセスにおける周波数情報
を与える。誤差はそのような連続ビット間隔の数が増え
るにつれ累積される。発明者はこの時間ルーラを「ビッ
トレート」時間ルーラと呼ぶ。その理由はこの時間ルー
ラは「バイトレート」基準周波数クロック信号ＬＣＬＫ
から生じ、それはビット分解能での時間測定を与えるか
らである。無限に小さい遅延調整が遅延調整プロセスで
達成されれば、またはＮのそのようなビットレート時間
ルーラ経過がそれらが発生された１つのバイトレート時
間ルーラにまったく等しければ、ビットレートルーラは
非常に多くの回数使用され得る。しかしながら、Ｔｂの
Ｎ倍は達成可能な調整可能なタイミング分解能のために
ＬＣＬＫ期間に等しくない。シリアルリンクデータ送信
および回復において、発明者らはデータ遷移のない場合
の時間経過を「測定する」ために、回復された信号また
は時間ルーラを使用する。各時間ルーラが１％のタイミ
ング誤差を有すれば、１つのビットスリップが１００ビ
ット後に発生するであろう。これは全デジタルデータ回
復アプローチにおいて特に問題である。その理由はステ
ップまたは有限時間または遅延調整のみが利用可能であ
るからである。しかしながら、「バイトレート」時間ル
ーラは非常に正確であり、調整分解能に依存しない。水
晶周波数源の従来の精度により、スペックのタイミング
からはずれた誤差のうちの著しいものを累積することな
く、何百もの時間連続バイトサイクルの間の時間測定の
使用が可能になる。図４を参照して、ＢＴ１、３０１か
らＢＴ５、３０５の信号は論理ＯＲ回路で組み合わさ
れ、信号ＢＩＴＣＫ１６を発生する。発明者はこのＯＲ
処理された出力を「補償された広帯域」時間ルーラ、Ｂ
ＩＴＣＫ１６と呼ぶ。発明者がこれを「補償された広帯
域」と呼ぶのは、それが異なったベース周波数を有する
２つのタイプの時間ルーラの組み合わせであるからであ
る。広帯域時間ルーラＢＩＴＣＫ１６はビットレートク
ロックのように作用するが、正規のビットクロックとは
異なることに図４から注目されたい。このタイミング図
において、ＢＩＴＣＫのサイクルは１つのグループにお
いて５である。サイクルＴ１からＴ４は時間において同
一である。というのはそれらは信号を同一のビット遅延
時間ルーラ素子だけ遅らせることから発生されるからで
あり、一方サイクルＴ５は時間ルーラのタイミング誤差
が存在すれば他の４つとは異なってもよい。従来のクロ
ックでは、期間Ｔ５は、もしそれが信号ＢＴ４を時間ル
ーラ遅延素子だけ遅延させることによって決定されれ
ば、時間ライン３２３によって示される時間に終わる。
実際、第６番目のビット３３３の立ち上がり縁はエッジ
３２２によって発生され、これは３２１でＬＣＬＫ３１
の立ち上がり縁によって発生される。３２３と３３３と
の間には時間ギャップがあり、これは実際には期間Ｔ１
からＴ４において発生された時間ルーラの累積されたタ
イミング誤差である。この例の時間「測定」の点から、
ビット時間ルーラはすべての５つの連続ビット内の４ビ
ットを決定するために使用され、一方バイトレート時間
ルーラは５番目のビットのための立ち上がりトランザク
ションを決定するために使用される。結果として、周波
数精度はバイトレートクロックＬＣＬＫによってのみ制
限される。１００ｐｐｍほどの所与の周波数ずれ仕様
で、このタイプの補償された広帯域時間ルーラを使用す
るデータ回復は、何百ものバイト時間または何千ものビ
ット期間時間、つまりデータ遷移のない期間のランレン
グスに耐えることが可能である。
【００１８】補償された広帯域時間ルーラＢＩＴＣＫ
は、そのクロッキングエッジが波形３６５に示されるデ
ータ「アイ」の中心と整列されさえすれば、ライン１３
上のシリアル入来データをサンプリングまたは回復する
ために使用可能である。図４において、ＢＩＴＣＫ１６
は広帯域時間ルーラＳＢＩＴＣＫ１６′の位相シフトさ
れたコピーを作るためにＴｄｄの量で遅延または位相シ
フトされなければならず、そのタイミングエッジ（立ち
上がり縁）は破線３４４によって示されるデータアイの
中心と整列される。この整列が達成された場合、位相シ
フトされたＳＢＩＴＣＫの立ち上がり縁と平均データ遷
移位置との間の時間は、時間間隔３６６に示されるよう
に、ビット期間の半分であるはずである。もし位相調整
または整列されたＳＢＩＴＣＫがデータ遷移位置を「サ
ンプリングする」または「とらえる」ために使用されれ
ば、破線３５５によって示されるサンプリング例から半
ビット時間離れたところに中心決めされたエッジ分布が
予期される。
は、そのクロッキングエッジが波形３６５に示されるデ
ータ「アイ」の中心と整列されさえすれば、ライン１３
上のシリアル入来データをサンプリングまたは回復する
ために使用可能である。図４において、ＢＩＴＣＫ１６
は広帯域時間ルーラＳＢＩＴＣＫ１６′の位相シフトさ
れたコピーを作るためにＴｄｄの量で遅延または位相シ
フトされなければならず、そのタイミングエッジ（立ち
上がり縁）は破線３４４によって示されるデータアイの
中心と整列される。この整列が達成された場合、位相シ
フトされたＳＢＩＴＣＫの立ち上がり縁と平均データ遷
移位置との間の時間は、時間間隔３６６に示されるよう
に、ビット期間の半分であるはずである。もし位相調整
または整列されたＳＢＩＴＣＫがデータ遷移位置を「サ
ンプリングする」または「とらえる」ために使用されれ
ば、破線３５５によって示されるサンプリング例から半
ビット時間離れたところに中心決めされたエッジ分布が
予期される。
【００１９】図５はＤＣＤプリコンディショナのブロッ
ク図である。ＤＣＤ補償器２０′の機能は、１９９３年
６月１７日に出願された係属中の特願平０５−１４６２
４４においてより詳しく説明される。
ク図である。ＤＣＤ補償器２０′の機能は、１９９３年
６月１７日に出願された係属中の特願平０５−１４６２
４４においてより詳しく説明される。
【００２０】遷移分布サンプラ（図６） 図６において、図１からのエッジ分布サンプラブロック
８１の一実施例、ならびにその位相調整決定ブロック８
２および時間ルーラ遅延素子２２、２３への接続が示さ
れる。この実施例において、ＳＢＩＴＣＫ１６′はラッ
チ８１０のためのクロッキング信号として使用され、そ
の入力はノード２５から２９である。ノード２７に到着
した信号はノード２５に見られるものより半ビット時間
遅く、ノード２９に到着した信号はノード２７に見られ
るものより半ビット遅い。ノード２７はＷ０と名付けら
れる。その理由はデータエッジまたは遷移が、もしＳＢ
ＩＴＣＫがデータアイの中心と整列されれば、そのあた
りでとらえることが予期されるからか、またはそれらが
「ロック状態」であるからである。ノード２６および２
８は遅延素子からのタップであり、それらの正確な位置
決めの重要性については後に論じる。説明のために、発
明者はここで遅延素子の中央にタップがあると想定す
る。これらの５つのノードはＳＢＩＴＣＫのサンプルク
ロッキングエッジに対して数個の領域を構成する。領域
については図７も参照されたい。
８１の一実施例、ならびにその位相調整決定ブロック８
２および時間ルーラ遅延素子２２、２３への接続が示さ
れる。この実施例において、ＳＢＩＴＣＫ１６′はラッ
チ８１０のためのクロッキング信号として使用され、そ
の入力はノード２５から２９である。ノード２７に到着
した信号はノード２５に見られるものより半ビット時間
遅く、ノード２９に到着した信号はノード２７に見られ
るものより半ビット遅い。ノード２７はＷ０と名付けら
れる。その理由はデータエッジまたは遷移が、もしＳＢ
ＩＴＣＫがデータアイの中心と整列されれば、そのあた
りでとらえることが予期されるからか、またはそれらが
「ロック状態」であるからである。ノード２６および２
８は遅延素子からのタップであり、それらの正確な位置
決めの重要性については後に論じる。説明のために、発
明者はここで遅延素子の中央にタップがあると想定す
る。これらの５つのノードはＳＢＩＴＣＫのサンプルク
ロッキングエッジに対して数個の領域を構成する。領域
については図７も参照されたい。
【００２１】インナ領域（Ｉ）−−データ遷移が２つの
中央ノード２６と２８との間にあるときにとらえられる
領域１０１、アウタアーリ領域（ＯＥ）−−データ遷移
がノード２５と２６との間にあるときにとらえられる領
域１０５、アウタレイト領域（ＯＬ）−−データ遷移が
ノード２８と２９との間にあるときにとらえられる領域
１０６、アウタ領域（Ｏ）−−ＯＥとＯＬとの論理ＯＲ
組み合わせ、アーリ領域（Ｅ）−−データ遷移がノード
２５と２７との間にあるときにとらえられる領域１０
３、レイト領域（Ｌ）−−データ遷移がノード２７と２
９との間にあるときにとらえられる領域。
中央ノード２６と２８との間にあるときにとらえられる
領域１０１、アウタアーリ領域（ＯＥ）−−データ遷移
がノード２５と２６との間にあるときにとらえられる領
域１０５、アウタレイト領域（ＯＬ）−−データ遷移が
ノード２８と２９との間にあるときにとらえられる領域
１０６、アウタ領域（Ｏ）−−ＯＥとＯＬとの論理ＯＲ
組み合わせ、アーリ領域（Ｅ）−−データ遷移がノード
２５と２７との間にあるときにとらえられる領域１０
３、レイト領域（Ｌ）−−データ遷移がノード２７と２
９との間にあるときにとらえられる領域。
【００２２】排他的ＯＲ（ＸＯＲ）ゲート８１５は、遷
移がこれらの領域のうちの１つでとらえられるかどうか
を決定するために使用される。たとえば、ＳＢＩＴＣＫ
がサンプリングしている間に遷移がＯＥ領域にあれば、
出力８０５および８０６でサンプリングされた２進レベ
ルは、ＸＯＲ出力ＯＥ８２１が「１」であるように異な
っているであろう。もしそれが「ロック状態」である
か、またはサンプリングクロックＳＢＩＴＣＫがデータ
アイとよく整列されていれば、とらえられた遷移は１つ
しかないはずであり、その結果８２３または８２４が
「１」であり、すべての他のＸＯＲ出力は「０」であ
る。８２１か８２３のいずれかでの「１」によりＸＥ８
２５が「１」になり、これは遷移が「アーリ」領域でと
らえられることを意味する。８２２かまたは８２４のい
ずれかに「１」があれば、ＸＬ８２６が「１」になり、
これは遷移が「レイト」領域でとらえられることを意味
する。遷移がアーリ領域でとらえられ、その結果ＸＥが
「１」であり、一方ＸＬが「０」であると仮定すると、
信号ＩＳＢＩＴＣＫ１６″のクロッキングエッジはＡＮ
Ｄゲート８１７の１つによってゲートを通され、「アー
リ」カウンタ８３１は１だけインクリメントされる一方
で、「レイト」カウンタ８３２は、ＸＬがクロッキング
信号ＩＳＢＩＴＣＫがレイトカウンタ８３２をインクリ
メントすることを妨げる「０」であるという事実のため
に、変化しないままである。多数のサンプリングサイク
ルの後、「アーリ」カウンタ８３１および「レイト」カ
ウンタ８３２は、とらえられたアーリおよびレイト遷移
にそれぞれ等しいカウントの数を受ける。その２つの間
の違いをみつけ登録するためのテスト（Ｅ−Ｌテストと
呼ばれ、サンプリング期間における総アーリマイナス総
レイトを意味する）は、アップ／ダウンカウンタ８４１
で計算され、バスライン８７を介して位相調整決定８２
に出力される。同一の分析が「インナ」および「アウ
タ」領域でそれぞれとらえられた遷移のための「Ｉ」お
よび「Ｏ」領域に当てはまる。その２つのためのとらえ
られた遷移における差のためのテスト（Ｉ−Ｏテストと
呼ばれる）は、減算器Ｉ−Ｏ８４３で計算され、これは
インナおよびアウタ領域でとらえられた遷移に対する差
を保持する。減算器Ｂ−Ｓ８４３はＢ（「アーリ」およ
び「レイト」領域の双方においてまたはアーリまたはレ
イトのいずれでもない）、およびＳ（単一の遷移のみが
とらえる）に対する差を保持する。この２つの間の差の
テストはＢ−Ｓテストと呼ばれ、これもまたバスライン
８５′を経て決定８２に送られる。遷移が「Ｅ」および
「Ｌ」領域の双方でとらえるか、またはどちらの領域で
も遷移が何もとらえられない場合には、ＸＥ８２５およ
びＸＬ８２６の出力は同一の論理レベルであり、それで
ＸＯＲ８２９の出力は０であり、他の態様では「１」で
ある。カウンタＢ（両者のための）およびＳ（一方のた
めの）はそれに従ってインクリメントされる。カウンタ
および減算器の内容は、調整決定を行なうために位相調
整決定ブロック８２が必要とするエッジ分布情報であ
る。
移がこれらの領域のうちの１つでとらえられるかどうか
を決定するために使用される。たとえば、ＳＢＩＴＣＫ
がサンプリングしている間に遷移がＯＥ領域にあれば、
出力８０５および８０６でサンプリングされた２進レベ
ルは、ＸＯＲ出力ＯＥ８２１が「１」であるように異な
っているであろう。もしそれが「ロック状態」である
か、またはサンプリングクロックＳＢＩＴＣＫがデータ
アイとよく整列されていれば、とらえられた遷移は１つ
しかないはずであり、その結果８２３または８２４が
「１」であり、すべての他のＸＯＲ出力は「０」であ
る。８２１か８２３のいずれかでの「１」によりＸＥ８
２５が「１」になり、これは遷移が「アーリ」領域でと
らえられることを意味する。８２２かまたは８２４のい
ずれかに「１」があれば、ＸＬ８２６が「１」になり、
これは遷移が「レイト」領域でとらえられることを意味
する。遷移がアーリ領域でとらえられ、その結果ＸＥが
「１」であり、一方ＸＬが「０」であると仮定すると、
信号ＩＳＢＩＴＣＫ１６″のクロッキングエッジはＡＮ
Ｄゲート８１７の１つによってゲートを通され、「アー
リ」カウンタ８３１は１だけインクリメントされる一方
で、「レイト」カウンタ８３２は、ＸＬがクロッキング
信号ＩＳＢＩＴＣＫがレイトカウンタ８３２をインクリ
メントすることを妨げる「０」であるという事実のため
に、変化しないままである。多数のサンプリングサイク
ルの後、「アーリ」カウンタ８３１および「レイト」カ
ウンタ８３２は、とらえられたアーリおよびレイト遷移
にそれぞれ等しいカウントの数を受ける。その２つの間
の違いをみつけ登録するためのテスト（Ｅ−Ｌテストと
呼ばれ、サンプリング期間における総アーリマイナス総
レイトを意味する）は、アップ／ダウンカウンタ８４１
で計算され、バスライン８７を介して位相調整決定８２
に出力される。同一の分析が「インナ」および「アウ
タ」領域でそれぞれとらえられた遷移のための「Ｉ」お
よび「Ｏ」領域に当てはまる。その２つのためのとらえ
られた遷移における差のためのテスト（Ｉ−Ｏテストと
呼ばれる）は、減算器Ｉ−Ｏ８４３で計算され、これは
インナおよびアウタ領域でとらえられた遷移に対する差
を保持する。減算器Ｂ−Ｓ８４３はＢ（「アーリ」およ
び「レイト」領域の双方においてまたはアーリまたはレ
イトのいずれでもない）、およびＳ（単一の遷移のみが
とらえる）に対する差を保持する。この２つの間の差の
テストはＢ−Ｓテストと呼ばれ、これもまたバスライン
８５′を経て決定８２に送られる。遷移が「Ｅ」および
「Ｌ」領域の双方でとらえるか、またはどちらの領域で
も遷移が何もとらえられない場合には、ＸＥ８２５およ
びＸＬ８２６の出力は同一の論理レベルであり、それで
ＸＯＲ８２９の出力は０であり、他の態様では「１」で
ある。カウンタＢ（両者のための）およびＳ（一方のた
めの）はそれに従ってインクリメントされる。カウンタ
および減算器の内容は、調整決定を行なうために位相調
整決定ブロック８２が必要とするエッジ分布情報であ
る。
【００２３】図９から図２０は位相調整決定プロセスの
ためのエッジ分布分析を例示する図である。図７におい
て、位相シフトされた集積された時間ルーラ信号ＳＢＩ
ＴＣＫ１６′が示され、検出領域は前に説明されたよう
に規定される。重なったアイ図フォーマットで描かれた
データ波形、ならびに立ち上がり縁（４０２）および立
ち下がり縁（４０３）それぞれのためのエッジ分布のた
めのヒストグラム情報は、ヒストグラムがより高い集中
を有するところでラインの高まった集中として示され
る。図７および図８の行（Ａ）は「インロック」状態
（またはゼロ度ずれ）を例示し、そのときＳＢＩＴＣＫ
の立ち上がり縁は、ライン４０１によって示されるよう
に、データアイの中心と整列される。この場合の分布の
観察は図８を参照して明らかになる。
ためのエッジ分布分析を例示する図である。図７におい
て、位相シフトされた集積された時間ルーラ信号ＳＢＩ
ＴＣＫ１６′が示され、検出領域は前に説明されたよう
に規定される。重なったアイ図フォーマットで描かれた
データ波形、ならびに立ち上がり縁（４０２）および立
ち下がり縁（４０３）それぞれのためのエッジ分布のた
めのヒストグラム情報は、ヒストグラムがより高い集中
を有するところでラインの高まった集中として示され
る。図７および図８の行（Ａ）は「インロック」状態
（またはゼロ度ずれ）を例示し、そのときＳＢＩＴＣＫ
の立ち上がり縁は、ライン４０１によって示されるよう
に、データアイの中心と整列される。この場合の分布の
観察は図８を参照して明らかになる。
【００２４】１．ほとんどすべての遷移は「Ｉ」、１０
１、領域内でとらえられる。分布の末端４０２′におけ
るいくつかのエッジは「Ｏ」領域内である。列１１１に
示されるＩ−Ｏテスト結果は位置最大値をとるはずであ
る。
１、領域内でとらえられる。分布の末端４０２′におけ
るいくつかのエッジは「Ｏ」領域内である。列１１１に
示されるＩ−Ｏテスト結果は位置最大値をとるはずであ
る。
【００２５】２．分布の対称性および整列のために等し
い遷移が「Ｅ」および「Ｌ」領域でとらえられる。列１
１２に示されるＥ−Ｌテスト結果は０であるはずであ
る。
い遷移が「Ｅ」および「Ｌ」領域でとらえられる。列１
１２に示されるＥ−Ｌテスト結果は０であるはずであ
る。
【００２６】３．１つの遷移しか各サンプリングではと
らえることができないので、列１１３でのＢ−Ｓテスト
は負の最大値をとるはずである。
らえることができないので、列１１３でのＢ−Ｓテスト
は負の最大値をとるはずである。
【００２７】４．ハッチングされた曲線領域４０２によ
って示される立ち上がり縁分布はアーリ（「Ｅ」）領域
で中心決めされ、その結果ＲＥ（ライジングアーリ）は
ＲＬ（ライジングレイト）よりはるかに大きく、一方Ｆ
Ｅ（フォーリングアーリ）はＦＬ（フォーリングレイ
ト）よりはるかに小さい。その理由は立ち下がり縁分布
曲線４０３はレイト（「Ｌ」）領域で中心決めされるか
らである。
って示される立ち上がり縁分布はアーリ（「Ｅ」）領域
で中心決めされ、その結果ＲＥ（ライジングアーリ）は
ＲＬ（ライジングレイト）よりはるかに大きく、一方Ｆ
Ｅ（フォーリングアーリ）はＦＬ（フォーリングレイ
ト）よりはるかに小さい。その理由は立ち下がり縁分布
曲線４０３はレイト（「Ｌ」）領域で中心決めされるか
らである。
【００２８】同一の分析技術がＳＢＩＴＣＫが、各々デ
ータアイの中心に対して、行（Ｂ）における９０度位相
が外れた場合、行（Ｃ）における１８０度位相が外れた
場合、および行（Ｄ）における−９０（２７０）度位相
が外れた場合の状態によって例示される。もし１８０度
位相が外れれば、Ｅ−Ｌテストの結果はそれが整列され
た場合と同一であることに注目されたい。このように、
このテストは０度と１８０度との間の位相のずれを区別
するために使用できない。しかしながら、Ｉ−Ｏの数は
符号の変化で最大になり、２つの区別のための信頼でき
るテストである。列１１１のＩ−Ｏテストの結果は９０
度または−９０度位相が外れた状態の場合に対して同一
であり、かつゆえにこれらの２つの状態を区別するため
に使用できない。この情報はアップ／ダウンタイプの位
相調整の方向を決定するために必要である。しかしなが
ら、列１１２のＥ−Ｌテストはこれら２つに対して最大
の対向する数を有し、それでＥ−Ｌテストは明らかにＳ
ＢＩＴＣＫがデータより先かまたはデータより遅れるか
を調べるためのテストである。上の分析から、テストＥ
−ＬまたはテストＩ−ＯはＳＢＩＴＣＫ位相ずれの関数
であり、２つの関数は９０度位相がずれていることがわ
かる。
ータアイの中心に対して、行（Ｂ）における９０度位相
が外れた場合、行（Ｃ）における１８０度位相が外れた
場合、および行（Ｄ）における−９０（２７０）度位相
が外れた場合の状態によって例示される。もし１８０度
位相が外れれば、Ｅ−Ｌテストの結果はそれが整列され
た場合と同一であることに注目されたい。このように、
このテストは０度と１８０度との間の位相のずれを区別
するために使用できない。しかしながら、Ｉ−Ｏの数は
符号の変化で最大になり、２つの区別のための信頼でき
るテストである。列１１１のＩ−Ｏテストの結果は９０
度または−９０度位相が外れた状態の場合に対して同一
であり、かつゆえにこれらの２つの状態を区別するため
に使用できない。この情報はアップ／ダウンタイプの位
相調整の方向を決定するために必要である。しかしなが
ら、列１１２のＥ−Ｌテストはこれら２つに対して最大
の対向する数を有し、それでＥ−Ｌテストは明らかにＳ
ＢＩＴＣＫがデータより先かまたはデータより遅れるか
を調べるためのテストである。上の分析から、テストＥ
−ＬまたはテストＩ−ＯはＳＢＩＴＣＫ位相ずれの関数
であり、２つの関数は９０度位相がずれていることがわ
かる。
【００２９】図９から図２１において、「Ｉ」領域の幅
のばらつきおよびとらえられたデータ遷移分布のピーク
間の値のばらつきが考慮される。図９、図１０および図
１１は「Ｉ」領域の幅が大きい、中くらい、および小さ
い場合のＩ−Ｏテスト結果をそれぞれ例示する。「Ｉ」
領域の幅は影をつけられたエリアで示される。Ｉ−Ｏテ
ストは主に０度のずれと１８０度のずれを区別するため
のものであるので、図９のＩ−Ｏ曲線５５１によって示
される大きな「Ｉ」領域幅は、１８０度に近い大きな傾
斜を有し、図１１の曲線５５３によって示される小さな
「Ｉ」領域幅よりはるかにそのタスクに適切である。図
１２、図１３および図１４は、総データエッジ分布がビ
ット期間の約±３０％の中間ピーク値を有する標準的な
ガウス分布で描かれることを除いては、同一の状況に対
するものである。大きな「Ｉ」領域幅を使用すべきであ
るという同一の結論に達することが可能である。図１５
から図１７は総エッジ分布のピーク間値が大きい場合の
状況を示し、図１８−２０はデータエッジ分布のピーク
間値が小さい場合の状況を示す。要約すると、すべての
場合に対して、大きな「Ｉ」領域幅はずれがない場合と
１８０度のずれの場合との間の区別をより簡単なものに
する。図１８から図２０はエッジ分布のピーク間値が小
さい場合の状況に対するものであり、同一の結論に達す
ることが可能である。図２１ａ−ｅはエッジ分布の異な
ったテストおよびピーク間値に対する上の議論を要約し
たものである。
のばらつきおよびとらえられたデータ遷移分布のピーク
間の値のばらつきが考慮される。図９、図１０および図
１１は「Ｉ」領域の幅が大きい、中くらい、および小さ
い場合のＩ−Ｏテスト結果をそれぞれ例示する。「Ｉ」
領域の幅は影をつけられたエリアで示される。Ｉ−Ｏテ
ストは主に０度のずれと１８０度のずれを区別するため
のものであるので、図９のＩ−Ｏ曲線５５１によって示
される大きな「Ｉ」領域幅は、１８０度に近い大きな傾
斜を有し、図１１の曲線５５３によって示される小さな
「Ｉ」領域幅よりはるかにそのタスクに適切である。図
１２、図１３および図１４は、総データエッジ分布がビ
ット期間の約±３０％の中間ピーク値を有する標準的な
ガウス分布で描かれることを除いては、同一の状況に対
するものである。大きな「Ｉ」領域幅を使用すべきであ
るという同一の結論に達することが可能である。図１５
から図１７は総エッジ分布のピーク間値が大きい場合の
状況を示し、図１８−２０はデータエッジ分布のピーク
間値が小さい場合の状況を示す。要約すると、すべての
場合に対して、大きな「Ｉ」領域幅はずれがない場合と
１８０度のずれの場合との間の区別をより簡単なものに
する。図１８から図２０はエッジ分布のピーク間値が小
さい場合の状況に対するものであり、同一の結論に達す
ることが可能である。図２１ａ−ｅはエッジ分布の異な
ったテストおよびピーク間値に対する上の議論を要約し
たものである。
【００３０】図２１ａ−ｅは３つの異なったピーク間値
に対するエッジ分布を示す。曲線Ａ、ＢおよびＣはそれ
ぞれ小さい、中ぐらい、および大きいピーク間値を有す
るエッジ分布に対するものである。図２１ｂにおいて、
データエッジ分布の平均に対するＳＢＩＴＣＫずれの関
数としてのＥ−Ｌテストの結果は、上の３つの場合に対
してそれぞれプロットされる。このテストＥ−Ｌはまた
回路が「インロック」であるかどうかを決定するために
使用される。絶対しきい値数ｄが特定され、これは１サ
ンプリング期間における「アーリ」エッジの数と「レイ
ト」エッジの数との間の差に対して許容される最大数で
ある。もしこの差がｄより少なければ、調整は何も行な
う必要がない。Ｅ−Ｌの絶対値がｄを越えれば、集積さ
れた時間ルーラの「アップ」または「ダウン」位相シフ
ティングが可能化される。アップ／ダウンシフト方向は
Ｅ−Ｌが正の値を有するかまたは負の値を有するかに依
存する。ｐＡ、ｐＢおよびｐＣのための位相整列器は、
異なったデータ遷移分布のために、同じしきい値ｄに対
して異なっていることにも図面で注意されたい。曲線Ａ
のようなより小さなピーク間値を有するデータエッジ分
布は、より小さな整列誤差、ｐＡを有する。デジタルフ
ィルタ機能もまたノイズによって生じる一時的な位相変
化からの影響を退けるために含まれてもよい。しかしな
がら、これは後に論じられる最適化されたサンプリング
サイズを選択することによって主に達成される。図２１
ｃにおいて、位相ずれの関数としてのＩ−Ｏテストの結
果は、３つのタイプのエッジ分布に対してプロットされ
る。前述のように、Ｅ−Ｌの絶対値がしきい値ｄより下
であれば、ＳＢＩＴＣＫとデータとの位相関係は０度に
近いか、または１８０度の近隣のいずれかである。Ｉ−
Ｏテストは主にこの２つを区別するためのものであり、
これはＩ−Ｏテストがこれら２つの事例において反対の
最大値を有するので難しいタスクではない。図２１ｄは
Ｂ−Ｓテストからの結果のプロットを示し、データは各
ビットに対して遷移を有し、かつこのデータに関連する
優勢なデューティサイクル歪みジッタがあると想定す
る。Ｂ−ＳテストはＩ−Ｏテストによって与えられる情
報より多い位相整列に関する情報を与えるわけではな
い。これは二重チェック条件として使用されてもよい。
に対するエッジ分布を示す。曲線Ａ、ＢおよびＣはそれ
ぞれ小さい、中ぐらい、および大きいピーク間値を有す
るエッジ分布に対するものである。図２１ｂにおいて、
データエッジ分布の平均に対するＳＢＩＴＣＫずれの関
数としてのＥ−Ｌテストの結果は、上の３つの場合に対
してそれぞれプロットされる。このテストＥ−Ｌはまた
回路が「インロック」であるかどうかを決定するために
使用される。絶対しきい値数ｄが特定され、これは１サ
ンプリング期間における「アーリ」エッジの数と「レイ
ト」エッジの数との間の差に対して許容される最大数で
ある。もしこの差がｄより少なければ、調整は何も行な
う必要がない。Ｅ−Ｌの絶対値がｄを越えれば、集積さ
れた時間ルーラの「アップ」または「ダウン」位相シフ
ティングが可能化される。アップ／ダウンシフト方向は
Ｅ−Ｌが正の値を有するかまたは負の値を有するかに依
存する。ｐＡ、ｐＢおよびｐＣのための位相整列器は、
異なったデータ遷移分布のために、同じしきい値ｄに対
して異なっていることにも図面で注意されたい。曲線Ａ
のようなより小さなピーク間値を有するデータエッジ分
布は、より小さな整列誤差、ｐＡを有する。デジタルフ
ィルタ機能もまたノイズによって生じる一時的な位相変
化からの影響を退けるために含まれてもよい。しかしな
がら、これは後に論じられる最適化されたサンプリング
サイズを選択することによって主に達成される。図２１
ｃにおいて、位相ずれの関数としてのＩ−Ｏテストの結
果は、３つのタイプのエッジ分布に対してプロットされ
る。前述のように、Ｅ−Ｌの絶対値がしきい値ｄより下
であれば、ＳＢＩＴＣＫとデータとの位相関係は０度に
近いか、または１８０度の近隣のいずれかである。Ｉ−
Ｏテストは主にこの２つを区別するためのものであり、
これはＩ−Ｏテストがこれら２つの事例において反対の
最大値を有するので難しいタスクではない。図２１ｄは
Ｂ−Ｓテストからの結果のプロットを示し、データは各
ビットに対して遷移を有し、かつこのデータに関連する
優勢なデューティサイクル歪みジッタがあると想定す
る。Ｂ−ＳテストはＩ−Ｏテストによって与えられる情
報より多い位相整列に関する情報を与えるわけではな
い。これは二重チェック条件として使用されてもよい。
【００３１】図２２はさまざまな条件に対する真理テー
ブルを示し、図２の位相調整決定ブロック８２の対応す
る決定制御信号出力がまとめられている。Ｅ−Ｌ、Ｉ−
Ｏ、およびＢ−Ｓテストは各象限において予め決定され
た特徴を有し、それは位相調整決定を行なうために使用
され得る。この条件はアナログＰＬＬベースのシステム
とは異なり、位相検出器からの位相誤差信号が即座に応
答してＶＣＯの周波数調整を結果として生じる。誤差信
号を平滑化するためのローパスフィルタは、そのような
アナログＰＬＬループにおいて、ノイズによって引き起
こされる位相誤差信号における高周波数成分を退けるた
めに必要であり、一方で実の周波数または位相ドリフチ
ングを表わす低周波数位相ばらつき情報を保持する。し
かしながら、このデジタルアプローチにおいて、エッジ
平均化メカニズムは固有にローパスフィルタの機能性を
有する。その理由は位相調整決定コマンドは個々のエッ
ジの位相誤差に基づいて発生されるのではなく、平均化
されたエッジ位置または多くのビットに対する位相誤差
の平均に基づくからである。テーブルの機能を実現化す
るための決定論理は相対的に単純であり得る。たとえ
ば、もし各デジタル的に制御された調整可能な位相シフ
トステップが非常に小さければ（最小遅延ユニットの遅
延）、純粋な組み合わせ論理はＥ−Ｌ、Ｉ−Ｏテスト出
力条件を、位相調整制御出力ＵＰＤＮＥＮおよびＵＰＤ
Ｎへの入力としてマッピングするのに単に十分であれば
よい。各ステップに対して許容された位相調整の量は、
検出された位相誤差の大きさに関わらず小さいので、別
のタイプのローパスフィルタリングがスキーム内に埋め
込まれる。付加的なデジタルフィルタ機能もまた実現可
能である。たとえば、テストの値だけではなく値の変化
率もまた調整決定を行なうためにカウントされ得る。さ
らに、様々な値調整ステップもまた検出された位相誤差
の大きさに依存して、かつ位相ずれの象限に依存して使
用され得る。「ＦＳ」出力信号（ファースト／スローモ
ードスイッチ）もまた発生され、もし検出された位相差
が±９０度より大きければ、またはそれがＱ２またはＱ
３にあれば、より大きな位相調整ステップまたは１つの
調整における複数のステップが使用されてもよい。これ
は高速調整がしばしば必要とされる初期のロックイン期
間の間に有用である。
ブルを示し、図２の位相調整決定ブロック８２の対応す
る決定制御信号出力がまとめられている。Ｅ−Ｌ、Ｉ−
Ｏ、およびＢ−Ｓテストは各象限において予め決定され
た特徴を有し、それは位相調整決定を行なうために使用
され得る。この条件はアナログＰＬＬベースのシステム
とは異なり、位相検出器からの位相誤差信号が即座に応
答してＶＣＯの周波数調整を結果として生じる。誤差信
号を平滑化するためのローパスフィルタは、そのような
アナログＰＬＬループにおいて、ノイズによって引き起
こされる位相誤差信号における高周波数成分を退けるた
めに必要であり、一方で実の周波数または位相ドリフチ
ングを表わす低周波数位相ばらつき情報を保持する。し
かしながら、このデジタルアプローチにおいて、エッジ
平均化メカニズムは固有にローパスフィルタの機能性を
有する。その理由は位相調整決定コマンドは個々のエッ
ジの位相誤差に基づいて発生されるのではなく、平均化
されたエッジ位置または多くのビットに対する位相誤差
の平均に基づくからである。テーブルの機能を実現化す
るための決定論理は相対的に単純であり得る。たとえ
ば、もし各デジタル的に制御された調整可能な位相シフ
トステップが非常に小さければ（最小遅延ユニットの遅
延）、純粋な組み合わせ論理はＥ−Ｌ、Ｉ−Ｏテスト出
力条件を、位相調整制御出力ＵＰＤＮＥＮおよびＵＰＤ
Ｎへの入力としてマッピングするのに単に十分であれば
よい。各ステップに対して許容された位相調整の量は、
検出された位相誤差の大きさに関わらず小さいので、別
のタイプのローパスフィルタリングがスキーム内に埋め
込まれる。付加的なデジタルフィルタ機能もまた実現可
能である。たとえば、テストの値だけではなく値の変化
率もまた調整決定を行なうためにカウントされ得る。さ
らに、様々な値調整ステップもまた検出された位相誤差
の大きさに依存して、かつ位相ずれの象限に依存して使
用され得る。「ＦＳ」出力信号（ファースト／スローモ
ードスイッチ）もまた発生され、もし検出された位相差
が±９０度より大きければ、またはそれがＱ２またはＱ
３にあれば、より大きな位相調整ステップまたは１つの
調整における複数のステップが使用されてもよい。これ
は高速調整がしばしば必要とされる初期のロックイン期
間の間に有用である。
【００３２】図２３は「インロック」条件を決定するた
めの別の方法を与えるエッジ分布サンプラのための代替
の実施例の図である。ノード２５から２９の信号はさら
に２つの単位遅延分遅延され、２つのさらなる組のサン
プリング点３２５から３２９および４２５から４２９を
与える。ＳＢＩＴＣＫ１６′もまた１単位遅延だけ遅延
され、その結果サンプリング点３２５から３２９は中心
グループであり、サンプリング点２５から２９は左側の
グループになり、サンプリング点４２５から４２９は右
側のサンプリンググループである。エッジ分布サンプリ
ングは３つのグループすべてに対して行なわれ、位相調
整プロセスは中止されてもよいし、その回路は位相ずれ
が中心グループに対してほぼ０、左側グループに対して
正（データがＳＢＩＴＣＫより先に進んでいる）、およ
び右側グループに対して負（データがＳＢＩＴＣＫより
遅れている）が検出された場合に、「インロック」であ
ると考えられてもよい。
めの別の方法を与えるエッジ分布サンプラのための代替
の実施例の図である。ノード２５から２９の信号はさら
に２つの単位遅延分遅延され、２つのさらなる組のサン
プリング点３２５から３２９および４２５から４２９を
与える。ＳＢＩＴＣＫ１６′もまた１単位遅延だけ遅延
され、その結果サンプリング点３２５から３２９は中心
グループであり、サンプリング点２５から２９は左側の
グループになり、サンプリング点４２５から４２９は右
側のサンプリンググループである。エッジ分布サンプリ
ングは３つのグループすべてに対して行なわれ、位相調
整プロセスは中止されてもよいし、その回路は位相ずれ
が中心グループに対してほぼ０、左側グループに対して
正（データがＳＢＩＴＣＫより先に進んでいる）、およ
び右側グループに対して負（データがＳＢＩＴＣＫより
遅れている）が検出された場合に、「インロック」であ
ると考えられてもよい。
【００３３】ビットシリアライザ（図２４） 図２４を参照して、図２４のビットシリアライザ３０の
ための回路が開示され、これはパラレルデータ入力を直
列化し、かつＢＩＴＣＫと呼ばれる「補償された」クロ
ックを与える。パラレルデータＴＤＡＴＡ（４：０）は
入力レジスタにラッチされ、ＢＴ１の立ち上がり縁の前
のＤＬの立ち上がり縁でＴＤ１からＴＤ５で有効であ
る。ＴＤ１からＴＤ５はＴＤＡＴＡ（４：０）の補数で
ある。インバータ３３′の入力におけるノード３３は、
ＭＯＳスイッチＳＷ１−ＳＷ５のいずれもがオンでなけ
れば、弱駆動装置３５によってハイにされる。ＢＴ１の
パルスが到着すると、それは１／２Ｔｂの持続期間の間
ＭＯＳスイッチＳＷ１をオンする。ＳＷ１が接続されて
いる出力ＴＤ１はローであるので、ＭＴＲまたはノード
３３は１／２Ｔｂの間ローにされる。これによりＴ−Ｆ
Ｆ３２′は１２でＳＥＲＯの出力遷移を生じる。半ビッ
ト遅れたＢＴ１はローに戻り、ＳＷ１をオフし、ノード
３４上のＸＴＲを０に戻す。このシーケンスはレジスタ
のゲートされたリードアウトとして繰り返される。入力
レジスタのビットの１つが０であれば、そのビットに対
して出力ＳＥＲＯで遷移は何も発生しない。この動作
は、発明者の初期の同時係属中の出願である１９９３年
６月１７日に出願された特願平０５−１４６２４５にお
いてより詳しく説明される。
ための回路が開示され、これはパラレルデータ入力を直
列化し、かつＢＩＴＣＫと呼ばれる「補償された」クロ
ックを与える。パラレルデータＴＤＡＴＡ（４：０）は
入力レジスタにラッチされ、ＢＴ１の立ち上がり縁の前
のＤＬの立ち上がり縁でＴＤ１からＴＤ５で有効であ
る。ＴＤ１からＴＤ５はＴＤＡＴＡ（４：０）の補数で
ある。インバータ３３′の入力におけるノード３３は、
ＭＯＳスイッチＳＷ１−ＳＷ５のいずれもがオンでなけ
れば、弱駆動装置３５によってハイにされる。ＢＴ１の
パルスが到着すると、それは１／２Ｔｂの持続期間の間
ＭＯＳスイッチＳＷ１をオンする。ＳＷ１が接続されて
いる出力ＴＤ１はローであるので、ＭＴＲまたはノード
３３は１／２Ｔｂの間ローにされる。これによりＴ−Ｆ
Ｆ３２′は１２でＳＥＲＯの出力遷移を生じる。半ビッ
ト遅れたＢＴ１はローに戻り、ＳＷ１をオフし、ノード
３４上のＸＴＲを０に戻す。このシーケンスはレジスタ
のゲートされたリードアウトとして繰り返される。入力
レジスタのビットの１つが０であれば、そのビットに対
して出力ＳＥＲＯで遷移は何も発生しない。この動作
は、発明者の初期の同時係属中の出願である１９９３年
６月１７日に出願された特願平０５−１４６２４５にお
いてより詳しく説明される。
【００３４】遅延ユニット（図２５） 時間ルーラ信号ＢＴ１−ＢＴ５を与える図３の遅延ライ
ン２１は、複数個のカスケード接続された調整可能な遅
延ユニット２１から構成され、その各々は公称的に１／
２Ｔｂの遅延を与える。図２５は調整可能な遅延ユニッ
ト２１′が好ましくは２つの部分、すなわち粗いステッ
プユニット２１１および細かいステップユニット２１２
からなることを示す。粗いステップユニット２１１は２
つの部分、つまり固定段遅延２２１および可変段遅延２
２２によって形成される。固定段遅延２２１にはｋ段の
遅延セル２５０（ｄ１からｄｋ）があり、可変段遅延２
２２に対してはｍ段の遅延セル２５０がある。遅延セル
２５０の実施例の１つは図２６に示され、これは３つの
インバータを採用する。ＩＮからＯＵＴへの遅延はＴ
stepとして規定され、一方ＩＮからＤＯＵＴまでの遅延
はＴdop として規定される。遅延セルＤＶ１（２２３）
の入力から可変段遅延２２２のＭＵＸ２２５出力ＤＬＹ
Ｍまでの遅延は、ライン２３２上のデジタルコマンドコ
ードに依存し、これはＭＸ１からＭＸＭを介してＤＬＹ
ＭまでのＭＵＸ２３５のただ１つの経路を選択する。Ｍ
Ｘ１からＭＸＭを介してＭＵＸ２２５の出力までのＭＵ
Ｘ２２５における遅延はすべて同一（Ｔmux ）であると
仮定し、かつデジタルコマンドコードはＭＸ１からＤＬ
ＹＭまでの経路を選択すると仮定するか、またはもしｉ
の遅延段が可変段遅延２２２で選択されれば、粗いステ
ップユニット２１１の総遅延が得られる。
ン２１は、複数個のカスケード接続された調整可能な遅
延ユニット２１から構成され、その各々は公称的に１／
２Ｔｂの遅延を与える。図２５は調整可能な遅延ユニッ
ト２１′が好ましくは２つの部分、すなわち粗いステッ
プユニット２１１および細かいステップユニット２１２
からなることを示す。粗いステップユニット２１１は２
つの部分、つまり固定段遅延２２１および可変段遅延２
２２によって形成される。固定段遅延２２１にはｋ段の
遅延セル２５０（ｄ１からｄｋ）があり、可変段遅延２
２２に対してはｍ段の遅延セル２５０がある。遅延セル
２５０の実施例の１つは図２６に示され、これは３つの
インバータを採用する。ＩＮからＯＵＴへの遅延はＴ
stepとして規定され、一方ＩＮからＤＯＵＴまでの遅延
はＴdop として規定される。遅延セルＤＶ１（２２３）
の入力から可変段遅延２２２のＭＵＸ２２５出力ＤＬＹ
Ｍまでの遅延は、ライン２３２上のデジタルコマンドコ
ードに依存し、これはＭＸ１からＭＸＭを介してＤＬＹ
ＭまでのＭＵＸ２３５のただ１つの経路を選択する。Ｍ
Ｘ１からＭＸＭを介してＭＵＸ２２５の出力までのＭＵ
Ｘ２２５における遅延はすべて同一（Ｔmux ）であると
仮定し、かつデジタルコマンドコードはＭＸ１からＤＬ
ＹＭまでの経路を選択すると仮定するか、またはもしｉ
の遅延段が可変段遅延２２２で選択されれば、粗いステ
ップユニット２１１の総遅延が得られる。
【００３５】 Ｔcoarse＝Ｋ（Ｔstep）＋Ｔdop ＋Ｔmux ＋ｉ（Ｔstep）＝Ｔint ＋ｉ（Ｔst ep ） （ｉ＝ｌ，ｍ） ここでＴint は遅延ユニットの「固定された」部分、つ
まりその固有の遅延である。パラメータｋおよびｍの値
は、すべての処理および動作条件下で、ユニット遅延素
子調整可能範囲が要求される公称遅延（１／２Ｔｂ）を
生じることができるのに十分大きいことを保証するよう
に選択される。Ｔstep、遅延セル２５０の遅延、は動作
の分解能を決定する動作のベース遅延または最小調整可
能遅延である。Ｔint は動作周波数の上限を決定する遅
延ユニットの固有の遅延である。遅延ユニット２１は、
ＴstepおよびＴint の双方が目標にされた周波数にとっ
て満足なものであれば、単に「粗い」ステップユニット
それ自体を使用することによって構築され得る。細かい
ステップユニット２１２を加えることは、より高い周波
数動作およびより低い周波数またはより大きな周波数範
囲動作の双方にとって有益である。前者にとっては、Ｔ
stepより細かい調整でさえ、分解能を改良してタイミン
グ誤差を低減するために細かいステップユニット２１２
で達成される。後者の場合については、Ｔstepはより大
きな値が選択され得る（たとえば１０ｘ）。細かいステ
ップユニット２１２は、そのベース遅延セル遅延がより
細かい値（たとえばＴstepの１０分の１）である状態で
粗いステップ２１１と全く同じ構造を有してもよいし、
異なった構造で構築されてもよい。いずれの場合でも、
細かいステップ遅延ユニット２１２の遅延をやはり制御
するのはバス２３２上のデジタルコマンドコードであ
る。この例に対して、粗いステップ調整は各遅延素子に
与えられると仮定されたい。もし合計で１０（２Ｎ＝２
×５＝１０）の粗いステップ調整が同時に遅延ユニット
に与えられれば、１０×Ｔstepの総遅延範囲調整が全体
の遅延ラインに対して生じるであろう。遅延ユニットに
対する別の要求は、パルスが遅延ラインを通って移動す
る間に歪みのないパルス幅を確実にするために、一致し
た信号立ち上がり間および立ち下がり間遅延である。イ
ンバータ２１３はＤＬＹＩＮ２１０からＤＬＹＯＵＴ２
２０への信号の極性を反転するために使用され、そのた
め１つおきの遅延ユニットに対して（またはビット時間
遅延）、信号は反転されず、遅延ユニット内の立ち上が
りおよび立ち下がり遅延におけるどんな不一致もキャン
セルされる。
まりその固有の遅延である。パラメータｋおよびｍの値
は、すべての処理および動作条件下で、ユニット遅延素
子調整可能範囲が要求される公称遅延（１／２Ｔｂ）を
生じることができるのに十分大きいことを保証するよう
に選択される。Ｔstep、遅延セル２５０の遅延、は動作
の分解能を決定する動作のベース遅延または最小調整可
能遅延である。Ｔint は動作周波数の上限を決定する遅
延ユニットの固有の遅延である。遅延ユニット２１は、
ＴstepおよびＴint の双方が目標にされた周波数にとっ
て満足なものであれば、単に「粗い」ステップユニット
それ自体を使用することによって構築され得る。細かい
ステップユニット２１２を加えることは、より高い周波
数動作およびより低い周波数またはより大きな周波数範
囲動作の双方にとって有益である。前者にとっては、Ｔ
stepより細かい調整でさえ、分解能を改良してタイミン
グ誤差を低減するために細かいステップユニット２１２
で達成される。後者の場合については、Ｔstepはより大
きな値が選択され得る（たとえば１０ｘ）。細かいステ
ップユニット２１２は、そのベース遅延セル遅延がより
細かい値（たとえばＴstepの１０分の１）である状態で
粗いステップ２１１と全く同じ構造を有してもよいし、
異なった構造で構築されてもよい。いずれの場合でも、
細かいステップ遅延ユニット２１２の遅延をやはり制御
するのはバス２３２上のデジタルコマンドコードであ
る。この例に対して、粗いステップ調整は各遅延素子に
与えられると仮定されたい。もし合計で１０（２Ｎ＝２
×５＝１０）の粗いステップ調整が同時に遅延ユニット
に与えられれば、１０×Ｔstepの総遅延範囲調整が全体
の遅延ラインに対して生じるであろう。遅延ユニットに
対する別の要求は、パルスが遅延ラインを通って移動す
る間に歪みのないパルス幅を確実にするために、一致し
た信号立ち上がり間および立ち下がり間遅延である。イ
ンバータ２１３はＤＬＹＩＮ２１０からＤＬＹＯＵＴ２
２０への信号の極性を反転するために使用され、そのた
め１つおきの遅延ユニットに対して（またはビット時間
遅延）、信号は反転されず、遅延ユニット内の立ち上が
りおよび立ち下がり遅延におけるどんな不一致もキャン
セルされる。
【００３６】図３を参照して、ライン１０００上のアッ
プ／ダウンシフタ９０′からのデジタルコマンドは、す
べての遅延ユニットが同一であり、かつ適切なコードが
任意の特定の事例に選ばれるとすれば、各々の遅延がビ
ット期間の半分（１／２Ｔｂ）に等しく、遅延ユニット
において±１ステップであるくらいに正確であるように
遅延ユニット２１および２１′の各々を制御する。
プ／ダウンシフタ９０′からのデジタルコマンドは、す
べての遅延ユニットが同一であり、かつ適切なコードが
任意の特定の事例に選ばれるとすれば、各々の遅延がビ
ット期間の半分（１／２Ｔｂ）に等しく、遅延ユニット
において±１ステップであるくらいに正確であるように
遅延ユニット２１および２１′の各々を制御する。
【００３７】図３および図２７を参照して、遅延ライン
２１検出は位置合わせプロセスによって遅延ユニットの
レベルステータスを「サンプリング」することによって
実行され、このプロセスは位相検出器およびポスト遅延
６０′の遅延ユニット５０１から５０６を介してＢＴ３
からの遅延ユニットの各モニタされたノードを見る。モ
ニタされたノードは、任意の動作条件における任意の２
つの連続ノード間の時間遅延が１／２Ｔｂより小さくな
るように選択される。サンプリングレジスタ７０′はＬ
ＣＬＫの立ち上がり縁で各モニタされたノードのレベル
をサンプリングし、前のＤＴＲＣＫ立ち上がり縁の位置
を突き止める。代替的に、前の立ち上がり縁の位置を突
き止めるタスクはまた対応するＲＳフリップフロップを
順次設定することによっても達成され、これらのフリッ
プフロップは各モニタされたノードでのパルスの到着が
あるとモニタされたノードの各々に接続される。ＤＴＲ
ＣＫ立ち上がり縁の発生時に、設定されたおよび設定さ
れていないＲＳフリップフロップの間の境界を突き止め
ることによって、前の立ち上がり縁の位置を決定するた
めにＲＳフリップフロップステータスに問い合わせるこ
とが可能である。
２１検出は位置合わせプロセスによって遅延ユニットの
レベルステータスを「サンプリング」することによって
実行され、このプロセスは位相検出器およびポスト遅延
６０′の遅延ユニット５０１から５０６を介してＢＴ３
からの遅延ユニットの各モニタされたノードを見る。モ
ニタされたノードは、任意の動作条件における任意の２
つの連続ノード間の時間遅延が１／２Ｔｂより小さくな
るように選択される。サンプリングレジスタ７０′はＬ
ＣＬＫの立ち上がり縁で各モニタされたノードのレベル
をサンプリングし、前のＤＴＲＣＫ立ち上がり縁の位置
を突き止める。代替的に、前の立ち上がり縁の位置を突
き止めるタスクはまた対応するＲＳフリップフロップを
順次設定することによっても達成され、これらのフリッ
プフロップは各モニタされたノードでのパルスの到着が
あるとモニタされたノードの各々に接続される。ＤＴＲ
ＣＫ立ち上がり縁の発生時に、設定されたおよび設定さ
れていないＲＳフリップフロップの間の境界を突き止め
ることによって、前の立ち上がり縁の位置を決定するた
めにＲＳフリップフロップステータスに問い合わせるこ
とが可能である。
【００３８】図２７の実施例を参照して、もし遅延ユニ
ットの遅延が１／２Ｔｂの公称値に非常に近ければ、Ｄ
ＴＲＣＫの立ち上がり縁が遅延補償５２′への入力に到
着した場合に、前のＴＲＣＫ立ち上がり縁は遅延ライン
２１および位相検出遅延６０′のインターフェースにあ
るノードの周りまたはその近くのどこかであるはずであ
り、それはフルバイトクロック期間または２Ｎ遅延ユニ
ットの遅延量を遅延ライン２１によって遅延されてい
る。立ち上がり縁位置を示すレベル変化は、モニタされ
たノードのレベルがＤＴＲＣＫによってクロックされた
Ｄ型フリップフロップレジスタにラッチされた場合に、
この領域で観察される。この領域はライン１４上のサン
プリングクロックＤＴＲＣＫとサンプリングクロックＤ
Ｎ（ｊ：１）のさまざまな遅延されたコピーとの間のタ
イミングまたは位相差を詳しく調べる必要があるところ
であり、それは検出ウィンドと呼ばれる。遅延ユニット
へのコマンドコードが、遅延ユニットの遅延がちょうど
１／２Ｔｂであるように正しく設定されると仮定して、
発明者らは位相検出遅延６０における遅延５０３の出力
上の図２７および図２９のノードＷＣＮが、「ウィンド
中心ノード」になるように規定し、そこではサンプリン
グが行なわれたときに遅延が正しければ遷移が発生する
ことになっている。遅延ユニット２１の遅延がちょうど
１／２Ｔｂでなければ、遷移はウィンド中心の左側
（「アーリ」を示す）または右側（「レイト」を示す）
のいずれか側で検出される。
ットの遅延が１／２Ｔｂの公称値に非常に近ければ、Ｄ
ＴＲＣＫの立ち上がり縁が遅延補償５２′への入力に到
着した場合に、前のＴＲＣＫ立ち上がり縁は遅延ライン
２１および位相検出遅延６０′のインターフェースにあ
るノードの周りまたはその近くのどこかであるはずであ
り、それはフルバイトクロック期間または２Ｎ遅延ユニ
ットの遅延量を遅延ライン２１によって遅延されてい
る。立ち上がり縁位置を示すレベル変化は、モニタされ
たノードのレベルがＤＴＲＣＫによってクロックされた
Ｄ型フリップフロップレジスタにラッチされた場合に、
この領域で観察される。この領域はライン１４上のサン
プリングクロックＤＴＲＣＫとサンプリングクロックＤ
Ｎ（ｊ：１）のさまざまな遅延されたコピーとの間のタ
イミングまたは位相差を詳しく調べる必要があるところ
であり、それは検出ウィンドと呼ばれる。遅延ユニット
へのコマンドコードが、遅延ユニットの遅延がちょうど
１／２Ｔｂであるように正しく設定されると仮定して、
発明者らは位相検出遅延６０における遅延５０３の出力
上の図２７および図２９のノードＷＣＮが、「ウィンド
中心ノード」になるように規定し、そこではサンプリン
グが行なわれたときに遅延が正しければ遷移が発生する
ことになっている。遅延ユニット２１の遅延がちょうど
１／２Ｔｂでなければ、遷移はウィンド中心の左側
（「アーリ」を示す）または右側（「レイト」を示す）
のいずれか側で検出される。
【００３９】遅延ユニット２１で使用される同一の型の
遅延セルはまた、位相検出遅延６０′（５０１から５０
６）でも使用される。
遅延セルはまた、位相検出遅延６０′（５０１から５０
６）でも使用される。
【００４０】発明者らは、遅延ライン２１の異なったノ
ードから、バス信号における位相検出遅延およびポスト
遅延６０′からサンプリングレジスタ７０′への入力を
グループ分けし、それをＤＮ（ｊ：１）と呼ぶ。サンプ
リングレジスタ７０′からの出力は、上のノードに対し
てサンプリングされたレベルステータスであり、ＤＳＴ
（ｊ：１）と呼ばれる。発明者らは「…１１１…１１１
０００…」型のこのステータスコードは、「０−＞１」
遷移がそれがサンプリングしているときに起こっている
ノード近くで期待されることを示すことができる。「…
００１１１００００…」型のステータスコードは、もし
信号パルス幅が遅延ラインの遅延量に対して相対的に狭
ければ見られる。任意の２つの隣接するノード間の時間
遅延インターバルが任意の動作条件におけるパルス幅よ
り小さければ、そのパルスは２つのノード間に「埋め込
まれ」、パルスの遷移は見られないことに注目された
い。この場合の結果として生じるステータスコードは
「…０００００…」である。コマンドコードが適切であ
ると仮定して、ＷＣＮは、サンプリングレジスタ７０′
がレベルステータスをＤＦＦのものにラッチした場合
に、その周りでレベル変化または遷移が発生するノード
である。温度変化または電源ノイズが、遅延ユニット２
１の遅延がもはやビット期間の半分に等しくなくなる、
または遅延ライン２１の総遅延によりバイト期間にもは
や等しくなくなるように、遅延のばらつきが生じた場合
には、検出される遷移はＷＣＮの一方側であり、遅延ユ
ニット２１′の遅延が公称値より短いか長いかの指示を
与える。
ードから、バス信号における位相検出遅延およびポスト
遅延６０′からサンプリングレジスタ７０′への入力を
グループ分けし、それをＤＮ（ｊ：１）と呼ぶ。サンプ
リングレジスタ７０′からの出力は、上のノードに対し
てサンプリングされたレベルステータスであり、ＤＳＴ
（ｊ：１）と呼ばれる。発明者らは「…１１１…１１１
０００…」型のこのステータスコードは、「０−＞１」
遷移がそれがサンプリングしているときに起こっている
ノード近くで期待されることを示すことができる。「…
００１１１００００…」型のステータスコードは、もし
信号パルス幅が遅延ラインの遅延量に対して相対的に狭
ければ見られる。任意の２つの隣接するノード間の時間
遅延インターバルが任意の動作条件におけるパルス幅よ
り小さければ、そのパルスは２つのノード間に「埋め込
まれ」、パルスの遷移は見られないことに注目された
い。この場合の結果として生じるステータスコードは
「…０００００…」である。コマンドコードが適切であ
ると仮定して、ＷＣＮは、サンプリングレジスタ７０′
がレベルステータスをＤＦＦのものにラッチした場合
に、その周りでレベル変化または遷移が発生するノード
である。温度変化または電源ノイズが、遅延ユニット２
１の遅延がもはやビット期間の半分に等しくなくなる、
または遅延ライン２１の総遅延によりバイト期間にもは
や等しくなくなるように、遅延のばらつきが生じた場合
には、検出される遷移はＷＣＮの一方側であり、遅延ユ
ニット２１′の遅延が公称値より短いか長いかの指示を
与える。
【００４１】図２９は図２７のサンプリングレジスタ７
０′の入力における波形を示し、このステータスは異な
ったタイミング条件に対してサンプリングされる。ライ
ン５３１は遅延ユニットがその公称値に「較正され
る」、または遅延ラインが「インロック」である場合に
そのステータスを示す。ライン５３２はサンプリングク
ロックＤＴＲＣＫが「アーリ」の場合にそのステータス
を示し、これは遅延ユニットの遅延が、前の立ち上がり
遷移または遅延されたコピー５６１がＷＣＮにまだ到着
していないように、その公称値より大きい場合と等価で
ある。ライン５３３は遷移５６１がＷＣＮを通してしま
うようにサンプリングクロックが「レイト」である場合
のためのものである。サンプリングされたステータスコ
ードは図３０のマトリックスに示される。「インロッ
ク」条件列において、遷移またはレベルステータス変化
は、ＷＣ遅延ユニット範囲（５５２）の−０．５および
＋０．５の範囲内で発生する。「アーリ」条件列におい
て、遷移はサンプリングクロックがサンプリングしてい
る場合、ノードＤＤ ２とＤＤ １（ＳＤ ２とＳＤ
１，５３３との間のレベル差によって示される）の間で
発生した。これは遅延ユニットの遅延は公称値より大き
く、かつ制御は遅延ユニットの遅延を減少させるはずで
あることを示す。「レイト」条件列において、遷移はそ
れがサンプリングされている場合、ＳＵ １とＳＵ ２
との間のレベル変化５５３によって示されるノードＤＵ
１とＤＵ ２との間で発生した。この条件により制御
を遅延ユニットの遅延値を増大させるようにステップア
ップさせ、遷移をＷＣＮに向けて逆に移動させる。もし
遅延ユニットの遅延が１／２Ｔｂのその公称値に非常に
近ければ、ＷＣＮでの信号が、ＤＴＲＣＫが５６１をサ
ンプリングしているとき、図２９、に遷移しているとい
う強い可能性があり、それによりフリップフロップは準
安定状態に入る。しかしながら、フリップフロップＤＳ
Ｔ（ｊ：１）からの出力はバイトごとに１回サンプリン
グされるので、準安定フリップフロップ分解能に対して
数個のビット期間時間を許容することができ、出力が２
つの論理状態のうちの１つに落ち着くのに適切である。
位相検出遅延６０′を遅延ライン２０に加えることはウ
ィンド中心位置でのより詳細な観察を与える。遅延ユニ
ット５０１から５０３によって生じる付加的な遅延は、
サンプリングレジスタ７０におけるＤフリップフロップ
のセットアップ時間と同様に、遅延補償ブロック５２′
によって補償されるべきである。
０′の入力における波形を示し、このステータスは異な
ったタイミング条件に対してサンプリングされる。ライ
ン５３１は遅延ユニットがその公称値に「較正され
る」、または遅延ラインが「インロック」である場合に
そのステータスを示す。ライン５３２はサンプリングク
ロックＤＴＲＣＫが「アーリ」の場合にそのステータス
を示し、これは遅延ユニットの遅延が、前の立ち上がり
遷移または遅延されたコピー５６１がＷＣＮにまだ到着
していないように、その公称値より大きい場合と等価で
ある。ライン５３３は遷移５６１がＷＣＮを通してしま
うようにサンプリングクロックが「レイト」である場合
のためのものである。サンプリングされたステータスコ
ードは図３０のマトリックスに示される。「インロッ
ク」条件列において、遷移またはレベルステータス変化
は、ＷＣ遅延ユニット範囲（５５２）の−０．５および
＋０．５の範囲内で発生する。「アーリ」条件列におい
て、遷移はサンプリングクロックがサンプリングしてい
る場合、ノードＤＤ ２とＤＤ １（ＳＤ ２とＳＤ
１，５３３との間のレベル差によって示される）の間で
発生した。これは遅延ユニットの遅延は公称値より大き
く、かつ制御は遅延ユニットの遅延を減少させるはずで
あることを示す。「レイト」条件列において、遷移はそ
れがサンプリングされている場合、ＳＵ １とＳＵ ２
との間のレベル変化５５３によって示されるノードＤＵ
１とＤＵ ２との間で発生した。この条件により制御
を遅延ユニットの遅延値を増大させるようにステップア
ップさせ、遷移をＷＣＮに向けて逆に移動させる。もし
遅延ユニットの遅延が１／２Ｔｂのその公称値に非常に
近ければ、ＷＣＮでの信号が、ＤＴＲＣＫが５６１をサ
ンプリングしているとき、図２９、に遷移しているとい
う強い可能性があり、それによりフリップフロップは準
安定状態に入る。しかしながら、フリップフロップＤＳ
Ｔ（ｊ：１）からの出力はバイトごとに１回サンプリン
グされるので、準安定フリップフロップ分解能に対して
数個のビット期間時間を許容することができ、出力が２
つの論理状態のうちの１つに落ち着くのに適切である。
位相検出遅延６０′を遅延ライン２０に加えることはウ
ィンド中心位置でのより詳細な観察を与える。遅延ユニ
ット５０１から５０３によって生じる付加的な遅延は、
サンプリングレジスタ７０におけるＤフリップフロップ
のセットアップ時間と同様に、遅延補償ブロック５２′
によって補償されるべきである。
【００４２】遅延ユニットの較正は、動作において、２
つのモード、初期「パワーアップ」モードおよび通常の
動作モードを含む。これらのモードは、１９９３年６月
１７日出願の同時係属中の特願平０５−１４６２４５に
おいてより詳細に説明される。
つのモード、初期「パワーアップ」モードおよび通常の
動作モードを含む。これらのモードは、１９９３年６月
１７日出願の同時係属中の特願平０５−１４６２４５に
おいてより詳細に説明される。
【００４３】図２８はルーラ調整決定回路８０′（図
３）の一実施例のブロック図である。この回路への入力
はサンプリングレジスタＤＳＴ（ｊ：１）からのステー
タスコード出力であり、それはバイトサイクルごとに１
回サンプリング処理することによって与えられる。複合
ゲート８４′は立ち上がり遷移検出の機能を実行する。
ＸＯＲゲート８２への２つの入力が異なった論理レベル
であり、左側の入力が論理１でありさえすれば、ＡＮＤ
ゲート８３の出力はハイになり、２つの連続ノード８０
１と８０２との間で検出された「０−＞１」遷移または
立ち上がり縁遷移を示す。任意のサンプリングされたコ
ードに対してＸＤＳＴ（ｊ：１）入力バスラインには１
つの「１」しかないはずである。その理由は、もし遅延
ユニットが全体の遅延ライン２１がバイト期間に等しい
時間遅延させるように、１／２Ｔｂの公称値に較正され
るかまたはそれに近ければ、サンプリングサイクルあた
り遅延ライン２１には単一の立ち上がり縁しかないから
である。１つより多い「１」がＸＤＳＴ（ｊ：１）に存
在すれば、「ノイズ」条件、または「ロック・オン・２
ｘ」条件（遅延ユニットの遅延値が１／２Ｔｂの代わり
にＴｂに近いことを意味する）が示される。ステータス
デコード論理８５′は、ステータスコードＸＤＳＴ
（ｊ：１）をライン８５１から８５７上の７ライン検出
コードにデコードする。
３）の一実施例のブロック図である。この回路への入力
はサンプリングレジスタＤＳＴ（ｊ：１）からのステー
タスコード出力であり、それはバイトサイクルごとに１
回サンプリング処理することによって与えられる。複合
ゲート８４′は立ち上がり遷移検出の機能を実行する。
ＸＯＲゲート８２への２つの入力が異なった論理レベル
であり、左側の入力が論理１でありさえすれば、ＡＮＤ
ゲート８３の出力はハイになり、２つの連続ノード８０
１と８０２との間で検出された「０−＞１」遷移または
立ち上がり縁遷移を示す。任意のサンプリングされたコ
ードに対してＸＤＳＴ（ｊ：１）入力バスラインには１
つの「１」しかないはずである。その理由は、もし遅延
ユニットが全体の遅延ライン２１がバイト期間に等しい
時間遅延させるように、１／２Ｔｂの公称値に較正され
るかまたはそれに近ければ、サンプリングサイクルあた
り遅延ライン２１には単一の立ち上がり縁しかないから
である。１つより多い「１」がＸＤＳＴ（ｊ：１）に存
在すれば、「ノイズ」条件、または「ロック・オン・２
ｘ」条件（遅延ユニットの遅延値が１／２Ｔｂの代わり
にＴｂに近いことを意味する）が示される。ステータス
デコード論理８５′は、ステータスコードＸＤＳＴ
（ｊ：１）をライン８５１から８５７上の７ライン検出
コードにデコードする。
【００４４】図３１および図３２はステータスデコード
論理７１の機能を示す。図３１のライン８００は「ウィ
ンド中心」位置を示す。検出された遷移がウィンド中心
から−０．５および＋０．５遅延セルの範囲内、つまり
ゾーンＤ、Ｅであれば、ＸＷＣは「１」である。検出さ
れた遷移がウィンド中心の左（右）側の１つの遅延セル
の領域内であれば、ＸＤ１（ＸＵ１）は論理「１」であ
る。検出された遷移がウィンド中心の左（右）の３つの
遅延セル内であれば、ＸＤ３（ＸＵ３）は論理「１」に
なる。遷移がウィンド中心の左側で１遅延セル離れた領
域内にあれば、ＸＤ（ＸＵ）は論理「１」である。領域
の重なりに注意されたい。この検出コード組み合わせの
ステータスは遷移がどこで検出され、この検出された遷
移がどれぐらい速くバイトサイクルからサイクルへ移動
しているかについての情報を与える。どちらもデジタル
フィルタ機能を実現化する際に有用である。図２８の調
整更新制御ブロック７２′は純粋な伝統的な組み合わせ
論理回路ではない。その理由は、この回路の出力は現在
の入力コード組み合わせ、および入力／出力の歴史に依
存するからである。また、高速データコミュニケーショ
ンにおいて、バイトクロックレートは１０の位のＭＨｚ
の範囲内である。結果として、ステータスサンプリング
レートは、通常の温度ドリフトまたは電源電圧のばらつ
きによって生じる遅延変化レートよりずっと高い。ステ
ータスコードにおけるデジタル「ノイズ」を「フィル
タ」して取り除き、高周波数電源ノイズによって生じる
一時的な遅延変化を無視することが必要である。異なっ
たデジタル構造はフィルタ機能を実現化するために使用
され得る。一般に、フィルタ機能は急速な電気ノイズに
よって生じる急速な位相変化を除去または無視する一方
で、遅い遅延変化によって生じる遅くかつ安定した位相
変化をアップ／ダウンシフタ９０の制御に回して、適切
なコマンドコード調整を行ない、遅延ユニットの一定の
遅延を維持する。
論理７１の機能を示す。図３１のライン８００は「ウィ
ンド中心」位置を示す。検出された遷移がウィンド中心
から−０．５および＋０．５遅延セルの範囲内、つまり
ゾーンＤ、Ｅであれば、ＸＷＣは「１」である。検出さ
れた遷移がウィンド中心の左（右）側の１つの遅延セル
の領域内であれば、ＸＤ１（ＸＵ１）は論理「１」であ
る。検出された遷移がウィンド中心の左（右）の３つの
遅延セル内であれば、ＸＤ３（ＸＵ３）は論理「１」に
なる。遷移がウィンド中心の左側で１遅延セル離れた領
域内にあれば、ＸＤ（ＸＵ）は論理「１」である。領域
の重なりに注意されたい。この検出コード組み合わせの
ステータスは遷移がどこで検出され、この検出された遷
移がどれぐらい速くバイトサイクルからサイクルへ移動
しているかについての情報を与える。どちらもデジタル
フィルタ機能を実現化する際に有用である。図２８の調
整更新制御ブロック７２′は純粋な伝統的な組み合わせ
論理回路ではない。その理由は、この回路の出力は現在
の入力コード組み合わせ、および入力／出力の歴史に依
存するからである。また、高速データコミュニケーショ
ンにおいて、バイトクロックレートは１０の位のＭＨｚ
の範囲内である。結果として、ステータスサンプリング
レートは、通常の温度ドリフトまたは電源電圧のばらつ
きによって生じる遅延変化レートよりずっと高い。ステ
ータスコードにおけるデジタル「ノイズ」を「フィル
タ」して取り除き、高周波数電源ノイズによって生じる
一時的な遅延変化を無視することが必要である。異なっ
たデジタル構造はフィルタ機能を実現化するために使用
され得る。一般に、フィルタ機能は急速な電気ノイズに
よって生じる急速な位相変化を除去または無視する一方
で、遅い遅延変化によって生じる遅くかつ安定した位相
変化をアップ／ダウンシフタ９０の制御に回して、適切
なコマンドコード調整を行ない、遅延ユニットの一定の
遅延を維持する。
【００４５】図３２は図２８の調整更新制御７２を実現
化するための機能テーブルを示す。列９０１から９０７
は、バイトクロックごとにサンプリングされるステータ
スデコード論理からのステータスコード入力である。列
９０８から９１０は３つの中間変数である。出力は列９
１１から９１４に示され、そこではＵＤおよびＲＯＴＥ
Ｎは遅延調整のためのアップ／ダウンシフタへの制御出
力である。ＲＯＴＥＮ＝１は制御更新が必要である場合
に調整を可能化する。ＵＤはどのように調整を行なって
（ステップアップに対してＵＤ＝１、およびステップダ
ウンに対してＵＤ＝０）、遅延ユニットの遅延をインク
リメントまたはデクリメントするかについての方向指示
を与える。ＦＳは速い調整モードと遅い調整モードとの
間の切り換え制御である。ＲＥＳＴＡＲＴ＝１は誤差ス
テータスが一貫して検出されている場合にリセットプロ
セスを可能化する。
化するための機能テーブルを示す。列９０１から９０７
は、バイトクロックごとにサンプリングされるステータ
スデコード論理からのステータスコード入力である。列
９０８から９１０は３つの中間変数である。出力は列９
１１から９１４に示され、そこではＵＤおよびＲＯＴＥ
Ｎは遅延調整のためのアップ／ダウンシフタへの制御出
力である。ＲＯＴＥＮ＝１は制御更新が必要である場合
に調整を可能化する。ＵＤはどのように調整を行なって
（ステップアップに対してＵＤ＝１、およびステップダ
ウンに対してＵＤ＝０）、遅延ユニットの遅延をインク
リメントまたはデクリメントするかについての方向指示
を与える。ＦＳは速い調整モードと遅い調整モードとの
間の切り換え制御である。ＲＥＳＴＡＲＴ＝１は誤差ス
テータスが一貫して検出されている場合にリセットプロ
セスを可能化する。
【００４６】図３２を参照して、行（ａ）は検出された
遷移がパワーアップの場合のように、ゾーンＨ、図３
１、ＸＵ３の右にある場合の状況を示す。これはＩＮＣ
−ＤＬＹ−ＦＡＳＴモード（ＵＤ＝１およびＦＳ＝１）
に対するゾーンであり、遅延ユニットの遅延が大きな
（粗い）ステップでインクリメントされ、速く増大され
る必要があることを意味する。この速いモードはＰＬＬ
の場合におけるようにより小さなループ時定数に対応す
る。行（ｂ）および（ｃ）において、検出された遷移は
ウィンド中心の依然として右側であり、したがって遅延
ユニットをインクリメントすることは依然として必要で
ある。しかしながら、遷移がすでに図３２のゾーンＧの
ウィンド中心から±３遅延ユニット、または±３ｘＴ
step内にあると仮定して、速い調整はこの例では何も行
なわれる必要はない。その理由は５ｘＴ stepの遅延変化
の各そのような調整は大きすぎ、他方側のゾーンＡに
「オーバーシュートする」かもしれないからである。こ
れはＩＮＣ−ＤＬＹ−ＳＬＯＷモード（ＵＤ＝１および
ＦＳ＝０）のためのゾーンであり、遅延ユニットインク
リメントは、ＰＬＬの場合におけるように、大きなルー
プ時定数に対応する細かいステップで行なわれることを
意味する。行（ｄ）および（ｅ）はＩＮ−ＬＯＣＫ条件
を示し、これは遅延ラインの総遅延が、基準バイトクロ
ックと比較して±０．５Ｔstep内であることを意味す
る。この条件（ＲＯＴＥＮ＝０）に対して調整は何も必
要ではない。行（ｆ）、（ｇ）および（ｈ）は、遅延ユ
ニットの遅延が代わりにデクリメントされる（ＵＤ＝
０）必要があることを除いては、行（ａ）、（ｂ）およ
び（ｃ）におけるのと同じ状況を示す。図３１は遷移が
検出される異なったゾーンに対する調整更新制御７２の
全体の動作を理解するための手段を与える。行（ｉ）お
よび（ｊ）は誤差ステータスを示し、そこでは遷移がウ
ィンド中心の両側で検出されるか、または何も検出され
ないかのいずれかである。これらの誤差ステータスはス
テータスサンプリング処理におけるデジタルノイズの結
果であり、したがって無視されるべきである。ＲＥＳＴ
ＡＲＴは誤差が持続して検出されさえすれば活性にな
る。遅延ユニットの調整可能な範囲が十分大きいので、
それが１／２Ｔｂの代わりにＴｂの時間インターバルを
遅延させれば、別の誤差ステータスが結果として生じ
る。ＩＮ−ＬＯＣＫ条件が誤って生じるかもしれない。
その理由は１つの遷移が遅延ライン２０の中央で検出さ
れる一方で、第２の遅延がウィンド中心の周りで検出さ
れ得るからである。これはＬＯＣＫＥＤ−ＯＮ−２ｘ条
件として図３２の行（ｋ）に示され、ＰＬＬが基準クロ
ックの第２の調波上でロックされる場合のＰＬＬにおけ
る場合に類似している。この問題の１つの解決策は、す
べての遅延ユニットが初期セッティングとして最小遅延
値を選択するように制御コードを遅延ユニットに設定す
ることによって、遅延較正プロセスを再開することであ
る。これを行なう際に、遷移はＬＯＣＫＥＤ−ＯＮ−２
ｘ条件を回避するようにウィンド中心の右側でまず検出
される。図３２のテーブルの「＊」に注目されたい。こ
れはある条件が満足されさえすれば制御が活性化される
ことを意味する。たとえば、ＵＤに対する最後の値が
「０」である（遅延デクリメントを意味する）一方で、
現在のステータスコードがＸＤＮ＝０およびＸＵＰ＝１
（遅延インクリメントを意味する）に変化すれば、１つ
のオプションは、もしそれが遅いまたは細かい調整モー
ドであればＵＤをすぐに「１」に変えることである。そ
の理由は検出によってどくらいに大きな遅延調整が示さ
れるかに関わらず、小さなステップ調整のみが行なわれ
得るからであり、これはちょうど位相検出器出力上の高
速スパイクがローパスフィルタの大きなキャパシタによ
って「平滑化される」ようなものである。一方、もし方
向の突然の変化が示される間それが速い調整モードにあ
れば、さらなる検出結果が逆の方向調整が行なわれる前
に必要とされる。いずれの場合でも、これらのタイプの
デジタルフィルタ機能は、より少ないタイミング誤差ま
たは結果として生じるジッタで正しい遅延調整を行なう
ために実現化され得る。
遷移がパワーアップの場合のように、ゾーンＨ、図３
１、ＸＵ３の右にある場合の状況を示す。これはＩＮＣ
−ＤＬＹ−ＦＡＳＴモード（ＵＤ＝１およびＦＳ＝１）
に対するゾーンであり、遅延ユニットの遅延が大きな
（粗い）ステップでインクリメントされ、速く増大され
る必要があることを意味する。この速いモードはＰＬＬ
の場合におけるようにより小さなループ時定数に対応す
る。行（ｂ）および（ｃ）において、検出された遷移は
ウィンド中心の依然として右側であり、したがって遅延
ユニットをインクリメントすることは依然として必要で
ある。しかしながら、遷移がすでに図３２のゾーンＧの
ウィンド中心から±３遅延ユニット、または±３ｘＴ
step内にあると仮定して、速い調整はこの例では何も行
なわれる必要はない。その理由は５ｘＴ stepの遅延変化
の各そのような調整は大きすぎ、他方側のゾーンＡに
「オーバーシュートする」かもしれないからである。こ
れはＩＮＣ−ＤＬＹ−ＳＬＯＷモード（ＵＤ＝１および
ＦＳ＝０）のためのゾーンであり、遅延ユニットインク
リメントは、ＰＬＬの場合におけるように、大きなルー
プ時定数に対応する細かいステップで行なわれることを
意味する。行（ｄ）および（ｅ）はＩＮ−ＬＯＣＫ条件
を示し、これは遅延ラインの総遅延が、基準バイトクロ
ックと比較して±０．５Ｔstep内であることを意味す
る。この条件（ＲＯＴＥＮ＝０）に対して調整は何も必
要ではない。行（ｆ）、（ｇ）および（ｈ）は、遅延ユ
ニットの遅延が代わりにデクリメントされる（ＵＤ＝
０）必要があることを除いては、行（ａ）、（ｂ）およ
び（ｃ）におけるのと同じ状況を示す。図３１は遷移が
検出される異なったゾーンに対する調整更新制御７２の
全体の動作を理解するための手段を与える。行（ｉ）お
よび（ｊ）は誤差ステータスを示し、そこでは遷移がウ
ィンド中心の両側で検出されるか、または何も検出され
ないかのいずれかである。これらの誤差ステータスはス
テータスサンプリング処理におけるデジタルノイズの結
果であり、したがって無視されるべきである。ＲＥＳＴ
ＡＲＴは誤差が持続して検出されさえすれば活性にな
る。遅延ユニットの調整可能な範囲が十分大きいので、
それが１／２Ｔｂの代わりにＴｂの時間インターバルを
遅延させれば、別の誤差ステータスが結果として生じ
る。ＩＮ−ＬＯＣＫ条件が誤って生じるかもしれない。
その理由は１つの遷移が遅延ライン２０の中央で検出さ
れる一方で、第２の遅延がウィンド中心の周りで検出さ
れ得るからである。これはＬＯＣＫＥＤ−ＯＮ−２ｘ条
件として図３２の行（ｋ）に示され、ＰＬＬが基準クロ
ックの第２の調波上でロックされる場合のＰＬＬにおけ
る場合に類似している。この問題の１つの解決策は、す
べての遅延ユニットが初期セッティングとして最小遅延
値を選択するように制御コードを遅延ユニットに設定す
ることによって、遅延較正プロセスを再開することであ
る。これを行なう際に、遷移はＬＯＣＫＥＤ−ＯＮ−２
ｘ条件を回避するようにウィンド中心の右側でまず検出
される。図３２のテーブルの「＊」に注目されたい。こ
れはある条件が満足されさえすれば制御が活性化される
ことを意味する。たとえば、ＵＤに対する最後の値が
「０」である（遅延デクリメントを意味する）一方で、
現在のステータスコードがＸＤＮ＝０およびＸＵＰ＝１
（遅延インクリメントを意味する）に変化すれば、１つ
のオプションは、もしそれが遅いまたは細かい調整モー
ドであればＵＤをすぐに「１」に変えることである。そ
の理由は検出によってどくらいに大きな遅延調整が示さ
れるかに関わらず、小さなステップ調整のみが行なわれ
得るからであり、これはちょうど位相検出器出力上の高
速スパイクがローパスフィルタの大きなキャパシタによ
って「平滑化される」ようなものである。一方、もし方
向の突然の変化が示される間それが速い調整モードにあ
れば、さらなる検出結果が逆の方向調整が行なわれる前
に必要とされる。いずれの場合でも、これらのタイプの
デジタルフィルタ機能は、より少ないタイミング誤差ま
たは結果として生じるジッタで正しい遅延調整を行なう
ために実現化され得る。
【００４７】デジタル位相シフタ（図２、図３３−３
９） 上に示したように、発明者の発明によるデジタル位相シ
フタは、受信機の局部クロックの周波数と送信機の周波
数との間にわずかでかつ一定した差があるかもしれない
という事実を考慮する無限に長い遅延ラインがあるかの
ように作用しなければならない。
９） 上に示したように、発明者の発明によるデジタル位相シ
フタは、受信機の局部クロックの周波数と送信機の周波
数との間にわずかでかつ一定した差があるかもしれない
という事実を考慮する無限に長い遅延ラインがあるかの
ように作用しなければならない。
【００４８】位相シフタはタップされた遅延ラインおよ
びＭＵＸを利用し、デジタル的に調整可能な遅延を形成
して入力信号の位相シフトされたコピーを与える。アッ
プ／ダウン制御信号は遅延のインクリメントまたはデク
リメント選択を制御し、入力信号の正または負に位相シ
フトされたコピーが選択が可能化されるたびに選択され
るようにする。デジタル的に調整可能な遅延は、すべて
の動作条件において３６０度の範囲で位相シフトを与え
ることが可能である。オンザフライ位相シフト範囲キャ
リブレータは温度または電源変化による遅延変化を検出
し、それから入力信号がちょうど３６０度遅延されるデ
ジタル的に制御された遅延におけるエンド・ステージ位
置（ＥＳＰ）として知られる出力タップを決定する。ア
ップ／ダウン制御が一定の正（アップ）の位相シフトが
必要とされることを示す場合には、回転位相シフト制御
は、ＥＳＰに到達するまで可能化されたクロックごとに
１タップ上に遅延経路選択を移動させる。もしさらなる
アップシフトが依然として示されていれば、位相シフト
制御は遅延経路として第１のタップを選択するように
「ラップアラウンド」し、制御がＥＳＰのような位相範
囲キャリブレータによって示されるタップ出力段を選択
する最後の選択に対して正の位相シフトステップが行な
われるようにする。同一の動作が、アップ／ダウン制御
が負（ダウン）の位相シフトが必要とされることを示す
場合に行なわれる。回転位相シフティングは位相検出お
よび調整決定論理からのアップ／ダウンおよび可能化信
号のみを必要とする。デジタル的に制御されたまたは選
択された遅延は１度に１ステップ調整され、この構成の
ために、比較するデータがない場合には位置を「凍結す
る」または保持することができるように設計される。前
の位相調整もまた制御論理によって「記憶」されること
が可能であり、これはアップ／ダウン制御信号を送るた
めに使用され、その結果ノイズ源からのある調整「パタ
ーン」またはいくつかの変調周波数が認識され、制御論
理によってフィルタされ得る。
びＭＵＸを利用し、デジタル的に調整可能な遅延を形成
して入力信号の位相シフトされたコピーを与える。アッ
プ／ダウン制御信号は遅延のインクリメントまたはデク
リメント選択を制御し、入力信号の正または負に位相シ
フトされたコピーが選択が可能化されるたびに選択され
るようにする。デジタル的に調整可能な遅延は、すべて
の動作条件において３６０度の範囲で位相シフトを与え
ることが可能である。オンザフライ位相シフト範囲キャ
リブレータは温度または電源変化による遅延変化を検出
し、それから入力信号がちょうど３６０度遅延されるデ
ジタル的に制御された遅延におけるエンド・ステージ位
置（ＥＳＰ）として知られる出力タップを決定する。ア
ップ／ダウン制御が一定の正（アップ）の位相シフトが
必要とされることを示す場合には、回転位相シフト制御
は、ＥＳＰに到達するまで可能化されたクロックごとに
１タップ上に遅延経路選択を移動させる。もしさらなる
アップシフトが依然として示されていれば、位相シフト
制御は遅延経路として第１のタップを選択するように
「ラップアラウンド」し、制御がＥＳＰのような位相範
囲キャリブレータによって示されるタップ出力段を選択
する最後の選択に対して正の位相シフトステップが行な
われるようにする。同一の動作が、アップ／ダウン制御
が負（ダウン）の位相シフトが必要とされることを示す
場合に行なわれる。回転位相シフティングは位相検出お
よび調整決定論理からのアップ／ダウンおよび可能化信
号のみを必要とする。デジタル的に制御されたまたは選
択された遅延は１度に１ステップ調整され、この構成の
ために、比較するデータがない場合には位置を「凍結す
る」または保持することができるように設計される。前
の位相調整もまた制御論理によって「記憶」されること
が可能であり、これはアップ／ダウン制御信号を送るた
めに使用され、その結果ノイズ源からのある調整「パタ
ーン」またはいくつかの変調周波数が認識され、制御論
理によってフィルタされ得る。
【００４９】図２を参照して、デジタル的に調整可能な
遅延５０はＢＩＴＣＫ１６を受け取り、その上で位相シ
フティングを実行し、ＳＢＩＴＣＫ１６から出力を与
え、それは図４にも示されるように、もとの信号ＢＩＴ
ＣＫ１６の位相シフトされたコピーである。波形ＳＢＩ
ＴＣＫ１６′は任意の所望された量だけ波形１６から位
相シフトされたコピーである。位相シフトは回転位相シ
フト制御６０からのパラレルデジタル制御コード６８に
よって制御される。回転位相シフト制御６０のみが回路
からの信号ＵＰＤＮ８９およびＵＰＤＮＥＮ（アップ／
ダウン可能化）８８を必要とし、これはこの回路に正に
増加する位相シフト（ＵＰ）か、またはより少ないまた
は負に増加する位相シフト（ＤＯＷＮ）を与えるように
通知し、現在の位相シフト量を形成する。ＵＰＤＮ８９
はさらなる正の位相シフトが必要とされる場合には
「１」であり、負のまたはより少ない位相シフトが所望
される場合には「０」である。ＵＰＤＮＥＮ８８は調整
可能化信号である。ＵＰＤＮＥＮは、調整がクロック立
ち上がり縁が到着すると実行される必要があれば「１」
であり、現在の位相シフトが凍結されたままで維持され
れば「０」である。図３５および図３６の位相シフト範
囲キャリブレータ７０は、動作条件の変化による遅延変
化を常にオンザフライで一定にモニタし、パラレルデジ
タルコード７９を回転位相シフト制御６０に送り、もと
の信号がフルサイクルまたは３６０度遅延される遅延ラ
インの段の位置を知らせる。ＲＤＹ３６は較正が実行さ
れる用意ができていることを示す他の回路からの信号で
ある。ＲＥＳ３２はパワーアップシーケンス間、または
再開が必要である他の場合に制御をリセットするための
リセット信号である。ＩＲＧ３６１は、位相比較器７３
が信号ＰＨ０７１１およびＰＨＫ７１２がほぼ位相整列
されていることを発見する、図３５、ときのインレンジ
信号である。
遅延５０はＢＩＴＣＫ１６を受け取り、その上で位相シ
フティングを実行し、ＳＢＩＴＣＫ１６から出力を与
え、それは図４にも示されるように、もとの信号ＢＩＴ
ＣＫ１６の位相シフトされたコピーである。波形ＳＢＩ
ＴＣＫ１６′は任意の所望された量だけ波形１６から位
相シフトされたコピーである。位相シフトは回転位相シ
フト制御６０からのパラレルデジタル制御コード６８に
よって制御される。回転位相シフト制御６０のみが回路
からの信号ＵＰＤＮ８９およびＵＰＤＮＥＮ（アップ／
ダウン可能化）８８を必要とし、これはこの回路に正に
増加する位相シフト（ＵＰ）か、またはより少ないまた
は負に増加する位相シフト（ＤＯＷＮ）を与えるように
通知し、現在の位相シフト量を形成する。ＵＰＤＮ８９
はさらなる正の位相シフトが必要とされる場合には
「１」であり、負のまたはより少ない位相シフトが所望
される場合には「０」である。ＵＰＤＮＥＮ８８は調整
可能化信号である。ＵＰＤＮＥＮは、調整がクロック立
ち上がり縁が到着すると実行される必要があれば「１」
であり、現在の位相シフトが凍結されたままで維持され
れば「０」である。図３５および図３６の位相シフト範
囲キャリブレータ７０は、動作条件の変化による遅延変
化を常にオンザフライで一定にモニタし、パラレルデジ
タルコード７９を回転位相シフト制御６０に送り、もと
の信号がフルサイクルまたは３６０度遅延される遅延ラ
インの段の位置を知らせる。ＲＤＹ３６は較正が実行さ
れる用意ができていることを示す他の回路からの信号で
ある。ＲＥＳ３２はパワーアップシーケンス間、または
再開が必要である他の場合に制御をリセットするための
リセット信号である。ＩＲＧ３６１は、位相比較器７３
が信号ＰＨ０７１１およびＰＨＫ７１２がほぼ位相整列
されていることを発見する、図３５、ときのインレンジ
信号である。
【００５０】図３３は一連のカスケードされたインバー
タ５０９およびＭＵＸ５４１、または他の速い経路セレ
クタからなる、デジタル的に調整された遅延の一実施例
である。ＭＵＸへの入力は総数でＮ対のインバータに対
して、ライン５１１、５１２などを経て１つおきのイン
バータごとの遅延チェーンからのタップである。ＭＵＸ
への制御入力Ｓ（１）からＳ（Ｎ）６８は、図３７およ
び図１の回転位相シフト制御６０からの出力であり、こ
れらはすべて対応する遅延経路を選択する１つの「１」
を除いて「０」である。制御入力Ｓ（０）は、もしそれ
が「１」であればライン５１０上の入力を選択し、
「０」につながれてその選択を不能化する。図３３の段
ＤＫがＥＳＰであれば、つまり信号ＢＩＴＣＫがフルの
３６０度遅延または位相シフトされる段であることがわ
かれば、ライン５１５上の段ＤＫの出力における遅延さ
れた信号は、ライン１６上の入力における信号と一致す
るはずである。これは図３４の遅延のタイミング図でよ
りよく見られ、そこでは５１５の出力信号ＳＢＩＴＣＫ
（Ｋ）がライン１６上の信号ＢＩＴＣＫ１６と一致して
いる。次の正の位相シフトステップは、選択がＳＢＩＴ
ＣＫ（１）５１１に示されるように段１に移動すれば達
成され、そこでは２つのインバータの遅延に等しい位相
シフト４１１が示される。終わりのない正の位相シフト
は、図３３のデジタル制御６８がＳ（１）からＳ（ｋ）
までステップし、次に回転またはＳ（１）「ラップアラ
ウンド」するなどすれば達成可能であることがわかり、
そこではＳ（Ｋ）は３６０度の位相シフトエンドステー
ジまたはＥＳＰに対応する。集積された回路フォーマッ
トにおいて、インバータの遅延は、デジタル的に調整可
能な遅延５０において、プロセス、環境および電源とと
もに変化する。所与のサイクル時間または３６０度の位
相シフトに対して、Ｋは上のファクタのために異なった
数字であり得る。正確な３６０度の位相シフト回転を獲
得するために、インバータの遅延は常に検出されなけれ
ばならず、そこで正確なＥＳＰ場所は較正のために維持
され得る。
タ５０９およびＭＵＸ５４１、または他の速い経路セレ
クタからなる、デジタル的に調整された遅延の一実施例
である。ＭＵＸへの入力は総数でＮ対のインバータに対
して、ライン５１１、５１２などを経て１つおきのイン
バータごとの遅延チェーンからのタップである。ＭＵＸ
への制御入力Ｓ（１）からＳ（Ｎ）６８は、図３７およ
び図１の回転位相シフト制御６０からの出力であり、こ
れらはすべて対応する遅延経路を選択する１つの「１」
を除いて「０」である。制御入力Ｓ（０）は、もしそれ
が「１」であればライン５１０上の入力を選択し、
「０」につながれてその選択を不能化する。図３３の段
ＤＫがＥＳＰであれば、つまり信号ＢＩＴＣＫがフルの
３６０度遅延または位相シフトされる段であることがわ
かれば、ライン５１５上の段ＤＫの出力における遅延さ
れた信号は、ライン１６上の入力における信号と一致す
るはずである。これは図３４の遅延のタイミング図でよ
りよく見られ、そこでは５１５の出力信号ＳＢＩＴＣＫ
（Ｋ）がライン１６上の信号ＢＩＴＣＫ１６と一致して
いる。次の正の位相シフトステップは、選択がＳＢＩＴ
ＣＫ（１）５１１に示されるように段１に移動すれば達
成され、そこでは２つのインバータの遅延に等しい位相
シフト４１１が示される。終わりのない正の位相シフト
は、図３３のデジタル制御６８がＳ（１）からＳ（ｋ）
までステップし、次に回転またはＳ（１）「ラップアラ
ウンド」するなどすれば達成可能であることがわかり、
そこではＳ（Ｋ）は３６０度の位相シフトエンドステー
ジまたはＥＳＰに対応する。集積された回路フォーマッ
トにおいて、インバータの遅延は、デジタル的に調整可
能な遅延５０において、プロセス、環境および電源とと
もに変化する。所与のサイクル時間または３６０度の位
相シフトに対して、Ｋは上のファクタのために異なった
数字であり得る。正確な３６０度の位相シフト回転を獲
得するために、インバータの遅延は常に検出されなけれ
ばならず、そこで正確なＥＳＰ場所は較正のために維持
され得る。
【００５１】図２の位相シフト範囲キャリブレータ７０
のブロック図は図３５および図３６に示される。２つの
デジタル的に調整された遅延５０Ａおよび５０Ｂは図３
３の５０のものと全く同じ方法で構成され、遅延を較正
してＥＳＰ場所を発見するために使用される。遅延５０
Ａに対する制御はそれがＳ（０）を「１」に接続する一
方で、残りを「０」に接続することによって遅延の第１
の経路を選択するように設定され、かつゆえに「ダミ
ー」遅延として作用する。遅延５０Ｂのための選択は、
遅延調整アップ／ダウンシフタ７５からのパラレルデジ
タルコード７９によって制御され、これはひいては位相
比較器７４からのアップ／ダウン信号ＵＤ７７および調
整可能化信号ＵＤＥＮ７８によって制御される。制御Ｓ
（Ｊ）からＳ（Ｎ）は、少なくともＪ段が任意のプロセ
スまたは動作条件において所与の信号に対してフルサイ
クル遅延させるために必要とされるという仮定に基づい
て較正回転を決定する。初期のパワーアップ時に、制御
は予め特定されたコードにリセットされ、遅延経路を選
択してもよく、この経路は信号のフルサイクルまたは３
６０度遅延のための正しい経路ではない。ＰＨ０７１１
およびＰＨＫ７１２における遅延された信号の位相差は
位相比較器によって検出され、ＵＤ信号は位相調整制御
アップ／ダウンシフタを示し、遅延段を加算または減算
して位相差を低減するために発生される。多数の調整
後、７１１における遅延５０Ａによって遅延された信号
および７１２における遅延５０Ｂによって遅延された信
号が位相が同じであれば、遅延５０Ｂの遅延経路は、遅
延５０Ａによって遅延されたもとの信号に３６０度の位
相シフトを与える経路である。この３６０度の遅延経路
を選択するためのコード７９は単一の「１」を含み、そ
の位置はＥＳＰ場所、またはＣ（Ｋ）に対応する段ＤＫ
を規定する。遅延５０Ａおよび５０Ｂにおける遅延経路
の差は、２Ｋ挿入器からなる純粋なＫ遅延ユニットの遅
延である。その理由は他の遅延経路またはその２つに
「固有の」遅延は同一であり、隠されるはずであるから
である。出力コード７９（Ｃ（Ｊ）からＣ（Ｎ））はＥ
ＳＰ情報を含み、図２の回転位相シフト制御６０にＥＳ
Ｐ場所を知らせるために使用される。図３６の位相比較
器回路７３は任意の位相検出器回路であってもよく、こ
れは７１１における信号ＰＨ０と７１２におけるＰＨＫ
の位相差を検出し、かつ正しい遅延調整制御信号ＵＤ７
７およびＵＤＥＮ７８が、ＰＨ０７１１およびＰＨＫ７
１２の位相整列が結局は達成されるように発生され、か
つ位相差は３６０度であるかまたは遅延差は信号ＢＩＴ
ＣＫのフルサイクルであるように発生されることを確実
にする。図３６は位相調整アップダウン制御信号ＵＤ７
７およびＵＤＥＮ７８を与えるための位相比較器７３の
好ましい実施例である。位相比較器回路７３は同日に出
願された関連出願「２つの２進信号の位相を比較するた
めの方法、デジタル位相比較器として１対のＤ型フリッ
プフロップを含むフリップフロップ回路を用いるための
新しい方法、および２つの２進信号の間の時間遅延を比
較するためのデジタル位相比較器回路」においてより詳
細に説明され、この出願は引用によりここに援用され
る。
のブロック図は図３５および図３６に示される。２つの
デジタル的に調整された遅延５０Ａおよび５０Ｂは図３
３の５０のものと全く同じ方法で構成され、遅延を較正
してＥＳＰ場所を発見するために使用される。遅延５０
Ａに対する制御はそれがＳ（０）を「１」に接続する一
方で、残りを「０」に接続することによって遅延の第１
の経路を選択するように設定され、かつゆえに「ダミ
ー」遅延として作用する。遅延５０Ｂのための選択は、
遅延調整アップ／ダウンシフタ７５からのパラレルデジ
タルコード７９によって制御され、これはひいては位相
比較器７４からのアップ／ダウン信号ＵＤ７７および調
整可能化信号ＵＤＥＮ７８によって制御される。制御Ｓ
（Ｊ）からＳ（Ｎ）は、少なくともＪ段が任意のプロセ
スまたは動作条件において所与の信号に対してフルサイ
クル遅延させるために必要とされるという仮定に基づい
て較正回転を決定する。初期のパワーアップ時に、制御
は予め特定されたコードにリセットされ、遅延経路を選
択してもよく、この経路は信号のフルサイクルまたは３
６０度遅延のための正しい経路ではない。ＰＨ０７１１
およびＰＨＫ７１２における遅延された信号の位相差は
位相比較器によって検出され、ＵＤ信号は位相調整制御
アップ／ダウンシフタを示し、遅延段を加算または減算
して位相差を低減するために発生される。多数の調整
後、７１１における遅延５０Ａによって遅延された信号
および７１２における遅延５０Ｂによって遅延された信
号が位相が同じであれば、遅延５０Ｂの遅延経路は、遅
延５０Ａによって遅延されたもとの信号に３６０度の位
相シフトを与える経路である。この３６０度の遅延経路
を選択するためのコード７９は単一の「１」を含み、そ
の位置はＥＳＰ場所、またはＣ（Ｋ）に対応する段ＤＫ
を規定する。遅延５０Ａおよび５０Ｂにおける遅延経路
の差は、２Ｋ挿入器からなる純粋なＫ遅延ユニットの遅
延である。その理由は他の遅延経路またはその２つに
「固有の」遅延は同一であり、隠されるはずであるから
である。出力コード７９（Ｃ（Ｊ）からＣ（Ｎ））はＥ
ＳＰ情報を含み、図２の回転位相シフト制御６０にＥＳ
Ｐ場所を知らせるために使用される。図３６の位相比較
器回路７３は任意の位相検出器回路であってもよく、こ
れは７１１における信号ＰＨ０と７１２におけるＰＨＫ
の位相差を検出し、かつ正しい遅延調整制御信号ＵＤ７
７およびＵＤＥＮ７８が、ＰＨ０７１１およびＰＨＫ７
１２の位相整列が結局は達成されるように発生され、か
つ位相差は３６０度であるかまたは遅延差は信号ＢＩＴ
ＣＫのフルサイクルであるように発生されることを確実
にする。図３６は位相調整アップダウン制御信号ＵＤ７
７およびＵＤＥＮ７８を与えるための位相比較器７３の
好ましい実施例である。位相比較器回路７３は同日に出
願された関連出願「２つの２進信号の位相を比較するた
めの方法、デジタル位相比較器として１対のＤ型フリッ
プフロップを含むフリップフロップ回路を用いるための
新しい方法、および２つの２進信号の間の時間遅延を比
較するためのデジタル位相比較器回路」においてより詳
細に説明され、この出願は引用によりここに援用され
る。
【００５２】図３７は図２の回転位相シフト制御６０の
詳細なブロック図である。これはフリップフロップレジ
スタ段ＳＴ（１）からＳＴ（Ｎ）を含み、２方向の３６
０度の位相範囲回転シフタの制御を形成し、そこでは各
段は図２のデジタル調整可能な遅延５０におけるその対
応する遅延経路の選択を制御する。もしその出力が
「１」であれば、遅延経路またはデジタル調整遅延５０
における対応するＭＵＸが選択される。３６０度の位相
シフト範囲較正の後、コード７９を有するバスが、上述
のように、図２の位相シフト範囲キャリブレータ７０か
ら発生される。このコードはボックス６０１に示され、
そこでは「１」の場所が矢印６０３よって示される。示
された例において、段ＳＴ（Ｋ）はＥＳＰに対応する。
正または「アップ」のインクリメントの位相シフト調整
が、ループ６０４によって示される回転シーケンスで実
行される。「１」（ボックス６０２で示される出力コー
ドにおいて示される）は各可能化クロックＣＫで右にシ
フトされる。これは「１」がＳ（Ｋ）が「１」になるよ
うにＥＳＰ段Ｓ（Ｋ）にシフトされるまで続く。これは
この信号はこのコード選択によって３６０度位相シフト
されたことを意味する。決定回路からのさらなる正の位
相シフト要求により、「１」が段１にラップアラウンド
されることを引き起こすか、またはＳ（１）が「１」に
なり再び右にシフトされる。この回転シフティングは段
ＳＴ（Ｋ＋１）がＥＳＰによって「ブロック」されるの
で、ＳＴ（１）からＳＴ（Ｋ）の範囲で発生することに
注目されたい。実際には、「１」は段ＳＴ（ｉ）がＥＳ
Ｐから離れている間に「１」がシフトしている場合、Ｅ
ＳＰの検出または正確な場所は重要ではなく、ＥＳＰを
発見するための較正は比較的長い時間間隔で、または
「１」がＥＳＰに接近している場合に行なわれさえすれ
ばよい。制限された調整分解能による３６０度の範囲の
較正の誤差は、「ラップアラウンド」における不均一な
調整ステップを引き起こし、データ回復の点で「位相整
列された」または「回復された」クロック上のタイミン
グジッタを生じる。負または「ダウン」デクリメントの
位相シフト調整が反対の方向で実行される。段ＳＴ
（１）からＳＴ（Ｊ−１）６２は、段ＳＴ（Ｊ）からＳ
Ｔ（Ｎ）６３より構造において単純であり得ることに、
図３７において注目されたい。その理由はこれらの段に
は「ラップアラウンド」が何ら必要とされないからであ
る。前に説明したように、任意の動作条件において、所
与の周波数信号のフルサイクルを遅延させるために必要
とされる何らかの最小数の状態が常にある。やはり明ら
かに、ＥＳＰ場所を見つけるための回転は段ＳＴ（Ｊ）
からＳＴ（Ｎ）に対して実行されさえすればよい。シフ
ト動作のためのクロックＳＢＩＴＣＫ１６′はＵＰＤＮ
ＥＮ８８によってゲートされる。適切な遅延６１は、遅
延経路が信号一貫性を維持するために切り換わる段から
の信号遷移が終わったことを確実にするために含まれ
る。ライン６０６は、「ダウン」または左シフトが必要
とされる一方で、「１」が段ＳＴ（１）において左にシ
フトされた場合に、Ｓ（１）の出力を選択されたＥＳＰ
段へフィードバックする。「ダウンラップアラウンド」
はこの「１」をＥＳＰが場所決めされる段に戻す必要が
ある。通常動作において、「０」がＳＴ（１）にある一
方で、ダウンシフトが要求される場合、「０」もまた同
一のライン６０６を経てＥＳＰ段にラップアラウンドさ
れる。すべてのレジスタ段６３の出力ＷＡ（Ｉ）はＯＲ
処理されて信号ＷＡになるか、またはＳ（０）としてＯ
Ｒ処理され、これは「アップ」または右シフト動作にお
ける段ＳＴ（１）への入力である。いずれの場合にも、
ただ１つの「１」がすべての出力Ｓ（１）からＳ（Ｎ）
において許され、単一の位相シフティング遅延経路が可
能化されることを確実にする。ＥＳＰ段ＳＴ（Ｋ）の右
側の出力には「１」は何もあってはならない。
詳細なブロック図である。これはフリップフロップレジ
スタ段ＳＴ（１）からＳＴ（Ｎ）を含み、２方向の３６
０度の位相範囲回転シフタの制御を形成し、そこでは各
段は図２のデジタル調整可能な遅延５０におけるその対
応する遅延経路の選択を制御する。もしその出力が
「１」であれば、遅延経路またはデジタル調整遅延５０
における対応するＭＵＸが選択される。３６０度の位相
シフト範囲較正の後、コード７９を有するバスが、上述
のように、図２の位相シフト範囲キャリブレータ７０か
ら発生される。このコードはボックス６０１に示され、
そこでは「１」の場所が矢印６０３よって示される。示
された例において、段ＳＴ（Ｋ）はＥＳＰに対応する。
正または「アップ」のインクリメントの位相シフト調整
が、ループ６０４によって示される回転シーケンスで実
行される。「１」（ボックス６０２で示される出力コー
ドにおいて示される）は各可能化クロックＣＫで右にシ
フトされる。これは「１」がＳ（Ｋ）が「１」になるよ
うにＥＳＰ段Ｓ（Ｋ）にシフトされるまで続く。これは
この信号はこのコード選択によって３６０度位相シフト
されたことを意味する。決定回路からのさらなる正の位
相シフト要求により、「１」が段１にラップアラウンド
されることを引き起こすか、またはＳ（１）が「１」に
なり再び右にシフトされる。この回転シフティングは段
ＳＴ（Ｋ＋１）がＥＳＰによって「ブロック」されるの
で、ＳＴ（１）からＳＴ（Ｋ）の範囲で発生することに
注目されたい。実際には、「１」は段ＳＴ（ｉ）がＥＳ
Ｐから離れている間に「１」がシフトしている場合、Ｅ
ＳＰの検出または正確な場所は重要ではなく、ＥＳＰを
発見するための較正は比較的長い時間間隔で、または
「１」がＥＳＰに接近している場合に行なわれさえすれ
ばよい。制限された調整分解能による３６０度の範囲の
較正の誤差は、「ラップアラウンド」における不均一な
調整ステップを引き起こし、データ回復の点で「位相整
列された」または「回復された」クロック上のタイミン
グジッタを生じる。負または「ダウン」デクリメントの
位相シフト調整が反対の方向で実行される。段ＳＴ
（１）からＳＴ（Ｊ−１）６２は、段ＳＴ（Ｊ）からＳ
Ｔ（Ｎ）６３より構造において単純であり得ることに、
図３７において注目されたい。その理由はこれらの段に
は「ラップアラウンド」が何ら必要とされないからであ
る。前に説明したように、任意の動作条件において、所
与の周波数信号のフルサイクルを遅延させるために必要
とされる何らかの最小数の状態が常にある。やはり明ら
かに、ＥＳＰ場所を見つけるための回転は段ＳＴ（Ｊ）
からＳＴ（Ｎ）に対して実行されさえすればよい。シフ
ト動作のためのクロックＳＢＩＴＣＫ１６′はＵＰＤＮ
ＥＮ８８によってゲートされる。適切な遅延６１は、遅
延経路が信号一貫性を維持するために切り換わる段から
の信号遷移が終わったことを確実にするために含まれ
る。ライン６０６は、「ダウン」または左シフトが必要
とされる一方で、「１」が段ＳＴ（１）において左にシ
フトされた場合に、Ｓ（１）の出力を選択されたＥＳＰ
段へフィードバックする。「ダウンラップアラウンド」
はこの「１」をＥＳＰが場所決めされる段に戻す必要が
ある。通常動作において、「０」がＳＴ（１）にある一
方で、ダウンシフトが要求される場合、「０」もまた同
一のライン６０６を経てＥＳＰ段にラップアラウンドさ
れる。すべてのレジスタ段６３の出力ＷＡ（Ｉ）はＯＲ
処理されて信号ＷＡになるか、またはＳ（０）としてＯ
Ｒ処理され、これは「アップ」または右シフト動作にお
ける段ＳＴ（１）への入力である。いずれの場合にも、
ただ１つの「１」がすべての出力Ｓ（１）からＳ（Ｎ）
において許され、単一の位相シフティング遅延経路が可
能化されることを確実にする。ＥＳＰ段ＳＴ（Ｋ）の右
側の出力には「１」は何もあってはならない。
【００５３】図３８は図３７のレジスタ段の好ましい実
施例を示す。レジスタ段６２はより単純なレジスタの１
つであり、段ＳＴ（１）からＳＴ（Ｊ−１）のために使
用される。ＵＰＤＮ８９が「１」であるか「０」である
かに依存して、ＭＵＸ６１２′はライン６２５′上の左
（前）段上の出力から、またはライン６１１′上の右
（次）段上の出力から入力を選択する。ゲートされたク
ロックＣＬＫ１６″が到着した場合、「アップ」または
「ダウン」シフトが実行される。レジスタ段６３は図３
７の段ＳＴ（Ｊ）からＳＴ（Ｎ）のために使用される組
み合わせ論理を有するタイプのレジスタである。レジス
タ段６３はレジスタ６２と同一であるが、論理ブロック
６１４のレジスタ機能６２が加えられている。ライン６
１５上の制御ＵＰＤＮに依存して、ライン６２５上の前
段Ｓ（Ｉ−１）からか、またはライン６１１上の次段Ｓ
（Ｉ−１）のいずれかからの入力を選択するために、ラ
イン６１３上のＭＵＸ６１２の出力をとる。その論理へ
の他の入力は、ライン６１７上の現在の段Ｃ（Ｉ）、お
よびライン６１６上の前段双方のための図２および図３
７の位相シフト範囲キャリブレータ７０からの入力７
９、およびライン６０６上のステージワンＳ（１）から
の入力である。図３７のための論理は、図３９にも参照
することによって理解が簡単になり、この図は等式およ
び機能のための真理テーブルを含む。各レジスタユニッ
トＳＴ（Ｉ）に対して、２つの出力、Ｓ（Ｉ）およびＷ
Ａ（Ｉ）がある。Ｓ（Ｉ）は図２のデジタル調整可能な
遅延５０の対応する入力を制御し、ＷＡ（Ｉ）、６０８
はステージワンＳＴ（１）へのフィードバック信号であ
る。示された真理テーブルにおいて、行７０１から７０
４は、「アップ」シフトが必要とされる（ＵＰＤＮ＝
１）場合であり、一方行７０５から７０８は「ダウン」
シフトが要求される場合である。行７０１および７０２
において、Ｃ（Ｉ）は「０」であり、段ＳＴ（Ｉ）がＥ
ＳＰ段ではないことを意味し、それで正常のシフトが実
行される。前段Ｓ（Ｉ−１）のステータスはＤフリップ
フロップＤ（Ｉ）のＤ入力に転送され、ＣＬＫ１６″の
クロッキングエッジが到着するとＳ（Ｉ）にラッチさ
れ、一方段ＳＴ（１）またはＷＡ（Ｉ）への入力は常に
「０」である。行７０３および７０４は、ＳＴ（Ｉ）が
ＥＳＰ段（Ｉ＝Ｋ、Ｃ（Ｉ）＝１）であるか、またはそ
れから信号がすでに３６０度位相シフトされてしまった
エンドステージである状況のためのものである。行７０
３において、前段が「０」であれば、その「０」はＷＡ
（Ｉ）が「０」であるのでＳＴ（１）にラップアラウン
ドされ、一方現在の段はＥＳＰ（Ｃ（Ｉ）＝Ｃ（Ｋ）＝
１）であり、「１」が段ＳＴ（Ｉ＋１）に移動すること
が許されず、むしろ第１の段ＳＴ（１）に移動しなけれ
ばならない。「ラップアラウンド」はＣＬＫ１６″の次
のクロッキングエッジがあるとＳ（Ｉ＋１）を「０」に
することによってここで実行される。これは行７０４′
上で見られ、そこでは現在の段はＣ（Ｉ−１）＝１であ
るのでＥＳＰに続く段である。サイクルｎの間、ＥＳＰ
段が「１」（Ｓ（Ｉ−１）(n) ＝１）であれば、次のサ
イクル（ｎ＋１）に対して、現在の段は「０」（Ｓ
（Ｉ）(n+1) ＝０）に設定され、「１」がＥＳＰを越え
てシフトすることを妨げる。一方、サイクルｎ上でのＣ
ＬＫ１６″のクロッキングエッジで、ＷＡ（Ｉ）(n) お
よびＳ（Ｉ）(n) の双方は「１」に設定されている（行
７０４）、つまりＳ（１）はサイクル（ｎ＋１）のクロ
ッキングエッジの到着があると「１」に設定され、した
がってＥＳＰのステージワンまたはＳ（１）への「ラッ
プアラウンド」を終了させる。行７０５から７０８は
「ダウン」シフト動作のためのものである（ＵＰＤＮ＝
０）。行７０５および７０６は、それらが左またはダウ
ンシフト動作であることを除いて、行７０１および７０
２の場合と同様である。行７０７および７０８はＳＴ
（Ｉ）がＥＳＰ段またはＩ＝Ｋである状況である。この
とき、何が段にあろうとも、ＳＴ（１）はＳＴ（Ｉ）
（Ｉ＝Ｋ）に「ラップアラウンド」される。ＷＡ（Ｉ）
はこれらがダウンシフト動作であるので、「ドントケ
ア」である。Ｓ（Ｉ）およびＷＡ（Ｉ）のための等式は
真理テーブルの一番上に示される。パワーアップ時に、
「１」であるＳＴ（１）を除くすべての段が「０」であ
るようにリセットが行なわれるので、最小の位相シフト
が選択される。一方、位相範囲キャリブレータはＣ
（Ｊ）を「１」にリセットする一方で、他のものを
「０」にリセットし、その結果段Ｊは開始すべきＥＳＰ
である。ＥＳＰは位相範囲キャリブレータがある数の較
正サイクルを終了した後その正しい位置に「アップ」移
動することが予期され、そこでＩＮ−ＲＡＮＧＥ信号Ｉ
ＲＧ３６１が発生され、図１の回転位相シフト制御ブロ
ック６０に送られ、位相調整プロセスを開始する。遅延
経路選択のためのＵＰＤＮ信号は、開始時にはアップシ
フトするように選択しなければならないので、出力Ｓ
（Ｉ）における「１」は「アップ」移動している。いず
れの場合においても、「１」はＥＳＰを越える出力にお
いては存在することが許容されない。等式（Ａ）は段１
から段Ｊ−１のためのものであり、一方等式（Ｂ）およ
び（Ｃ）は段Ｊから段Ｎのためのものである。回路実現
化例は従来の組み合わせ回路設計法を使用することによ
って、もしくは論理または回路シンセサイザを使用する
ことによって容易に達成され得る。
施例を示す。レジスタ段６２はより単純なレジスタの１
つであり、段ＳＴ（１）からＳＴ（Ｊ−１）のために使
用される。ＵＰＤＮ８９が「１」であるか「０」である
かに依存して、ＭＵＸ６１２′はライン６２５′上の左
（前）段上の出力から、またはライン６１１′上の右
（次）段上の出力から入力を選択する。ゲートされたク
ロックＣＬＫ１６″が到着した場合、「アップ」または
「ダウン」シフトが実行される。レジスタ段６３は図３
７の段ＳＴ（Ｊ）からＳＴ（Ｎ）のために使用される組
み合わせ論理を有するタイプのレジスタである。レジス
タ段６３はレジスタ６２と同一であるが、論理ブロック
６１４のレジスタ機能６２が加えられている。ライン６
１５上の制御ＵＰＤＮに依存して、ライン６２５上の前
段Ｓ（Ｉ−１）からか、またはライン６１１上の次段Ｓ
（Ｉ−１）のいずれかからの入力を選択するために、ラ
イン６１３上のＭＵＸ６１２の出力をとる。その論理へ
の他の入力は、ライン６１７上の現在の段Ｃ（Ｉ）、お
よびライン６１６上の前段双方のための図２および図３
７の位相シフト範囲キャリブレータ７０からの入力７
９、およびライン６０６上のステージワンＳ（１）から
の入力である。図３７のための論理は、図３９にも参照
することによって理解が簡単になり、この図は等式およ
び機能のための真理テーブルを含む。各レジスタユニッ
トＳＴ（Ｉ）に対して、２つの出力、Ｓ（Ｉ）およびＷ
Ａ（Ｉ）がある。Ｓ（Ｉ）は図２のデジタル調整可能な
遅延５０の対応する入力を制御し、ＷＡ（Ｉ）、６０８
はステージワンＳＴ（１）へのフィードバック信号であ
る。示された真理テーブルにおいて、行７０１から７０
４は、「アップ」シフトが必要とされる（ＵＰＤＮ＝
１）場合であり、一方行７０５から７０８は「ダウン」
シフトが要求される場合である。行７０１および７０２
において、Ｃ（Ｉ）は「０」であり、段ＳＴ（Ｉ）がＥ
ＳＰ段ではないことを意味し、それで正常のシフトが実
行される。前段Ｓ（Ｉ−１）のステータスはＤフリップ
フロップＤ（Ｉ）のＤ入力に転送され、ＣＬＫ１６″の
クロッキングエッジが到着するとＳ（Ｉ）にラッチさ
れ、一方段ＳＴ（１）またはＷＡ（Ｉ）への入力は常に
「０」である。行７０３および７０４は、ＳＴ（Ｉ）が
ＥＳＰ段（Ｉ＝Ｋ、Ｃ（Ｉ）＝１）であるか、またはそ
れから信号がすでに３６０度位相シフトされてしまった
エンドステージである状況のためのものである。行７０
３において、前段が「０」であれば、その「０」はＷＡ
（Ｉ）が「０」であるのでＳＴ（１）にラップアラウン
ドされ、一方現在の段はＥＳＰ（Ｃ（Ｉ）＝Ｃ（Ｋ）＝
１）であり、「１」が段ＳＴ（Ｉ＋１）に移動すること
が許されず、むしろ第１の段ＳＴ（１）に移動しなけれ
ばならない。「ラップアラウンド」はＣＬＫ１６″の次
のクロッキングエッジがあるとＳ（Ｉ＋１）を「０」に
することによってここで実行される。これは行７０４′
上で見られ、そこでは現在の段はＣ（Ｉ−１）＝１であ
るのでＥＳＰに続く段である。サイクルｎの間、ＥＳＰ
段が「１」（Ｓ（Ｉ−１）(n) ＝１）であれば、次のサ
イクル（ｎ＋１）に対して、現在の段は「０」（Ｓ
（Ｉ）(n+1) ＝０）に設定され、「１」がＥＳＰを越え
てシフトすることを妨げる。一方、サイクルｎ上でのＣ
ＬＫ１６″のクロッキングエッジで、ＷＡ（Ｉ）(n) お
よびＳ（Ｉ）(n) の双方は「１」に設定されている（行
７０４）、つまりＳ（１）はサイクル（ｎ＋１）のクロ
ッキングエッジの到着があると「１」に設定され、した
がってＥＳＰのステージワンまたはＳ（１）への「ラッ
プアラウンド」を終了させる。行７０５から７０８は
「ダウン」シフト動作のためのものである（ＵＰＤＮ＝
０）。行７０５および７０６は、それらが左またはダウ
ンシフト動作であることを除いて、行７０１および７０
２の場合と同様である。行７０７および７０８はＳＴ
（Ｉ）がＥＳＰ段またはＩ＝Ｋである状況である。この
とき、何が段にあろうとも、ＳＴ（１）はＳＴ（Ｉ）
（Ｉ＝Ｋ）に「ラップアラウンド」される。ＷＡ（Ｉ）
はこれらがダウンシフト動作であるので、「ドントケ
ア」である。Ｓ（Ｉ）およびＷＡ（Ｉ）のための等式は
真理テーブルの一番上に示される。パワーアップ時に、
「１」であるＳＴ（１）を除くすべての段が「０」であ
るようにリセットが行なわれるので、最小の位相シフト
が選択される。一方、位相範囲キャリブレータはＣ
（Ｊ）を「１」にリセットする一方で、他のものを
「０」にリセットし、その結果段Ｊは開始すべきＥＳＰ
である。ＥＳＰは位相範囲キャリブレータがある数の較
正サイクルを終了した後その正しい位置に「アップ」移
動することが予期され、そこでＩＮ−ＲＡＮＧＥ信号Ｉ
ＲＧ３６１が発生され、図１の回転位相シフト制御ブロ
ック６０に送られ、位相調整プロセスを開始する。遅延
経路選択のためのＵＰＤＮ信号は、開始時にはアップシ
フトするように選択しなければならないので、出力Ｓ
（Ｉ）における「１」は「アップ」移動している。いず
れの場合においても、「１」はＥＳＰを越える出力にお
いては存在することが許容されない。等式（Ａ）は段１
から段Ｊ−１のためのものであり、一方等式（Ｂ）およ
び（Ｃ）は段Ｊから段Ｎのためのものである。回路実現
化例は従来の組み合わせ回路設計法を使用することによ
って、もしくは論理または回路シンセサイザを使用する
ことによって容易に達成され得る。
【００５４】この発明を図面の実施例に関して説明して
きたが、他の実施例が考慮される。この発明の範囲は請
求の範囲によって制御されるべきであることが発明者ら
の意図するところである。
きたが、他の実施例が考慮される。この発明の範囲は請
求の範囲によって制御されるべきであることが発明者ら
の意図するところである。
【図１】局部的に発生された「補償された広帯域時間ル
ーラ」およびアルゴリズムデータ遷移平均化を採用する
全デジタルデータ回復システムを与えるトランシーバの
機能図である。
ーラ」およびアルゴリズムデータ遷移平均化を採用する
全デジタルデータ回復システムを与えるトランシーバの
機能図である。
【図２】プリコンディショニングブロックを採用する図
１のシステムの代替の実施例のブロック図である。
１のシステムの代替の実施例のブロック図である。
【図３】補償された広帯域時間ルーラ発生器およびレギ
ュレータのブロック図である。
ュレータのブロック図である。
【図４】図１および図２のためのタイミング図である。
【図５】ＤＣＤプリコンディショナのブロック図であ
る。
る。
【図６】図１および図２のエッジ分布サンプラブロック
の一実施例のブロックおよび論理図である。
の一実施例のブロックおよび論理図である。
【図７】位相調整決定機能で使用されるタイミング図お
よび分析を示す図である。
よび分析を示す図である。
【図８】位相調整決定機能で使用されるタイミング図お
よび分析を示す図である。
よび分析を示す図である。
【図９】Ｉ−Ｏテスト法を分析する例示的な図である。
【図１０】Ｉ−Ｏテスト法を分析する例示的な図であ
る。
る。
【図１１】Ｉ−Ｏテスト法を分析する例示的な図であ
る。
る。
【図１２】Ｉ−Ｏテスト法を分析する例示的な図であ
る。
る。
【図１３】Ｉ−Ｏテスト法を分析する例示的な図であ
る。
る。
【図１４】Ｉ−Ｏテスト法を分析する例示的な図であ
る。
る。
【図１５】Ｉ−Ｏテスト法を分析する例示的な図であ
る。
る。
【図１６】Ｉ−Ｏテスト法を分析する例示的な図であ
る。
る。
【図１７】Ｉ−Ｏテスト法を分析する例示的な図であ
る。
る。
【図１８】Ｉ−Ｏテスト法を分析する例示的な図であ
る。
る。
【図１９】Ｉ−Ｏテスト法を分析する例示的な図であ
る。
る。
【図２０】Ｉ−Ｏテスト法を分析する例示的な図であ
る。
る。
【図２１】異なったデータ遷移分布のための分布テスト
法を分析する例示的な要約図である。
法を分析する例示的な要約図である。
【図２２】位相調整決定ブロックにおけるアップ／ダウ
ンコマンドを発生するための真理テーブル組み合わせを
示すチャートである。
ンコマンドを発生するための真理テーブル組み合わせを
示すチャートである。
【図２３】代替のエッジ分布サンプラの実施例のブロッ
ク図である。
ク図である。
【図２４】図３のビットシリアライザのための概略図で
ある。
ある。
【図２５】図３の１／２Ｔｂ遅延素子のためのブロック
図である。
図である。
【図２６】１／２Ｔｂ遅延の遅延セルのための概略図で
ある。
ある。
【図２７】図３のサンプリングレジスタのブロック図で
ある。
ある。
【図２８】図３のルーラ調整決定回路のブロック図であ
る。
る。
【図２９】図２７の回路のタイミング図である。
【図３０】図２８のステータスデコード論理の論理真理
テーブル分析を示す図である。
テーブル分析を示す図である。
【図３１】図２８の調整更新制御の時間ゾーン分析を示
す図である。
す図である。
【図３２】図２８の調整更新制御のための論理真理テー
ブルを表わす図である。
ブルを表わす図である。
【図３３】デジタル的に調整可能な遅延のブロック図で
ある。
ある。
【図３４】図３３のためのタイミング図である。
【図３５】３６０度位相シフト範囲キャリブレータのた
めのブロック図である。
めのブロック図である。
【図３６】３６０度位相シフト範囲キャリブレータのた
めのブロック図である。
めのブロック図である。
【図３７】回転位相シフト制御の一実施例のブロック図
である。
である。
【図３８】図３７のレジスタ段のための論理図である。
【図３９】図３８のための等式のテーブルおよびチャー
ト、ならびに真理テーブルを示す図である。
ト、ならびに真理テーブルを示す図である。
３０ 集積された時間ルーラ発生器およびレギュレータ ５６ デジタル位相シフタ ８１ エッジ分布サンプラ ８２ 位相調整決定
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 25/03 Ｅ 9199−5Ｋ
Claims (15)
- 【請求項１】 ２進受信機基準信号の位相をトラック
し、入来シリアル２進データストリームの位相に整列さ
せるための全デジタル法であって、前記入来シリアル２
進データストリームは特定された公称周波数および許容
限度を有する遠い非同期発振器から引き出されたビット
レートを有し、 前記入来２進シリアルデータストリームの遷移の遷移エ
ッジ位置をサンプリングするステップと、さらに前記遷
移位置を、前記遠い発振器と同一の前記特定された公称
周波数および許容限度を有する位相調整された局部基準
信号と比較することによって、局部基準信号を参照して
前記入来２進シリアルデータストリームの平均エッジ位
置を決定するために前記遷移エッジ位置をデジタル的に
分析するステップとを含む、方法。 - 【請求項２】 デジタルコマンド信号を与え、前記２進
局部基準信号の相対的な位相をシフトし、前記入来シリ
アル２進データ信号と前記２進局部基準信号との間の位
相差を低減するステップを含む、請求項１に記載の方
法。 - 【請求項３】 デジタルコマンド信号を与えて前記２進
局部基準信号の相対的な位相をシフトさせる前記ステッ
プは、異なったベース周波数を有する複数個の時間ルー
ラ素子からなる広帯域周波数スペクトルを与えることに
よって前記局部基準信号を補償するステップを含む、請
求項２に記載の方法。 - 【請求項４】 前記複数個の時間ルーラ素子は第１およ
び第２のタイプを含み、前記第１のタイプは等しい期間
の複数個のサイクルを含み、前記第２のタイプは異なっ
た期間の１つのサイクルを含み、前記局部基準信号の平
均パルスレートが前記入来シリアル２進データのパルス
レートと等しくなるようにし、それによってデータ回復
は前記入来シリアル２進データにおける何千もの変化し
ない値ビットのランレングスの事例においても正確に行
なわれ得る、請求項３に記載の方法。 - 【請求項５】 デジタルコマンド信号を与えて相対的な
位相をシフトさせる前記ステップは多段遅延ラインにお
いて前記局部基準信号を遅延するステップと、さらに前
記多段遅延ラインのうちのどの段が正確に３６０度の位
相シフトを与えるかを示すエンドステージポインタ（Ｅ
ＳＰ）を発生するステップとを含む、請求項２に記載の
方法。 - 【請求項６】 デジタルコマンド信号を与えて相対的な
位相をシフトさせる前記ステップは、前記ＥＳＰにおい
て前記遅延ラインを前記第１の段に効果的に接続し、必
要とされる遅延が位相において３６０度を越える場合に
はいつでも、前記基準信号の前記局部遅延ラインの第１
の段へもどる位相シフトのための段選択をラップするス
テップを含む、請求項５に記載の方法。 - 【請求項７】 基準クロックの位相を調整し、入来受信
されたシリアルデータをトラックする方法であって、前
記基準クロックに対する前記受信されたシリアルデータ
における２進遷移のエッジ位置を分析し、前記受信され
たシリアルデータの平均エッジ位置を決定する方法を含
み、 ａ．直列に接続された複数個のユニット遅延素子にパル
スを送り出すことによって、前記受信されたシリアルデ
ータの遷移が到着すると時間ルーラパルス列の発生を開
始するステップを含み、各前記ユニット遅延素子は入力
端子、中間端子および出力端子を有し、 ｂ．前記ユニット遅延の入力、中間および出力端子をエ
ッジ分布アナライザ回路に接続し、前記パルス列をサン
プリングしかつ分析するステップと、 ｃ．前記基準クロックの選択された遷移の発生時に各前
記入力、中間および出力端子をサンプリングするステッ
プと、 ｄ．サンプリングされた信号と前記基準クロックとを組
み合わせ的に相互接続し、アーリ（Ｅ）対レイト（Ｌ）
である受信機データ遷移の数と前記基準クロックの前記
選択された遷移との間の差をランニングカウントするス
テップと、さらに ｅ．前記アーリ対レイト差カウントを分析し、訂正信号
を発生して前記基準クロックの位相を調整し前記アーリ
マイナスレイト（Ｅ−Ｌ）差をゼロに向けて駆動するス
テップとを含む、方法。 - 【請求項８】 前記組み合わせ相互接続はまた、第１の
予め定められた時間より早い受信機データ遷移の数と、
第２の予め定められた時間より遅いデータ遷移の数との
間の差をランニングカウントし、前記差はＩ−Ｏと呼ば
れ、 前記差カウントを分析し、前記基準クロックの位相を調
整するための訂正信号を発生し、前記Ｉ−Ｏ差カウント
を正の最大値に向けて駆動するステップを含む、請求項
７に記載の方法。 - 【請求項９】 前記（Ｉ−Ｏ）カウントは１８０度位相
シフトを訂正し、前記Ｅ−Ｌカウントは９０度位相シフ
トを訂正する、請求項７に記載の方法。 - 【請求項１０】 最小Ｅ−Ｌカウントおよび最大Ｉ−Ｏ
カウントは前記受信されたシリアルデータの位相整列の
測定である、請求項９に記載の方法。 - 【請求項１１】 入来シリアル２進データの遷移エッジ
位置をサンプリングするための手段を含む全デジタル位
相ロックループであって、 広帯域時間ルーラ信号を発生するための手段と、 前記広帯域時間ルーラ信号の位相を調整可能にシフトす
るための手段と、さらに前記シフトされた広帯域時間ル
ーラ信号を前記入来シリアル２進データの前記エッジ位
置と比較し、前記比較の結果を分析するための手段とを
含み、前記広帯域時間ルーラを調整可能にシフトするた
めの前記手段は前記分析された比較に応答する、全デジ
タル位相ロックループ。 - 【請求項１２】 前記比較のための手段は統計的に平均
化された遷移エッジ位置を与え、前記調整可能にシフト
するための手段は前記広帯域時間ルーラの前記位相が前
記統計的に平均化された遷移エッジ位置をトラックする
ことを引き起こす、請求項１１に記載の装置。 - 【請求項１３】 広帯域時間ルーラを発生するための前
記手段は、 前記広帯域時間ルーラが少なくとも第１および第２のベ
ース周波数を含むスペクトルを有するようにするための
手段を含み、第１の前記ベース周波数はＮ倍された前記
局部基準クロックの期間に対応する周波数であり、Ｎは
補償された広帯域時間ルーラのパルスの数であり、前記
第２のベース周波数はＴ1 ＋Ｔ2 に等しい期間に対応
し、Ｔ1 ＝１／ＦR であり、Ｔ2 ＝１／ＦR −ＦT であ
り、ＦR は受信機局部クロックの周波数に等しく、ＦT
は遠いクロックの周波数に等しい、装置。 - 【請求項１４】 前記広帯域時間ルーラを調整可能にシ
フトするための前記手段は３６０度位相シフタを含む、
請求項１１に記載の装置。 - 【請求項１５】 前記３６０度位相シフタは遅延素子出
力の長いチェーンにおける正確にどの出力で、前記遅延
ラインの信号が前記遅延ラインにおいて伝播している信
号と正確に位相が合うかを識別するための手段を含み、 遅延素子の前記チェーンにおける前記識別された出力を
エンドポイントとしてマークするための手段と、さらに
前記直列に接続された遅延素子の第１の素子のタップ
が、前記エンドポイントで利用可能であるより大きな遅
延が要求された場合に次の出力遅延を与えることを引き
起こす手段を含み、それによって遅延素子の長いチェー
ンはエンドポイントでラップバックされる、請求項１４
に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US021924 | 1993-02-24 | ||
| US08/021,924 US5400370A (en) | 1993-02-24 | 1993-02-24 | All digital high speed algorithmic data recovery method and apparatus using locally generated compensated broad band time rulers and data edge position averaging |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303224A true JPH06303224A (ja) | 1994-10-28 |
Family
ID=21806879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP400894A Withdrawn JPH06303224A (ja) | 1993-02-24 | 1994-01-19 | ２進受信機基準信号の位相をトラックし、入来シリアル２進データストリームの位相に整列させるための全デジタル法、および全デジタル位相ロックループ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5400370A (ja) |
| EP (1) | EP0614281B1 (ja) |
| JP (1) | JPH06303224A (ja) |
| KR (1) | KR940020698A (ja) |
| DE (1) | DE69326882D1 (ja) |
| TW (1) | TW236060B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206594A (ja) * | 2008-02-26 | 2009-09-10 | Olympus Corp | クロック再生回路 |
Families Citing this family (91)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570944B2 (en) | 2001-06-25 | 2003-05-27 | Rambus Inc. | Apparatus for data recovery in a synchronous chip-to-chip system |
| US6081561A (en) * | 1994-02-25 | 2000-06-27 | Texas Instruments Incorporated | Method and apparatus for receiving and reconstituting a data signal employing oversampling and selection of a sampled data signal remote from transitions in the data signal |
| US5513377A (en) * | 1994-06-17 | 1996-04-30 | International Business Machines Corporation | Input-output element has self timed interface using a received clock signal to individually phase aligned bits received from a parallel bus |
| US5796673A (en) | 1994-10-06 | 1998-08-18 | Mosaid Technologies Incorporated | Delay locked loop implementation in a synchronous dynamic random access memory |
| FR2726277B1 (fr) * | 1994-10-28 | 1996-12-27 | Bio Merieux | Oligonucleotide utilisable comme amorce dans une methode d'amplification basee sur une replication avec deplacement de brin |
| US5671258A (en) * | 1994-12-20 | 1997-09-23 | 3Com Corporation | Clock recovery circuit and receiver using same |
| KR0141724B1 (ko) * | 1995-01-07 | 1998-07-15 | 이헌조 | 브이씨알의 서보 제어장치 |
| US5903605A (en) * | 1995-03-30 | 1999-05-11 | Intel Corporation | Jitter detection method and apparatus |
| US5761254A (en) * | 1996-01-31 | 1998-06-02 | Advanced Micro Devices, Inc. | Digital architecture for recovering NRZ/NRZI data |
| US5748020A (en) * | 1996-02-02 | 1998-05-05 | Lsi Logic Corporation | High speed capture latch |
| US5633899A (en) * | 1996-02-02 | 1997-05-27 | Lsi Logic Corporation | Phase locked loop for high speed data capture of a serial data stream |
| US5694062A (en) * | 1996-02-02 | 1997-12-02 | Lsi Logic Corporation | Self-timed phase detector and method |
| US5805233A (en) * | 1996-03-13 | 1998-09-08 | In Focus Systems, Inc. | Method and apparatus for automatic pixel clock phase and frequency correction in analog to digital video signal conversion |
| US6115769A (en) * | 1996-06-28 | 2000-09-05 | Lsi Logic Corporation | Method and apparatus for providing precise circuit delays |
| US5818890A (en) * | 1996-09-24 | 1998-10-06 | Motorola, Inc. | Method for synchronizing signals and structures therefor |
| US6072810A (en) * | 1996-11-08 | 2000-06-06 | Alcatel | Method to transparently transport an incoming clock signal over a network segment, and related transmitter and receiver unit |
| US5886539A (en) * | 1997-04-10 | 1999-03-23 | Advanced Micro Devices, Ind | Communication within an integrated circuit by data serialization through a metal plane |
| US5939912A (en) * | 1997-06-18 | 1999-08-17 | Lsi Logic Corporation | Recovery circuit having long hold time and phase range |
| US5903521A (en) * | 1997-07-11 | 1999-05-11 | Advanced Micro Devices, Inc. | Floating point timer |
| US6122278A (en) * | 1997-08-07 | 2000-09-19 | Advanced Micro Devices, Inc. | Circuit and method for protocol header decoding and packet routing |
| US5943206A (en) * | 1997-08-19 | 1999-08-24 | Advanced Micro Devices, Inc. | Chip temperature protection using delay lines |
| US5890100A (en) * | 1997-08-19 | 1999-03-30 | Advanced Micro Devices, Inc. | Chip temperature monitor using delay lines |
| JP3286907B2 (ja) * | 1997-10-30 | 2002-05-27 | 三菱電機株式会社 | タイミング位相同期検出回路及び復調器 |
| US6192069B1 (en) | 1997-11-03 | 2001-02-20 | Advanced Micro Devices, Inc. | Circuit and methodology for transferring signals between semiconductor devices |
| US5852616A (en) * | 1997-11-17 | 1998-12-22 | Advanced Micro Devices, Inc. | On-chip operating condition recorder |
| US6031473A (en) * | 1997-11-17 | 2000-02-29 | Advanced Micro Devices, Inc. | Digital communications using serialized delay line |
| US6084933A (en) * | 1997-11-17 | 2000-07-04 | Advanced Micro Devices, Inc. | Chip operating conditions compensated clock generation |
| US5942937A (en) * | 1997-11-19 | 1999-08-24 | Advanced Micro Devices, Inc. | Signal detection circuit using a plurality of delay stages with edge detection logic |
| JP3109465B2 (ja) | 1997-12-04 | 2000-11-13 | 日本電気株式会社 | ディジタルｐｌｌ回路及び信号再生方法 |
| US6078627A (en) * | 1997-12-18 | 2000-06-20 | Advanced Micro Devices, Inc. | Circuit and method for multilevel signal decoding, descrambling, and error detection |
| US6178208B1 (en) | 1997-12-18 | 2001-01-23 | Legerity | System for recovery of digital data from amplitude and phase modulated line signals using delay lines |
| US6046620A (en) * | 1997-12-18 | 2000-04-04 | Advanced Micro Devices, Inc. | Programmable delay line |
| US6091348A (en) * | 1997-12-18 | 2000-07-18 | Advanced Micro Devices, Inc. | Circuit and method for on-the-fly bit detection and substitution |
| US6255969B1 (en) | 1997-12-18 | 2001-07-03 | Advanced Micro Devices, Inc. | Circuit and method for high speed bit stream capture using a digital delay line |
| US5900834A (en) * | 1997-12-18 | 1999-05-04 | Advanced Micro Devices, Inc. | Doppler shift detector |
| US6064232A (en) * | 1997-12-18 | 2000-05-16 | Advanced Micro Devices, Inc. | Self-clocked logic circuit and methodology |
| US6218880B1 (en) | 1997-12-18 | 2001-04-17 | Legerity | Analog delay line implemented with a digital delay line technique |
| US6160856A (en) * | 1997-12-18 | 2000-12-12 | Advanced Micro Devices, Inc. | System for providing amplitude and phase modulation of line signals using delay lines |
| US6157691A (en) * | 1998-04-14 | 2000-12-05 | Lsi Logic Corporation | Fully integrated phase-locked loop with resistor-less loop filer |
| US6097767A (en) * | 1998-04-17 | 2000-08-01 | Advanced Micro Devices, Inc. | Apparatus and method for determining an optimum equalizer setting for a signal equalizer in a communication network receiver |
| US6222392B1 (en) | 1998-04-17 | 2001-04-24 | Advanced Micro Devices, Inc. | Signal monitoring circuit for detecting asynchronous clock loss |
| US6339833B1 (en) | 1998-04-17 | 2002-01-15 | Advanced Micro Devices, Inc. | Automatic recovery from clock signal loss |
| US6374361B1 (en) * | 1998-04-23 | 2002-04-16 | Silicon Image, Inc. | Skew-insensitive low voltage differential receiver |
| US6584163B1 (en) * | 1998-06-01 | 2003-06-24 | Agere Systems Inc. | Shared data and clock recovery for packetized data |
| US6430242B1 (en) | 1998-06-15 | 2002-08-06 | International Business Machines Corporation | Initialization system for recovering bits and group of bits from a communications channel |
| FR2781943B1 (fr) * | 1998-07-30 | 2000-09-15 | Thomson Multimedia Sa | Procede de recuperation d'horloge lors de l'echantillonnage de signaux de type numerique |
| US6557066B1 (en) | 1999-05-25 | 2003-04-29 | Lsi Logic Corporation | Method and apparatus for data dependent, dual level output driver |
| US6294937B1 (en) | 1999-05-25 | 2001-09-25 | Lsi Logic Corporation | Method and apparatus for self correcting parallel I/O circuitry |
| US6611217B2 (en) | 1999-06-11 | 2003-08-26 | International Business Machines Corporation | Initialization system for recovering bits and group of bits from a communications channel |
| US6678408B1 (en) * | 1999-11-17 | 2004-01-13 | Infocus Corporation | Noise reduction through comparative histograms |
| US6795515B1 (en) | 2000-04-11 | 2004-09-21 | International Business Machines Corporation | Method and apparatus for locating sampling points in a synchronous data stream |
| GB2368651B (en) * | 2000-10-31 | 2006-05-31 | Consultronics Europ Ltd | Method and apparatus for measurement of jitter |
| US6973148B2 (en) * | 2000-11-30 | 2005-12-06 | Adc Telecommunications, Inc. | Clock recovery mechanism |
| US6990161B2 (en) * | 2001-01-09 | 2006-01-24 | International Business Machines Corporation | Phase selection mechanism for optimal sampling of source synchronous clocking interface data |
| US6970529B2 (en) | 2001-01-16 | 2005-11-29 | International Business Machines Corporation | Unified digital architecture |
| US6704882B2 (en) | 2001-01-22 | 2004-03-09 | Mayo Foundation For Medical Education And Research | Data bit-to-clock alignment circuit with first bit capture capability |
| KR100415193B1 (ko) * | 2001-06-01 | 2004-01-16 | 삼성전자주식회사 | 반도체 메모리 장치에서의 내부클럭 발생방법 및 내부클럭발생회로 |
| US6785622B2 (en) * | 2001-10-29 | 2004-08-31 | Agilent Technologies, Inc. | Method and apparatus for performing eye diagram measurements |
| US7088767B1 (en) * | 2002-03-01 | 2006-08-08 | Xilinx, Inc. | Method and apparatus for operating a transceiver in different data rates |
| US7035368B2 (en) * | 2002-03-18 | 2006-04-25 | Texas Instruments Incorporated | High speed parallel link receiver |
| US7092471B2 (en) * | 2002-05-22 | 2006-08-15 | Lucent Technologies Inc. | Digital phase synchronization circuit |
| US6950770B2 (en) * | 2002-09-25 | 2005-09-27 | Intel Corporation | Method and apparatus for calibration of a delay element |
| JP4196657B2 (ja) * | 2002-11-29 | 2008-12-17 | 株式会社日立製作所 | データ再生方法およびデジタル制御型クロックデータリカバリ回路 |
| EP1351067B1 (en) * | 2003-02-25 | 2004-11-10 | Agilent Technologies Inc | Transition tracking |
| US7233636B2 (en) | 2003-03-14 | 2007-06-19 | Thomson Licensing | Technique for oversampling to reduce jitter |
| US8650470B2 (en) | 2003-03-20 | 2014-02-11 | Arm Limited | Error recovery within integrated circuit |
| EP1604281B1 (en) * | 2003-03-20 | 2006-08-09 | ARM Limited | Systematic and random error detection and recovery within processing stages of an integrated circuit |
| US8185812B2 (en) * | 2003-03-20 | 2012-05-22 | Arm Limited | Single event upset error detection within an integrated circuit |
| US7278080B2 (en) | 2003-03-20 | 2007-10-02 | Arm Limited | Error detection and recovery within processing stages of an integrated circuit |
| DE102004014970B4 (de) * | 2003-03-26 | 2006-12-21 | Infineon Technologies Ag | Mitgekoppelte Einrichtung zur Rückgewinnung von Takt und Daten |
| JP3960271B2 (ja) * | 2003-07-02 | 2007-08-15 | ソニー株式会社 | 位相誤差判定方法、デジタルｐｌｌ装置 |
| US7292670B2 (en) * | 2003-08-06 | 2007-11-06 | Gennum Corporation | System and method for automatically correcting duty cycle distortion |
| US7386080B2 (en) * | 2003-09-30 | 2008-06-10 | Intel Corportion | High-speed data sampler for optical interconnect |
| US7668271B2 (en) * | 2003-09-30 | 2010-02-23 | Rambus Inc. | Clock-data recovery (“CDR”) circuit, apparatus and method for variable frequency data |
| US7236555B2 (en) * | 2004-01-23 | 2007-06-26 | Sunrise Telecom Incorporated | Method and apparatus for measuring jitter |
| KR100603180B1 (ko) * | 2004-08-06 | 2006-07-20 | 학교법인 포항공과대학교 | 주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭데이터 복원 회로 |
| US7688928B2 (en) * | 2006-09-05 | 2010-03-30 | Lsi Corporation | Duty cycle counting phase calibration scheme of an input/output (I/O) interface |
| TWI346460B (en) * | 2006-10-31 | 2011-08-01 | Realtek Semiconductor Corp | A clock and data recovery circuit and a method for adjusting loop bandwidth used thereby |
| US7932552B2 (en) | 2007-08-03 | 2011-04-26 | International Business Machines Corporation | Multiple source-single drain field effect semiconductor device and circuit |
| US20090033389A1 (en) * | 2007-08-03 | 2009-02-05 | Abadeer Wagdi W | Micro-phase adjusting and micro-phase adjusting mixer circuits designed with standard field effect transistor structures |
| US7814449B2 (en) * | 2007-10-17 | 2010-10-12 | International Business Machines Corporation | Design structure for multiple source-single drain field effect semiconductor device and circuit |
| US8171386B2 (en) * | 2008-03-27 | 2012-05-01 | Arm Limited | Single event upset error detection within sequential storage circuitry of an integrated circuit |
| US8327196B2 (en) * | 2008-07-16 | 2012-12-04 | International Business Machines Corporation | Identifying an optimized test bit pattern for analyzing electrical communications channel topologies |
| US8161367B2 (en) * | 2008-10-07 | 2012-04-17 | Arm Limited | Correction of single event upset error within sequential storage circuitry of an integrated circuit |
| JP2012060606A (ja) * | 2010-09-13 | 2012-03-22 | Toshiba Corp | 半導体集積回路および無線通信装置 |
| US8493120B2 (en) | 2011-03-10 | 2013-07-23 | Arm Limited | Storage circuitry and method with increased resilience to single event upsets |
| KR20160074339A (ko) * | 2014-12-18 | 2016-06-28 | 에스케이하이닉스 주식회사 | 지연 회로 |
| US10345339B2 (en) | 2015-12-09 | 2019-07-09 | Tektronix, Inc. | Group delay based averaging |
| TWI690162B (zh) * | 2019-08-30 | 2020-04-01 | 瑞昱半導體股份有限公司 | 時脈資料回復裝置及方法 |
| US11063596B1 (en) * | 2021-01-07 | 2021-07-13 | Global Unichip Corporation | Frame decoding circuit and method for performing frame decoding |
| CN114513293B (zh) * | 2022-02-24 | 2022-10-14 | 中国水利水电科学研究院 | 一种秒脉冲延迟补偿系统及方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4010323A (en) * | 1975-10-29 | 1977-03-01 | Bell Telephone Laboratories, Incorporated | Digital timing recovery |
| EP0185779B1 (en) * | 1984-12-21 | 1990-02-28 | International Business Machines Corporation | Digital phase locked loop |
| NL8600889A (nl) * | 1986-04-09 | 1987-11-02 | Philips Nv | Inrichting voor het terugwinnen van kanaalklokinformatie bij synchrone informatietransmissie en een inrichting voor het terugwinnen van de informatie voorzien van een dergelijke inrichting. |
| US4821297A (en) * | 1987-11-19 | 1989-04-11 | American Telephone And Telegraph Company, At&T Bell Laboratories | Digital phase locked loop clock recovery scheme |
| US5052026A (en) * | 1989-02-07 | 1991-09-24 | Harris Corporation | Bit synchronizer for short duration burst communications |
| US5068628A (en) * | 1990-11-13 | 1991-11-26 | Level One Communications, Inc. | Digitally controlled timing recovery loop |
| US5208839A (en) * | 1991-05-28 | 1993-05-04 | General Electric Company | Symbol synchronizer for sampled signals |
-
1993
- 1993-02-24 US US08/021,924 patent/US5400370A/en not_active Expired - Lifetime
- 1993-08-31 TW TW082107058A patent/TW236060B/zh active
- 1993-11-17 DE DE69326882T patent/DE69326882D1/de not_active Expired - Lifetime
- 1993-11-17 EP EP93309183A patent/EP0614281B1/en not_active Expired - Lifetime
-
1994
- 1994-01-19 JP JP400894A patent/JPH06303224A/ja not_active Withdrawn
- 1994-01-26 KR KR1019940001362A patent/KR940020698A/ko not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206594A (ja) * | 2008-02-26 | 2009-09-10 | Olympus Corp | クロック再生回路 |
| US8306173B2 (en) | 2008-02-26 | 2012-11-06 | Olympus Corporation | Clock regeneration circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940020698A (ko) | 1994-09-16 |
| EP0614281B1 (en) | 1999-10-27 |
| DE69326882D1 (de) | 1999-12-02 |
| TW236060B (ja) | 1994-12-11 |
| EP0614281A2 (en) | 1994-09-07 |
| US5400370A (en) | 1995-03-21 |
| EP0614281A3 (en) | 1995-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0614281B1 (en) | Digital high speed algorithmic data recovery method and apparatus | |
| US8036300B2 (en) | Dual loop clock recovery circuit | |
| US8903031B2 (en) | Low jitter clock recovery circuit | |
| EP0317159B1 (en) | Clock recovery arrangement | |
| US5452333A (en) | Digital jitter correction method and signal preconditioner | |
| KR20210139388A (ko) | 다상 클록 듀티 사이클 및 스큐 측정 및 보정 | |
| US5349612A (en) | Digital serializer and time delay regulator | |
| CA1215750A (en) | Digital phase correlator | |
| CN111512369B (zh) | 多通道数据接收器的时钟数据恢复装置及方法 | |
| US7751519B2 (en) | Phase rotator for delay locked loop based SerDes | |
| JPH0630490B2 (ja) | ディジタルｐｌｌ回路 | |
| JP2004507963A (ja) | データ・アイ・トラッキングを用いたデータ復元 | |
| WO2007114944A2 (en) | Phase control block for managing multiple clock domains in systems with frequency offsets | |
| US20090196387A1 (en) | Instant-acquisition clock and data recovery systems and methods for serial communications links | |
| US5689530A (en) | Data recovery circuit with large retime margin | |
| JPS61152127A (ja) | デジタル位相ロツクル−プ装置 | |
| US20040030513A1 (en) | Transition insensitive timing recovery method and apparatus | |
| US6483871B1 (en) | Phase detector with adjustable set point | |
| US6389090B2 (en) | Digital clock/data signal recovery method and apparatus | |
| US4682343A (en) | Processing circuit with asymmetry corrector and convolutional encoder for digital data | |
| US7256627B1 (en) | Alignment of local transmit clock to synchronous data transfer clock having programmable transfer rate | |
| US6868134B2 (en) | Method and apparatus for recovering a clock signal from an asynchronous data signal | |
| US6339833B1 (en) | Automatic recovery from clock signal loss | |
| CN113541915B (zh) | 一种宽动态范围的快速时钟恢复实现方法及装置 | |
| US11165553B1 (en) | Static clock calibration in physical layer device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |