JPH06303555A - 液晶表示装置の駆動回路 - Google Patents
液晶表示装置の駆動回路Info
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- JPH06303555A JPH06303555A JP6664693A JP6664693A JPH06303555A JP H06303555 A JPH06303555 A JP H06303555A JP 6664693 A JP6664693 A JP 6664693A JP 6664693 A JP6664693 A JP 6664693A JP H06303555 A JPH06303555 A JP H06303555A
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- Japan
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- gate
- voltage
- liquid crystal
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
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Abstract
(57)【要約】
【目的】 現アクティブマトリクス液晶表示装置のトラ
ンジスタ性能に於いても、液晶表示装置の大型化高密度
化に対応するに十分な画像データの保持特性が得られ、
画質劣化を防止する事のできる液晶表示装置の駆動回路
を提供する。 【構成】 画素の選択書き込み時に画素トランジスタの
ドレインに入力される画像データの位相Ｆ・Ｃに応答し
て、保持期間にあたる画素非選択時における画素トラン
ジスタのゲート電圧をゲート−ソース間電圧が極端な逆
バイアス印加状態にならないようにＶSSＹ１またはＶSS
Ｙ２に切り換える。
ンジスタ性能に於いても、液晶表示装置の大型化高密度
化に対応するに十分な画像データの保持特性が得られ、
画質劣化を防止する事のできる液晶表示装置の駆動回路
を提供する。 【構成】 画素の選択書き込み時に画素トランジスタの
ドレインに入力される画像データの位相Ｆ・Ｃに応答し
て、保持期間にあたる画素非選択時における画素トラン
ジスタのゲート電圧をゲート−ソース間電圧が極端な逆
バイアス印加状態にならないようにＶSSＹ１またはＶSS
Ｙ２に切り換える。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス液
晶表示装置の駆動回路に関する。
晶表示装置の駆動回路に関する。
【０００２】
【従来の技術】従来のアクティブマトリクス液晶表示装
置の電気的内部構成は、図４に示す通りであり、図５は
図４の左上の画素１０５部分を拡大したものである。
置の電気的内部構成は、図４に示す通りであり、図５は
図４の左上の画素１０５部分を拡大したものである。
【０００３】図４、図５に於いてその動作は、行ライン
ドライバー１０１によってＧ１の行ライン２０１が選択
された後、列ラインドライバー１０２によりＸ１出力列
ライン３０１のサンプリングトランジスタ１０３を介し
て、表示データ（ＤＡＴＡ）が画素トランジスタ１０４
より画素電極５０１及び画素容量５０２から成る画素１
０５に書き込まれる。
ドライバー１０１によってＧ１の行ライン２０１が選択
された後、列ラインドライバー１０２によりＸ１出力列
ライン３０１のサンプリングトランジスタ１０３を介し
て、表示データ（ＤＡＴＡ）が画素トランジスタ１０４
より画素電極５０１及び画素容量５０２から成る画素１
０５に書き込まれる。
【０００４】更に、列ラインドライバー１０２によりＸ
２出力列ライン３０２のサンプリングトランジスタ１０
６を介して、２列目の表示データが画素トランジスタ１
０７より画素１０８に書き込まれる。
２出力列ライン３０２のサンプリングトランジスタ１０
６を介して、２列目の表示データが画素トランジスタ１
０７より画素１０８に書き込まれる。
【０００５】以上をＸｎ出力列３０３まで繰り返した
後、行ラインドライバー１０１のＧ２出力により行ライ
ン２０２が選択されて、行ライン２０１同様に、列ライ
ンドライバー１０２によりＸ１出力列ライン３０１のサ
ンプリングトランジスタ１０３を介して、表示データが
画素トランジスタ１０９より画素電極５０１及び画素容
量５０２から成る画素１１０に書き込まれる。この動作
をＸｎ出力列３０３まで繰り返した後、行ラインドライ
バー出力Ｇ３で選択された行ライン２０３からＧｎ出力
の行ライン２０４まで同様の動作が繰り返されて１画面
を完成する訳である。ＣＬＹ，ＣＬＸは各ドライバーの
駆動クロックである。
後、行ラインドライバー１０１のＧ２出力により行ライ
ン２０２が選択されて、行ライン２０１同様に、列ライ
ンドライバー１０２によりＸ１出力列ライン３０１のサ
ンプリングトランジスタ１０３を介して、表示データが
画素トランジスタ１０９より画素電極５０１及び画素容
量５０２から成る画素１１０に書き込まれる。この動作
をＸｎ出力列３０３まで繰り返した後、行ラインドライ
バー出力Ｇ３で選択された行ライン２０３からＧｎ出力
の行ライン２０４まで同様の動作が繰り返されて１画面
を完成する訳である。ＣＬＹ，ＣＬＸは各ドライバーの
駆動クロックである。
【０００６】これらの書き込み動作中、画素トランジス
タに加えるコントロール信号は、図３に示す様に、図中
二点鎖線で現した液晶コモン電圧４を中心電位として、
図中実線で現した表示データ（Ｖｓ）５が一表示期間Ｔ
１およびＴ２の周期で位相反転が行われて画素トランジ
スタ１０４のドレイン（Ｄ）に加えられると共に、図中
破線で現した様に画素の選択期間ＴONにはＶｇon電圧１
が、これ以外の非選択期間は表示データ（Ｖｓ）５の電
位や位相に関係なくＶｇOFF 電圧６が画素トランジスタ
１０４のゲート（Ｇ）に加えられる様構成された駆動回
路が一般的であった。
タに加えるコントロール信号は、図３に示す様に、図中
二点鎖線で現した液晶コモン電圧４を中心電位として、
図中実線で現した表示データ（Ｖｓ）５が一表示期間Ｔ
１およびＴ２の周期で位相反転が行われて画素トランジ
スタ１０４のドレイン（Ｄ）に加えられると共に、図中
破線で現した様に画素の選択期間ＴONにはＶｇon電圧１
が、これ以外の非選択期間は表示データ（Ｖｓ）５の電
位や位相に関係なくＶｇOFF 電圧６が画素トランジスタ
１０４のゲート（Ｇ）に加えられる様構成された駆動回
路が一般的であった。
【０００７】
【発明が解決しようとする課題】しかし、前述の従来技
術では、画素トランジスタのゲートに非選択期間に掛か
る電圧Ｖｇoff は、画像データの電位や位相によりソー
ス電圧Ｖｓに対して極端なマイナス電位となる条件が存
在した。
術では、画素トランジスタのゲートに非選択期間に掛か
る電圧Ｖｇoff は、画像データの電位や位相によりソー
ス電圧Ｖｓに対して極端なマイナス電位となる条件が存
在した。
【０００８】これは、図６に示すように、現行の薄膜技
術による画素トランジスタに見られがちな、逆バイアス
増大時にドレイン−ソース間電流ＩDSの増加傾向を示す
トランジスタ特性７のもとでは、画素の書き込みデータ
のリークを助長する事にほかならず、この結果、画素の
保持電位が低下して表示画像の画質劣化が生じた。
術による画素トランジスタに見られがちな、逆バイアス
増大時にドレイン−ソース間電流ＩDSの増加傾向を示す
トランジスタ特性７のもとでは、画素の書き込みデータ
のリークを助長する事にほかならず、この結果、画素の
保持電位が低下して表示画像の画質劣化が生じた。
【０００９】そこで、本発明はこのような問題点を解決
するもので、現アクティブマトリクス液晶表示装置のト
ランジスタ性能に於いても、液晶表示装置の大型化高密
度化に対応するに十分な画像データの保持特性が得ら
れ、画質劣化を防止する事のできる液晶表示装置の駆動
回路を提供する事にある。
するもので、現アクティブマトリクス液晶表示装置のト
ランジスタ性能に於いても、液晶表示装置の大型化高密
度化に対応するに十分な画像データの保持特性が得ら
れ、画質劣化を防止する事のできる液晶表示装置の駆動
回路を提供する事にある。
【００１０】
【課題を解決するための手段】本発明の液晶表示装置駆
動回路は、マトリクス構造を成す画素の選択書き込み時
に画素を構成する画素トランジスタのドレインに入力さ
れる画像データの電位または位相に応答して、保持期間
に当たる画素非選択時における前記画素トランジスタの
ゲート電圧を変える手段を具えたことを特徴とする。
動回路は、マトリクス構造を成す画素の選択書き込み時
に画素を構成する画素トランジスタのドレインに入力さ
れる画像データの電位または位相に応答して、保持期間
に当たる画素非選択時における前記画素トランジスタの
ゲート電圧を変える手段を具えたことを特徴とする。
【００１１】
【実施例】（実施例１）図１は本発明の一実施例を示す
液晶表示装置駆動回路のブロック図である。図中６０１
は、便宜上−ブロックで現した液晶表示装置の画素群で
ある。
液晶表示装置駆動回路のブロック図である。図中６０１
は、便宜上−ブロックで現した液晶表示装置の画素群で
ある。
【００１２】以下、その構成及び動作の詳細な説明を図
２から図５を交えて詳細に説明する。
２から図５を交えて詳細に説明する。
【００１３】アクティブマトリクス液晶表示装置の電気
的内部構成は、従来技術で説明したように図４に示す通
りであり、図中の左上画素１０５部分を拡大したのが図
５である。
的内部構成は、従来技術で説明したように図４に示す通
りであり、図中の左上画素１０５部分を拡大したのが図
５である。
【００１４】本例の動作は行ラインドライバー１０１に
よってＧ１の行ライン２０１が選択された後、列ライン
ドライバー１０２によりＸ１出力列ライン３０１のサン
プリングトランジスタ１０３を介して、表示データが画
素トランジスタ１０４より画素電極５０１及び画素容量
５０２から成る画素１０５に書き込まれる。
よってＧ１の行ライン２０１が選択された後、列ライン
ドライバー１０２によりＸ１出力列ライン３０１のサン
プリングトランジスタ１０３を介して、表示データが画
素トランジスタ１０４より画素電極５０１及び画素容量
５０２から成る画素１０５に書き込まれる。
【００１５】更に、列ラインドライバー１０２によりＸ
２出力列ライン３０２のサンプリングトランジスタ１０
６を介して、２列目の表示データが画素トランジスタ１
０７より画素１０８に書き込まれる。
２出力列ライン３０２のサンプリングトランジスタ１０
６を介して、２列目の表示データが画素トランジスタ１
０７より画素１０８に書き込まれる。
【００１６】以上をＸｎ出力列３０３まで繰り返した
後、行ラインドライバー１０１のＧ２出力により行ライ
ン２０２が選択されて、行ライン２０１同様に、列ライ
ンドライバー１０２によりＸ１出力列ライン３０１のサ
ンプリングトランジスタ１０３を介して、表示データが
画素トランジスタ１０９より画素電極５０１及び画素容
量５０２から成る画素１１０に書き込まれる。
後、行ラインドライバー１０１のＧ２出力により行ライ
ン２０２が選択されて、行ライン２０１同様に、列ライ
ンドライバー１０２によりＸ１出力列ライン３０１のサ
ンプリングトランジスタ１０３を介して、表示データが
画素トランジスタ１０９より画素電極５０１及び画素容
量５０２から成る画素１１０に書き込まれる。
【００１７】この動作をＸｎ出力列３０３まで繰り返し
た後、行ラインドライバー出力Ｇ３で選択された行ライ
ン２０３からＧｎ出力の行ライン２０４まで同様の動作
が繰り返されて１画面を完成する訳であるが、この時の
画素トランジスタのゲート（Ｇ）に加える電位を決定す
る行ラインドライバー１０１の電源入力ＶSSＹとして、
位相判別信号Ｆ・Ｃによって電源切り換え器４０１に入
力されたＶSSＹ１とＶSSＹ２の電位を一表示期間毎に切
り換えて供給する様構成した事を現しているのが図１の
ブロック図である。
た後、行ラインドライバー出力Ｇ３で選択された行ライ
ン２０３からＧｎ出力の行ライン２０４まで同様の動作
が繰り返されて１画面を完成する訳であるが、この時の
画素トランジスタのゲート（Ｇ）に加える電位を決定す
る行ラインドライバー１０１の電源入力ＶSSＹとして、
位相判別信号Ｆ・Ｃによって電源切り換え器４０１に入
力されたＶSSＹ１とＶSSＹ２の電位を一表示期間毎に切
り換えて供給する様構成した事を現しているのが図１の
ブロック図である。
【００１８】この時の具体的印加電圧は図２に示す通り
で、画素トランジスタのドレイン（Ｄ）へは図中二点鎖
線で現した液晶コモン電圧４を中心電位として図中実線
で現した表示データ（Ｖｓ）５が一表示期間Ｔ１および
Ｔ２の周期で位相反転が行われて印加される事は従来例
と同様であるが、画素トランジスタの非選択期間に画素
トランジスタのゲート（Ｇ）に加えたＶｇOFF 電圧を、
負の表示データ書き込み期間Ｔ１および正の表示データ
書き込み期間Ｔ２でそれぞれ図中破線で示した様にＴ１
期間はＶｇOFF １（図中の２）の電位またＴ２期間はＶ
ｇoff ２（図中の３）の電位に切り換える事によって、
Ｔ１，Ｔ２のどちらの表示データ保持期間でも画素トラ
ンジスタのゲート（Ｇ）−ソース（Ｓ）間電圧が極端な
逆バイアス印加状態にならない様構成したものである。
で、画素トランジスタのドレイン（Ｄ）へは図中二点鎖
線で現した液晶コモン電圧４を中心電位として図中実線
で現した表示データ（Ｖｓ）５が一表示期間Ｔ１および
Ｔ２の周期で位相反転が行われて印加される事は従来例
と同様であるが、画素トランジスタの非選択期間に画素
トランジスタのゲート（Ｇ）に加えたＶｇOFF 電圧を、
負の表示データ書き込み期間Ｔ１および正の表示データ
書き込み期間Ｔ２でそれぞれ図中破線で示した様にＴ１
期間はＶｇOFF １（図中の２）の電位またＴ２期間はＶ
ｇoff ２（図中の３）の電位に切り換える事によって、
Ｔ１，Ｔ２のどちらの表示データ保持期間でも画素トラ
ンジスタのゲート（Ｇ）−ソース（Ｓ）間電圧が極端な
逆バイアス印加状態にならない様構成したものである。
【００１９】また、ＶｇOFF １は図１のＶSSＹ１の印加
電圧としてＶｇOFF ２はＶSSＹ２の印加電圧として使用
する事で本動作が可能となる。
電圧としてＶｇOFF ２はＶSSＹ２の印加電圧として使用
する事で本動作が可能となる。
【００２０】以上の説明に於いて便宜上、画素トランジ
スタをＮＰＮ型ＦＥＴとして全て説明してきたが、ＰＮ
Ｐ型であれば全て逆電位の構成及び説明となる事は言う
までもなく、更に、本構成は電気的伝送性能が満足され
ればポリシリコン・アモルファスシリコン・単結晶シリ
コン等のあらゆるプロセスを用いたアクティブマトリク
ス液晶表示装置に対して実現が可能である事を付記して
おく。
スタをＮＰＮ型ＦＥＴとして全て説明してきたが、ＰＮ
Ｐ型であれば全て逆電位の構成及び説明となる事は言う
までもなく、更に、本構成は電気的伝送性能が満足され
ればポリシリコン・アモルファスシリコン・単結晶シリ
コン等のあらゆるプロセスを用いたアクティブマトリク
ス液晶表示装置に対して実現が可能である事を付記して
おく。
【００２１】
【発明の効果】以上述べたように本発明によれば、例え
ば表示パネル基板内に駆動機能を内蔵した液晶表示装置
に於いて、画素への書き込み表示データの保持特性が向
上して、表示画像のコントラストの向上やフリッカーの
低減等の画質向上と、液晶表示装置の駆動条件における
制約、とりわけ画像データ書換え周期の長時間化に有効
である。
ば表示パネル基板内に駆動機能を内蔵した液晶表示装置
に於いて、画素への書き込み表示データの保持特性が向
上して、表示画像のコントラストの向上やフリッカーの
低減等の画質向上と、液晶表示装置の駆動条件における
制約、とりわけ画像データ書換え周期の長時間化に有効
である。
【００２２】これは、液晶表示装置の高密度化および大
画面化に対し大きなメリットであると共に、拡大投射型
ディスプレイのライトバルブに対して本液晶表示装置の
駆動回路を用いる事でも、その画質向上により大きな効
果が得られるものである。
画面化に対し大きなメリットであると共に、拡大投射型
ディスプレイのライトバルブに対して本液晶表示装置の
駆動回路を用いる事でも、その画質向上により大きな効
果が得られるものである。
【図１】本発明の一実施例を示す回路構成ブロック図で
ある。
ある。
【図２】本発明の一実施例で、図１のブロックに印加す
る電圧波形図である。
る電圧波形図である。
【図３】従来例を示す電圧波形図である。
【図４】液晶表示装置の概略内部構成図である。
【図５】液晶表示装置の画素部分拡大構成図である。
【図６】本発明及び従来例説明用の画素トランジスタ特
性図である。
性図である。
１ Ｖｇon電圧 ２ Ｖｇoff １電圧 ３ Ｖｇoff ２電圧 ４ 液晶コモン電圧 ５ 表示データ（Ｖｓ） １０１ 行ラインドライバー １０２ 列ラインドライバー １０３，１０６ サンプリングトランジスタ １０４，１０７ 画素トランジスタ ２０１〜２０４ 行ライン ３０１〜３０２ 列ライン ４０１ 電源切り換え器 ５０１ 画素電極 ５０２ 画素容量 ６０１ 画素群
Claims (1)
- 【請求項１】 マトリクス構造を成す画素の選択書き込
み時に画素を構成する画素トランジスタのドレインに入
力される画像データの電位または位相に応答して、保持
期間に当たる画素非選択時における前記画素トランジス
タのゲート電圧を変える手段を具えたことを特徴とする
液晶表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5066646A JP2602398B2 (ja) | 1993-03-25 | 1993-03-25 | 液晶表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5066646A JP2602398B2 (ja) | 1993-03-25 | 1993-03-25 | 液晶表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06303555A true JPH06303555A (ja) | 1994-10-28 |
| JP2602398B2 JP2602398B2 (ja) | 1997-04-23 |
Family
ID=13321874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5066646A Expired - Lifetime JP2602398B2 (ja) | 1993-03-25 | 1993-03-25 | 液晶表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602398B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169190A (ja) * | 1982-03-30 | 1983-10-05 | セイコーエプソン株式会社 | 液晶表示装置 |
-
1993
- 1993-03-25 JP JP5066646A patent/JP2602398B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169190A (ja) * | 1982-03-30 | 1983-10-05 | セイコーエプソン株式会社 | 液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2602398B2 (ja) | 1997-04-23 |
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