JPH06303769A - 降圧チョッパ型スイッチング電源 - Google Patents
降圧チョッパ型スイッチング電源Info
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- JPH06303769A JPH06303769A JP8348193A JP8348193A JPH06303769A JP H06303769 A JPH06303769 A JP H06303769A JP 8348193 A JP8348193 A JP 8348193A JP 8348193 A JP8348193 A JP 8348193A JP H06303769 A JPH06303769 A JP H06303769A
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- 238000004804 winding Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 6
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- 101150073536 FET3 gene Proteins 0.000 description 1
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Abstract
(57)【要約】
【目的】 降圧チョッパ型スイッチング電源のスイッチ
ング損失を低減する。 【構成】 本発明による降圧チョッパ型スイッチング電
源は、直流電源１の一端と負荷２との間に主スイッチン
グ素子３と第１のリアクトル４とを直列に接続し、負荷
２と並列にコンデンサ６を接続し、主スイッチング素子
３及び第１のリアクトル４の接続点と直流電源１の他端
との間に第１の整流素子５を接続し、主スイッチング素
子３と並列に補助スイッチング素子１２と第２の整流素
子１１と第２のリアクトル１０との直列回路を接続し、
第２のリアクトル１０と直流電源１の他端との間に第３
の整流素子１５を接続し、負荷２の端子電圧を検出して
主スイッチング素子３の制御端子に主制御パルス信号を
付与する前に補助スイッチング素子１２の制御端子に補
助制御パルス信号を付与するように構成している。
ング損失を低減する。 【構成】 本発明による降圧チョッパ型スイッチング電
源は、直流電源１の一端と負荷２との間に主スイッチン
グ素子３と第１のリアクトル４とを直列に接続し、負荷
２と並列にコンデンサ６を接続し、主スイッチング素子
３及び第１のリアクトル４の接続点と直流電源１の他端
との間に第１の整流素子５を接続し、主スイッチング素
子３と並列に補助スイッチング素子１２と第２の整流素
子１１と第２のリアクトル１０との直列回路を接続し、
第２のリアクトル１０と直流電源１の他端との間に第３
の整流素子１５を接続し、負荷２の端子電圧を検出して
主スイッチング素子３の制御端子に主制御パルス信号を
付与する前に補助スイッチング素子１２の制御端子に補
助制御パルス信号を付与するように構成している。
Description
【０００１】
【産業上の利用分野】本発明は降圧チョッパ型スイッチ
ング電源、特にスイッチング損失を低減できる降圧チョ
ッパ型スイッチング電源に関するものである。
ング電源、特にスイッチング損失を低減できる降圧チョ
ッパ型スイッチング電源に関するものである。
【０００２】
【従来の技術】近年、電子機器の小型化の要求が厳しく
要求され、それに使用される電力供給装置であるスイッ
チング電源の小型化も強く要求されている。スイッチン
グ電源を小型化するには一般にスイッチング周波数の高
周波化で対応しているが、高周波化すると主スイッチン
グ素子のスイッチング損失が増加して主スイッチング素
子の発熱量が大きくなるので、放熱用フィン等の大きさ
が大きくなり小型化を図る上での障害となっていた。こ
のため、スイッチング電源の小型化は、高周波化のみな
らず高効率化も重要な要素となっている。例えば、直流
電源の一端と負荷との間に主スイッチング素子とリアク
トルとを直列に接続し、前記負荷と並列にコンデンサを
接続し、前記主スイッチング素子及び前記リアクトルの
接続点と前記直流電源の他端との間に整流素子を接続
し、前記主スイッチング素子をオン・オフ制御すること
により前記直流電源の電圧よりも低い定電圧の直流出力
を前記負荷に供給する降圧チョッパ型スイッチング電源
は、比較的小型のスイッチング電源として従来より広く
使用されている。
要求され、それに使用される電力供給装置であるスイッ
チング電源の小型化も強く要求されている。スイッチン
グ電源を小型化するには一般にスイッチング周波数の高
周波化で対応しているが、高周波化すると主スイッチン
グ素子のスイッチング損失が増加して主スイッチング素
子の発熱量が大きくなるので、放熱用フィン等の大きさ
が大きくなり小型化を図る上での障害となっていた。こ
のため、スイッチング電源の小型化は、高周波化のみな
らず高効率化も重要な要素となっている。例えば、直流
電源の一端と負荷との間に主スイッチング素子とリアク
トルとを直列に接続し、前記負荷と並列にコンデンサを
接続し、前記主スイッチング素子及び前記リアクトルの
接続点と前記直流電源の他端との間に整流素子を接続
し、前記主スイッチング素子をオン・オフ制御すること
により前記直流電源の電圧よりも低い定電圧の直流出力
を前記負荷に供給する降圧チョッパ型スイッチング電源
は、比較的小型のスイッチング電源として従来より広く
使用されている。
【０００３】
【発明が解決しようとする課題】ところで、上記の降圧
チョッパ型スイッチング電源では、主スイッチング素子
のオン転換期及びオフ転換期において電流波形と電圧波
形の重なり合いが生じ、これに基づくスイッチング損失
が生じる欠点がある。
チョッパ型スイッチング電源では、主スイッチング素子
のオン転換期及びオフ転換期において電流波形と電圧波
形の重なり合いが生じ、これに基づくスイッチング損失
が生じる欠点がある。
【０００４】そこで、本発明はスイッチング損失を低減
できる降圧チョッパ型スイッチング電源を提供すること
を目的とする。
できる降圧チョッパ型スイッチング電源を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明による降圧チョッ
パ型スイッチング電源は、直流電源の一端と負荷との間
に主スイッチング素子と第１のリアクトルとを直列に接
続し、前記負荷と並列にコンデンサを接続し、前記主ス
イッチング素子及び前記第１のリアクトルの接続点と前
記直流電源の他端との間に第１の整流素子を接続し、前
記スイッチング素子をオン・オフ制御することにより前
記直流電源の電圧よりも低い定電圧の直流出力を前記負
荷に供給する降圧チョッパ型スイッチング電源におい
て、前記主スイッチング素子と並列に補助スイッチング
素子と第２の整流素子と第２のリアクトルとの直列回路
を接続し、前記第２のリアクトルと前記直流電源の他端
との間に第３の整流素子を接続し、前記負荷の端子電圧
を検出して前記主スイッチング素子の制御端子に主制御
パルス信号を付与する前に前記補助スイッチング素子の
制御端子に補助制御パルス信号を付与するように構成し
ている。また、前記直流電源の一端と前記補助スイッチ
ング素子とのラインに、前記第１のリアクトルの２次巻
線を挿入してもよい。
パ型スイッチング電源は、直流電源の一端と負荷との間
に主スイッチング素子と第１のリアクトルとを直列に接
続し、前記負荷と並列にコンデンサを接続し、前記主ス
イッチング素子及び前記第１のリアクトルの接続点と前
記直流電源の他端との間に第１の整流素子を接続し、前
記スイッチング素子をオン・オフ制御することにより前
記直流電源の電圧よりも低い定電圧の直流出力を前記負
荷に供給する降圧チョッパ型スイッチング電源におい
て、前記主スイッチング素子と並列に補助スイッチング
素子と第２の整流素子と第２のリアクトルとの直列回路
を接続し、前記第２のリアクトルと前記直流電源の他端
との間に第３の整流素子を接続し、前記負荷の端子電圧
を検出して前記主スイッチング素子の制御端子に主制御
パルス信号を付与する前に前記補助スイッチング素子の
制御端子に補助制御パルス信号を付与するように構成し
ている。また、前記直流電源の一端と前記補助スイッチ
ング素子とのラインに、前記第１のリアクトルの２次巻
線を挿入してもよい。
【０００６】
【作用】主スイッチング素子の制御端子に主制御パルス
信号を付与する前に補助スイッチング素子の制御端子に
補助制御パルス信号を付与して補助スイッチング素子を
ターンオンさせると、補助スイッチング素子と第２の整
流素子と第２のリアクトルとの直列回路に流れる電流が
０から緩やかに上昇すると共に主スイッチング素子に加
わる電圧が緩やかに降下する。そして、その電圧が０Ｖ
となったときに主スイッチング素子の制御端子に主制御
パルス信号を付与して主スイッチング素子をターンオン
させることにより、スイッチング素子のターンオン時の
スイッチング損失を低減することができる。なお、直流
電源の一端と補助スイッチング素子とのラインに第１の
リアクトルの２次巻線を挿入すると、補助スイッチング
素子の電流でのターンオフが行われ、更にスイッチング
損失を低減することが可能である。
信号を付与する前に補助スイッチング素子の制御端子に
補助制御パルス信号を付与して補助スイッチング素子を
ターンオンさせると、補助スイッチング素子と第２の整
流素子と第２のリアクトルとの直列回路に流れる電流が
０から緩やかに上昇すると共に主スイッチング素子に加
わる電圧が緩やかに降下する。そして、その電圧が０Ｖ
となったときに主スイッチング素子の制御端子に主制御
パルス信号を付与して主スイッチング素子をターンオン
させることにより、スイッチング素子のターンオン時の
スイッチング損失を低減することができる。なお、直流
電源の一端と補助スイッチング素子とのラインに第１の
リアクトルの２次巻線を挿入すると、補助スイッチング
素子の電流でのターンオフが行われ、更にスイッチング
損失を低減することが可能である。
【０００７】
【実施例】以下、本発明による降圧チョッパ型スイッチ
ング電源の実施例を図１と図２及び図５と図６に基づい
て説明する。本実施例の降圧チョッパ型スイッチング電
源は、図１に示すように、直流電源１の一端と負荷２と
の間に、主スイッチング素子としてのＮチャネルＭＯＳ
ＦＥＴ３と第１のリアクトル４が直列に接続されてい
る。ＭＯＳＦＥＴ３は、等価的にスイッチング素子本体
部７と、スイッチング素子本体部７のソース−ドレイン
端子間に逆並列に接続された内蔵ダイオード８と、内蔵
ダイオード８に並列に接続された内蔵コンデンサ９から
構成されている。内蔵ダイオード８及び内蔵コンデンサ
９は、各々ＭＯＳＦＥＴ３のソース−ドレイン端子間の
寄生ダイオード及び寄生容量である。ＭＯＳＦＥＴ３及
びリアクトル４の接続点と直流電源１の他端との間に
は、第１の整流素子としてのダイオード５が接続されて
いる。また、負荷２と並列にコンデンサ６が接続されて
いる。ＭＯＳＦＥＴ３のソース−ドレイン端子間には、
補助スイッチング素子としてのＮチャネルＭＯＳＦＥＴ
１２と第２の整流素子としてのダイオード１１と第２の
リアクトル１０との直列回路が接続されている。ダイオ
ード１１は、逆流防止用のダイオードである。ＭＯＳＦ
ＥＴ１２は、等価的にスイッチング素子本体部１３と内
蔵ダイオード１４とから構成され、ＭＯＳＦＥＴ３と同
様にソース−ドレイン端子間に寄生容量を持つが、ＭＯ
ＳＦＥＴ３に較べて短期間の使用であり、寄生容量の小
さいＭＯＳＦＥＴを使用するのでここでは省略する。ダ
イオード１１及びリアクトル１０の接続点と直流電源１
の他端との間には、第３の整流素子としてのダイオード
１５が接続されている。負荷２の両端とＭＯＳＦＥＴ３
のゲート端子及びＭＯＳＦＥＴ１２のゲート端子との間
には、負荷２の端子電圧を検出してＭＯＳＦＥＴ３のゲ
ート端子に主制御パルス信号を付与すると共に、主制御
パルス信号を付与する前にＭＯＳＦＥＴ１２のゲート端
子に補助制御パルス信号を付与する制御回路１６が接続
されている。
ング電源の実施例を図１と図２及び図５と図６に基づい
て説明する。本実施例の降圧チョッパ型スイッチング電
源は、図１に示すように、直流電源１の一端と負荷２と
の間に、主スイッチング素子としてのＮチャネルＭＯＳ
ＦＥＴ３と第１のリアクトル４が直列に接続されてい
る。ＭＯＳＦＥＴ３は、等価的にスイッチング素子本体
部７と、スイッチング素子本体部７のソース−ドレイン
端子間に逆並列に接続された内蔵ダイオード８と、内蔵
ダイオード８に並列に接続された内蔵コンデンサ９から
構成されている。内蔵ダイオード８及び内蔵コンデンサ
９は、各々ＭＯＳＦＥＴ３のソース−ドレイン端子間の
寄生ダイオード及び寄生容量である。ＭＯＳＦＥＴ３及
びリアクトル４の接続点と直流電源１の他端との間に
は、第１の整流素子としてのダイオード５が接続されて
いる。また、負荷２と並列にコンデンサ６が接続されて
いる。ＭＯＳＦＥＴ３のソース−ドレイン端子間には、
補助スイッチング素子としてのＮチャネルＭＯＳＦＥＴ
１２と第２の整流素子としてのダイオード１１と第２の
リアクトル１０との直列回路が接続されている。ダイオ
ード１１は、逆流防止用のダイオードである。ＭＯＳＦ
ＥＴ１２は、等価的にスイッチング素子本体部１３と内
蔵ダイオード１４とから構成され、ＭＯＳＦＥＴ３と同
様にソース−ドレイン端子間に寄生容量を持つが、ＭＯ
ＳＦＥＴ３に較べて短期間の使用であり、寄生容量の小
さいＭＯＳＦＥＴを使用するのでここでは省略する。ダ
イオード１１及びリアクトル１０の接続点と直流電源１
の他端との間には、第３の整流素子としてのダイオード
１５が接続されている。負荷２の両端とＭＯＳＦＥＴ３
のゲート端子及びＭＯＳＦＥＴ１２のゲート端子との間
には、負荷２の端子電圧を検出してＭＯＳＦＥＴ３のゲ
ート端子に主制御パルス信号を付与すると共に、主制御
パルス信号を付与する前にＭＯＳＦＥＴ１２のゲート端
子に補助制御パルス信号を付与する制御回路１６が接続
されている。
【０００８】制御回路１６の詳細は図５に示すように、
電源の出力端子１７、１８に接続された電圧検出回路２
１と、誤差増幅器２２、基準電圧源２３、ＰＷＭ（パル
ス幅変調）制御回路２４等を含むＰＷＭパルス形成回路
２５と、遅延回路２６と、ＡＮＤゲート２７と、単安定
マルチバイブレータ２９と、第１及び第２の駆動回路２
８、３０とから構成されている。電圧検出回路２１は分
圧回路からなり、この分圧点即ち検出ラインが誤差増幅
器２２の反転入力端子に接続されている。誤差増幅器２
２は、非反転入力端子に基準電圧源２３が接続され、基
準電圧源２３の基準電圧と電圧検出回路２１の検出電圧
の差に対応する信号を出力する。誤差増幅器２２の出力
端子に接続されたＰＷＭ制御回路２４は、三角波発生器
と電圧コンパレータとを含み、電圧コンパレータにて一
定周期の方形波を発生する。なお、ＰＷＭ制御回路２４
として本実施例ではＰＷＭ制御ＩＣ（集積回路）が使用
され、例えば市販のＭＢ３７５９、μＰＣ４９４等を使
用できる。ＡＮＤゲート２７の一方の入力端子はＰＷＭ
制御回路２４に直接に接続され、ＡＮＤゲート２７の他
方の入力端子は遅延回路２６を介してＰＷＭ制御回路２
４に接続されている。単安定マルチバイブレータ２９
は、ＰＷＭ制御回路２４に直接接続されている。ＡＮＤ
ゲート２７と単安定マルチバイブレータ２９は、各々第
１及び第２の駆動回路２８、３０を介して第１及び第２
のＦＥＴ制御ライン１９、２０に接続されている。第１
及び第２のＦＥＴ制御ライン１９、２０は各々ＭＯＳＦ
ＥＴ３のゲート端子及びＭＯＳＦＥＴ１２のゲート端子
に接続されている。
電源の出力端子１７、１８に接続された電圧検出回路２
１と、誤差増幅器２２、基準電圧源２３、ＰＷＭ（パル
ス幅変調）制御回路２４等を含むＰＷＭパルス形成回路
２５と、遅延回路２６と、ＡＮＤゲート２７と、単安定
マルチバイブレータ２９と、第１及び第２の駆動回路２
８、３０とから構成されている。電圧検出回路２１は分
圧回路からなり、この分圧点即ち検出ラインが誤差増幅
器２２の反転入力端子に接続されている。誤差増幅器２
２は、非反転入力端子に基準電圧源２３が接続され、基
準電圧源２３の基準電圧と電圧検出回路２１の検出電圧
の差に対応する信号を出力する。誤差増幅器２２の出力
端子に接続されたＰＷＭ制御回路２４は、三角波発生器
と電圧コンパレータとを含み、電圧コンパレータにて一
定周期の方形波を発生する。なお、ＰＷＭ制御回路２４
として本実施例ではＰＷＭ制御ＩＣ（集積回路）が使用
され、例えば市販のＭＢ３７５９、μＰＣ４９４等を使
用できる。ＡＮＤゲート２７の一方の入力端子はＰＷＭ
制御回路２４に直接に接続され、ＡＮＤゲート２７の他
方の入力端子は遅延回路２６を介してＰＷＭ制御回路２
４に接続されている。単安定マルチバイブレータ２９
は、ＰＷＭ制御回路２４に直接接続されている。ＡＮＤ
ゲート２７と単安定マルチバイブレータ２９は、各々第
１及び第２の駆動回路２８、３０を介して第１及び第２
のＦＥＴ制御ライン１９、２０に接続されている。第１
及び第２のＦＥＴ制御ライン１９、２０は各々ＭＯＳＦ
ＥＴ３のゲート端子及びＭＯＳＦＥＴ１２のゲート端子
に接続されている。
【０００９】図５のＡ点、Ｂ点、Ｃ点の電圧波形を図６
(Ａ)、(Ｂ)、(Ｃ)に示す。ＰＷＭ制御回路２４から図６
(Ａ)に示す方形波パルス（ＰＷＭパルス）が周期Ｔにて
繰り返し発生する（図５のＡ点）。電源の出力電圧が基
準値よりも高くなると、パルス幅が狭くなる。これは一
般的なＰＷＭ制御のスイッチング電源の動作と同一であ
る。ＡＮＤゲート２７には図６(Ａ)のパルス及びこのパ
ルスに対する遅延時間Ｔ2の遅延パルスが入力するの
で、ＡＮＤゲート２７の出力端子から図６(Ｂ)に示す主
制御パルス信号が出力される（図５のＢ点）。一方、単
安定マルチバイブレータ２９にも図６(Ａ)のパルスが入
力し、単安定マルチバイブレータ２９からは図６(Ｃ)に
示す補助制御パルス信号が出力される（図５のＣ点）。
この補助制御パルス信号は、一定時間Ｔ1をもつ周期Ｔ
のパルス信号である。主制御パルス信号及び補助制御パ
ルス信号は、各々第１及び第２の駆動回路２８、３０を
介してＭＯＳＦＥＴ３、１２の各ゲート端子に印加され
る。したがって、上記の構成の制御回路１６により負荷
２の端子電圧を検出してＭＯＳＦＥＴ３のゲート端子に
主制御パルス信号を付与する前に、ＭＯＳＦＥＴ１２の
ゲート端子に補助制御パルス信号を付与することができ
る。
(Ａ)、(Ｂ)、(Ｃ)に示す。ＰＷＭ制御回路２４から図６
(Ａ)に示す方形波パルス（ＰＷＭパルス）が周期Ｔにて
繰り返し発生する（図５のＡ点）。電源の出力電圧が基
準値よりも高くなると、パルス幅が狭くなる。これは一
般的なＰＷＭ制御のスイッチング電源の動作と同一であ
る。ＡＮＤゲート２７には図６(Ａ)のパルス及びこのパ
ルスに対する遅延時間Ｔ2の遅延パルスが入力するの
で、ＡＮＤゲート２７の出力端子から図６(Ｂ)に示す主
制御パルス信号が出力される（図５のＢ点）。一方、単
安定マルチバイブレータ２９にも図６(Ａ)のパルスが入
力し、単安定マルチバイブレータ２９からは図６(Ｃ)に
示す補助制御パルス信号が出力される（図５のＣ点）。
この補助制御パルス信号は、一定時間Ｔ1をもつ周期Ｔ
のパルス信号である。主制御パルス信号及び補助制御パ
ルス信号は、各々第１及び第２の駆動回路２８、３０を
介してＭＯＳＦＥＴ３、１２の各ゲート端子に印加され
る。したがって、上記の構成の制御回路１６により負荷
２の端子電圧を検出してＭＯＳＦＥＴ３のゲート端子に
主制御パルス信号を付与する前に、ＭＯＳＦＥＴ１２の
ゲート端子に補助制御パルス信号を付与することができ
る。
【００１０】上記の構成において、図２(Ｂ)に示すよう
に、ｔ0において制御回路１６からＭＯＳＦＥＴ１２の
ゲート端子に補助制御パルス信号が付与され、スイッチ
ング素子本体部１３の補助制御パルス信号電圧ＶG2が低
レベルから高レベルとなると、スイッチング素子本体部
１３がターンオンする。このとき、スイッチング素子本
体部１３を流れる電流ＩQ2は、図２(Ｅ)に示すように入
力電圧ＶINとダイオード５に加わる電圧ＶDの差まで第
２のリアクトル１０のインダクタンスＬ2に関係した傾
き［(ＶIN−ＶD)／Ｌ2)］で０Ｖから徐々に上昇してい
き、ＭＯＳＦＥＴ３内の内蔵コンデンサ９を放電する方
向に流れる。それと共に、図２(Ｇ)に示すようにリアク
トル４を介して負荷２に電流ＩQが流れる。また、スイ
ッチング素子本体部１３に加わる電圧ＶQ2は、図２(Ｄ)
に示すように速やかに０Ｖまで降下するから、ＭＯＳＦ
ＥＴ１２のスイッチング素子本体部１３のオン転換期の
スイッチングは、電圧波形と電流波形の重なりが少ない
ゼロ電流スイッチング（ＺＣＳ）となる。一方、ＭＯＳ
ＦＥＴ３のスイッチング素子本体部７に加わる電圧ＶQ1
は図２(Ｃ)に示すように直線的に降下するから、ｔ1に
おいてＭＯＳＦＥＴ３内の内蔵コンデンサ９の電荷は全
て放電され、スイッチング素子本体部７に加わる電圧Ｖ
Q1は０Ｖとなる。
に、ｔ0において制御回路１６からＭＯＳＦＥＴ１２の
ゲート端子に補助制御パルス信号が付与され、スイッチ
ング素子本体部１３の補助制御パルス信号電圧ＶG2が低
レベルから高レベルとなると、スイッチング素子本体部
１３がターンオンする。このとき、スイッチング素子本
体部１３を流れる電流ＩQ2は、図２(Ｅ)に示すように入
力電圧ＶINとダイオード５に加わる電圧ＶDの差まで第
２のリアクトル１０のインダクタンスＬ2に関係した傾
き［(ＶIN−ＶD)／Ｌ2)］で０Ｖから徐々に上昇してい
き、ＭＯＳＦＥＴ３内の内蔵コンデンサ９を放電する方
向に流れる。それと共に、図２(Ｇ)に示すようにリアク
トル４を介して負荷２に電流ＩQが流れる。また、スイ
ッチング素子本体部１３に加わる電圧ＶQ2は、図２(Ｄ)
に示すように速やかに０Ｖまで降下するから、ＭＯＳＦ
ＥＴ１２のスイッチング素子本体部１３のオン転換期の
スイッチングは、電圧波形と電流波形の重なりが少ない
ゼロ電流スイッチング（ＺＣＳ）となる。一方、ＭＯＳ
ＦＥＴ３のスイッチング素子本体部７に加わる電圧ＶQ1
は図２(Ｃ)に示すように直線的に降下するから、ｔ1に
おいてＭＯＳＦＥＴ３内の内蔵コンデンサ９の電荷は全
て放電され、スイッチング素子本体部７に加わる電圧Ｖ
Q1は０Ｖとなる。
【００１１】図２(Ａ)に示すように、ｔ2において制御
回路１６からＭＯＳＦＥＴ３のゲート端子に主制御パル
ス信号が付与され、スイッチング素子本体部７の主制御
パルス信号電圧ＶG1が低レベルから高レベルとなると、
スイッチング素子本体部７がターンオンする。このと
き、スイッチング素子本体部７に加わる電圧ＶQ1は図２
(Ｃ)に示すように０Ｖであるから、スイッチング素子本
体部７は０Ｖでターンオンする。このため、ＭＯＳＦＥ
Ｔ３のスイッチング素子本体部７のオン転換期ではスイ
ッチング損失のほとんど無いゼロ電圧スイッチングが実
現できる。この時点で、リアクトル４を介して負荷２に
流れる電流ＩQは、図２(Ｅ)に示すようにリアクトル１
０の電流ＩQ2の慣性により、直流電源１、ＭＯＳＦＥＴ
１２のスイッチング素子本体部１３、ダイオード１１、
リアクトル１０、リアクトル４の経路で電流が流れ続け
る。このため、ＭＯＳＦＥＴ３のスイッチング素子本体
部７がターンオンしても、図２(Ｆ)に示すようにスイッ
チング素子本体部７には未だ電流ＩQ1が流れない。
回路１６からＭＯＳＦＥＴ３のゲート端子に主制御パル
ス信号が付与され、スイッチング素子本体部７の主制御
パルス信号電圧ＶG1が低レベルから高レベルとなると、
スイッチング素子本体部７がターンオンする。このと
き、スイッチング素子本体部７に加わる電圧ＶQ1は図２
(Ｃ)に示すように０Ｖであるから、スイッチング素子本
体部７は０Ｖでターンオンする。このため、ＭＯＳＦＥ
Ｔ３のスイッチング素子本体部７のオン転換期ではスイ
ッチング損失のほとんど無いゼロ電圧スイッチングが実
現できる。この時点で、リアクトル４を介して負荷２に
流れる電流ＩQは、図２(Ｅ)に示すようにリアクトル１
０の電流ＩQ2の慣性により、直流電源１、ＭＯＳＦＥＴ
１２のスイッチング素子本体部１３、ダイオード１１、
リアクトル１０、リアクトル４の経路で電流が流れ続け
る。このため、ＭＯＳＦＥＴ３のスイッチング素子本体
部７がターンオンしても、図２(Ｆ)に示すようにスイッ
チング素子本体部７には未だ電流ＩQ1が流れない。
【００１２】図２(Ｂ)に示すように、ｔ3においてＭＯ
ＳＦＥＴ１２のスイッチング素子本体部１３の補助制御
パルス信号電圧ＶG2が高レベルから低レベルとなると、
スイッチング素子本体部１３がターンオフする。このと
き、図２(Ｅ)に示すようにスイッチング素子本体部１３
に電流ＩQ2が流れなくなると同時に図２(Ｆ)に示すよう
にＭＯＳＦＥＴ３のスイッチング素子本体部７に電流Ｉ
Q1が流れ始める。このため、負荷２に流れる電流Ｉ
Qは、スイッチング素子本体部７、リアクトル４を介し
て流れる。
ＳＦＥＴ１２のスイッチング素子本体部１３の補助制御
パルス信号電圧ＶG2が高レベルから低レベルとなると、
スイッチング素子本体部１３がターンオフする。このと
き、図２(Ｅ)に示すようにスイッチング素子本体部１３
に電流ＩQ2が流れなくなると同時に図２(Ｆ)に示すよう
にＭＯＳＦＥＴ３のスイッチング素子本体部７に電流Ｉ
Q1が流れ始める。このため、負荷２に流れる電流Ｉ
Qは、スイッチング素子本体部７、リアクトル４を介し
て流れる。
【００１３】図２(Ａ)に示すように、ｔ4においてＭＯ
ＳＦＥＴ３のスイッチング素子本体部７の主制御パルス
信号電圧ＶG1が高レベルから低レベルとなると、スイッ
チング素子本体部７がターンオフする。このとき、リア
クトル４に蓄えられたエネルギがダイオード５を介して
コンデンサ６及び負荷２に供給される。
ＳＦＥＴ３のスイッチング素子本体部７の主制御パルス
信号電圧ＶG1が高レベルから低レベルとなると、スイッ
チング素子本体部７がターンオフする。このとき、リア
クトル４に蓄えられたエネルギがダイオード５を介して
コンデンサ６及び負荷２に供給される。
【００１４】以上のように、本実施例ではＭＯＳＦＥＴ
３のスイッチング素子本体部７を０Ｖにてターンオンさ
せるので、スイッチング素子本体部７のオン転換期（タ
ーンオン時）におけるスイッチング損失を低減すること
ができる。なお、ｔ1及びｔ2は同時でも構わない。ま
た、ｔ0〜ｔ3の期間は、ｔ0〜ｔ4の期間に較べてほとん
ど無視できる程短い。
３のスイッチング素子本体部７を０Ｖにてターンオンさ
せるので、スイッチング素子本体部７のオン転換期（タ
ーンオン時）におけるスイッチング損失を低減すること
ができる。なお、ｔ1及びｔ2は同時でも構わない。ま
た、ｔ0〜ｔ3の期間は、ｔ0〜ｔ4の期間に較べてほとん
ど無視できる程短い。
【００１５】次に、本発明による降圧チョッパ型スイッ
チング電源の他の実施例を図３及び図４に基づいて説明
する。但し、図３において図１と同一の部分には同一の
符号を付し、その説明を省略する。なお、図３の制御回
路１６の詳細は、図１の実施例で示した図５及び図６と
全く同様であるので、説明は省略する。図３の実施例の
回路は、図１の実施例の回路のＭＯＳＦＥＴ１２のドレ
イン端子側に、リアクトル４の１次巻線３１と電磁的に
逆極性で結合する２次巻線３２を挿入したものである。
このため、ＭＯＳＦＥＴ３内のスイッチング素子本体部
７がオフ状態のときは、直流電源１の電圧よりも高い電
圧がＭＯＳＦＥＴ１２内のスイッチング素子本体部１３
に印加され、ＭＯＳＦＥＴ３内のスイッチング素子本体
部７がオン状態のときは、直流電源１の電圧よりも低い
電圧がＭＯＳＦＥＴ１２内のスイッチング素子本体部１
３に印加される。
チング電源の他の実施例を図３及び図４に基づいて説明
する。但し、図３において図１と同一の部分には同一の
符号を付し、その説明を省略する。なお、図３の制御回
路１６の詳細は、図１の実施例で示した図５及び図６と
全く同様であるので、説明は省略する。図３の実施例の
回路は、図１の実施例の回路のＭＯＳＦＥＴ１２のドレ
イン端子側に、リアクトル４の１次巻線３１と電磁的に
逆極性で結合する２次巻線３２を挿入したものである。
このため、ＭＯＳＦＥＴ３内のスイッチング素子本体部
７がオフ状態のときは、直流電源１の電圧よりも高い電
圧がＭＯＳＦＥＴ１２内のスイッチング素子本体部１３
に印加され、ＭＯＳＦＥＴ３内のスイッチング素子本体
部７がオン状態のときは、直流電源１の電圧よりも低い
電圧がＭＯＳＦＥＴ１２内のスイッチング素子本体部１
３に印加される。
【００１６】上記の構成において、図４(Ｂ)に示すよう
に、ｔ0においてＭＯＳＦＥＴ１２内のスイッチング素
子本体部１３の補助パルス制御信号電圧ＶG2が低レベル
から高レベルとなると、スイッチング素子本体部１３が
ターンオンする。このとき、スイッチング素子本体部１
３を流れる電流ＩQ2は、図４(Ｅ)に示すように、入力電
圧ＶI及び図４(Ｈ)に示すリアクトル４の２次巻線３２
に誘起された電圧ＶN2＝＋Ｖ1の和の電圧と第１のダイ
オード５に加わる電圧ＶDとの差までリアクトル１０の
インダクタンスＬ2に関係した傾き［((ＶIN＋Ｖ1)−
ＶD)／Ｌ2)］で０Ｖから徐々に上昇していき、ＭＯＳＦ
ＥＴ３内の内蔵コンデンサ９を放電する方向に流れる。
それと共に、図４(Ｇ)に示すようにリアクトル４の１次
巻線３１を介して負荷２に電流ＩQが流れる。また、Ｍ
ＯＳＦＥＴ１２のスイッチング素子本体部１３に加わる
電圧ＶQ2は、図４(Ｄ)に示すように速やかに０Ｖまで降
下するから、ＭＯＳＦＥＴ１２のスイッチング素子本体
部１３のオン転換期のスイッチングは、電圧波形と電流
波形の重なりが少ないゼロ電流スイッチングとなる。一
方、図４(Ｃ)に示すように、ｔ1においてＭＯＳＦＥＴ
３内の内蔵コンデンサ９の電荷は全て放電され、スイッ
チング素子本体部７に加わる電圧ＶQ1は０Ｖとなる。
に、ｔ0においてＭＯＳＦＥＴ１２内のスイッチング素
子本体部１３の補助パルス制御信号電圧ＶG2が低レベル
から高レベルとなると、スイッチング素子本体部１３が
ターンオンする。このとき、スイッチング素子本体部１
３を流れる電流ＩQ2は、図４(Ｅ)に示すように、入力電
圧ＶI及び図４(Ｈ)に示すリアクトル４の２次巻線３２
に誘起された電圧ＶN2＝＋Ｖ1の和の電圧と第１のダイ
オード５に加わる電圧ＶDとの差までリアクトル１０の
インダクタンスＬ2に関係した傾き［((ＶIN＋Ｖ1)−
ＶD)／Ｌ2)］で０Ｖから徐々に上昇していき、ＭＯＳＦ
ＥＴ３内の内蔵コンデンサ９を放電する方向に流れる。
それと共に、図４(Ｇ)に示すようにリアクトル４の１次
巻線３１を介して負荷２に電流ＩQが流れる。また、Ｍ
ＯＳＦＥＴ１２のスイッチング素子本体部１３に加わる
電圧ＶQ2は、図４(Ｄ)に示すように速やかに０Ｖまで降
下するから、ＭＯＳＦＥＴ１２のスイッチング素子本体
部１３のオン転換期のスイッチングは、電圧波形と電流
波形の重なりが少ないゼロ電流スイッチングとなる。一
方、図４(Ｃ)に示すように、ｔ1においてＭＯＳＦＥＴ
３内の内蔵コンデンサ９の電荷は全て放電され、スイッ
チング素子本体部７に加わる電圧ＶQ1は０Ｖとなる。
【００１７】図４(Ａ)に示すように、ｔ1においてＭＯ
ＳＦＥＴ３内のスイッチング素子本体部７の主パルス制
御信号電圧ＶG1が低レベルから高レベルとなり、スイッ
チング素子本体部７がターンオンすると、ＭＯＳＦＥＴ
３のスイッチング素子本体部７は０Ｖでターンオンする
ので、オン転換期ではスイッチング損失のほとんど無い
ゼロ電圧スイッチングが実現できる。ＭＯＳＦＥＴ３の
スイッチング素子本体部７に流れる電流ＩQ1は、リアク
トル１０の電流ＩQ2の慣性により、図４(Ｆ)に示すよう
に殆ど流れない。また、スイッチング素子本体部７がタ
ーンオンすると、図４(Ｈ)に示すようにリアクトル４の
２次巻線３２に誘起される電圧ＶN2は−Ｖ2となり、−
Ｖ2／Ｍ（Ｍはリアクトル４の相互インダクタンス）の
傾きで減少して行く。このため、スイッチング素子本体
部７に流れる電流ＩQ1は、リアクトル４の１次巻線３１
を介して負荷２に流れる電流ＩQとリアクトル１０に流
れる電流ＩQ2との差であるから、図４(Ｆ)に示すように
スイッチング素子本体部７に流れる電流ＩQ1は直線的に
増加して行く。一方、ＭＯＳＦＥＴ１２のスイッチング
素子本体部１３に流れる電流ＩQ2は、図４(Ｅ)に示すよ
うに直線的に減少して行く。
ＳＦＥＴ３内のスイッチング素子本体部７の主パルス制
御信号電圧ＶG1が低レベルから高レベルとなり、スイッ
チング素子本体部７がターンオンすると、ＭＯＳＦＥＴ
３のスイッチング素子本体部７は０Ｖでターンオンする
ので、オン転換期ではスイッチング損失のほとんど無い
ゼロ電圧スイッチングが実現できる。ＭＯＳＦＥＴ３の
スイッチング素子本体部７に流れる電流ＩQ1は、リアク
トル１０の電流ＩQ2の慣性により、図４(Ｆ)に示すよう
に殆ど流れない。また、スイッチング素子本体部７がタ
ーンオンすると、図４(Ｈ)に示すようにリアクトル４の
２次巻線３２に誘起される電圧ＶN2は−Ｖ2となり、−
Ｖ2／Ｍ（Ｍはリアクトル４の相互インダクタンス）の
傾きで減少して行く。このため、スイッチング素子本体
部７に流れる電流ＩQ1は、リアクトル４の１次巻線３１
を介して負荷２に流れる電流ＩQとリアクトル１０に流
れる電流ＩQ2との差であるから、図４(Ｆ)に示すように
スイッチング素子本体部７に流れる電流ＩQ1は直線的に
増加して行く。一方、ＭＯＳＦＥＴ１２のスイッチング
素子本体部１３に流れる電流ＩQ2は、図４(Ｅ)に示すよ
うに直線的に減少して行く。
【００１８】図４(Ｅ)に示すように、ｔ3においてＭＯ
ＳＦＥＴ１２のスイッチング素子本体部１３に流れる電
流ＩQ2は０となり、図４(Ｇ)に示す負荷２に流れる電流
ＩQは、図４(Ｆ)に示すＭＯＳＦＥＴ３のスイッチング
素子本体部７を流れる電流ＩQ1に等しくなる。このと
き、図４(Ｂ)に示すようにＭＯＳＦＥＴ１２内のスイッ
チング素子本体部１３の補助制御パルス信号電圧ＶG2が
高レベルから低レベルになり、スイッチング素子本体部
１３がターンオフする。
ＳＦＥＴ１２のスイッチング素子本体部１３に流れる電
流ＩQ2は０となり、図４(Ｇ)に示す負荷２に流れる電流
ＩQは、図４(Ｆ)に示すＭＯＳＦＥＴ３のスイッチング
素子本体部７を流れる電流ＩQ1に等しくなる。このと
き、図４(Ｂ)に示すようにＭＯＳＦＥＴ１２内のスイッ
チング素子本体部１３の補助制御パルス信号電圧ＶG2が
高レベルから低レベルになり、スイッチング素子本体部
１３がターンオフする。
【００１９】図４(Ａ)に示すように、ｔ4においてＭＯ
ＳＦＥＴ３内のスイッチング素子本体部７の主パルス制
御信号電圧ＶG1が高レベルから低レベルとなり、スイッ
チング素子本体部７がターンオフすると、リアクトル４
に蓄えられたエネルギがダイオード５を介してコンデン
サ６及び負荷２に供給される。
ＳＦＥＴ３内のスイッチング素子本体部７の主パルス制
御信号電圧ＶG1が高レベルから低レベルとなり、スイッ
チング素子本体部７がターンオフすると、リアクトル４
に蓄えられたエネルギがダイオード５を介してコンデン
サ６及び負荷２に供給される。
【００２０】上述の通り、図３に示す実施例でも、スイ
ッチング損失に関して図１に示す実施例と同一の効果が
得られる。なお、図３の実施例の回路においては、ＭＯ
ＳＦＥＴ１２内のスイッチング素子本体部１３に流れる
電流ＩQ2が０になったときに、スイッチング素子本体部
１３がターンオフするので、図１の実施例の回路に比較
してサージが発生しにくい利点を有する。また、図１に
示した実施例と同様に、ｔ0〜ｔ3の期間は、ｔ0〜ｔ4の
期間に較べてほとんど無視できる程短い。
ッチング損失に関して図１に示す実施例と同一の効果が
得られる。なお、図３の実施例の回路においては、ＭＯ
ＳＦＥＴ１２内のスイッチング素子本体部１３に流れる
電流ＩQ2が０になったときに、スイッチング素子本体部
１３がターンオフするので、図１の実施例の回路に比較
してサージが発生しにくい利点を有する。また、図１に
示した実施例と同様に、ｔ0〜ｔ3の期間は、ｔ0〜ｔ4の
期間に較べてほとんど無視できる程短い。
【００２１】本発明の実施態様は前記の実施例に限定さ
れず、種々の変更が可能である。例えば、下記の(ａ)〜
(ｄ)は変更例の一部である。 （ａ） ＭＯＳＦＥＴ３、１２内の内蔵ダイオード８、
１４を内蔵のダイオードとせずに独立のダイオードとす
ることができる。 （ｂ） ＭＯＳＦＥＴ３内の内蔵コンデンサ９をＭＯＳ
ＦＥＴの寄生容量を使用しないで、独立のコンデンサを
接続することができる。 （ｃ） 主スイッチング素子及び補助スイッチング素子
として、ＭＯＳＦＥＴを使用せずに、バイポーラトラン
ジスタ、サイリスタ等を用いても構わない。なお、バイ
ポーラトランジスタ、サイリスタ等の逆極性のダイオー
ドを内蔵しない素子は、逆流防止用のダイオード１１を
挿入しなくても構わない。 （ｄ） 図３の実施例での第２のリアクトル１０は、リ
アクトル４の漏れインダクタンスを使用しても構わな
い。
れず、種々の変更が可能である。例えば、下記の(ａ)〜
(ｄ)は変更例の一部である。 （ａ） ＭＯＳＦＥＴ３、１２内の内蔵ダイオード８、
１４を内蔵のダイオードとせずに独立のダイオードとす
ることができる。 （ｂ） ＭＯＳＦＥＴ３内の内蔵コンデンサ９をＭＯＳ
ＦＥＴの寄生容量を使用しないで、独立のコンデンサを
接続することができる。 （ｃ） 主スイッチング素子及び補助スイッチング素子
として、ＭＯＳＦＥＴを使用せずに、バイポーラトラン
ジスタ、サイリスタ等を用いても構わない。なお、バイ
ポーラトランジスタ、サイリスタ等の逆極性のダイオー
ドを内蔵しない素子は、逆流防止用のダイオード１１を
挿入しなくても構わない。 （ｄ） 図３の実施例での第２のリアクトル１０は、リ
アクトル４の漏れインダクタンスを使用しても構わな
い。
【００２２】
【発明の効果】以上のように、本発明によれば、主スイ
ッチング素子のゼロ電圧スイッチングを容易に達成でき
るので、主スイッチング素子の電圧波形と電流波形との
重なりを少なくして主スイッチング素子のオン転換期で
の電力損失、即ち主スイッチング素子のターンオン時の
スイッチング損失を低減することができる。このため、
主スイッチング素子の発熱量を減少させて放熱用フィン
等の寸法を小さくすることができ、高周波で小型の降圧
チョッパ型スイッチング電源を実現できる。
ッチング素子のゼロ電圧スイッチングを容易に達成でき
るので、主スイッチング素子の電圧波形と電流波形との
重なりを少なくして主スイッチング素子のオン転換期で
の電力損失、即ち主スイッチング素子のターンオン時の
スイッチング損失を低減することができる。このため、
主スイッチング素子の発熱量を減少させて放熱用フィン
等の寸法を小さくすることができ、高周波で小型の降圧
チョッパ型スイッチング電源を実現できる。
【図１】 本発明の実施例を示す降圧チョッパ型スイッ
チング電源の電気回路図
チング電源の電気回路図
【図２】 図１の回路の各部の電圧及び電流を示す波形
図
図
【図３】 本発明の他の実施例を示す降圧チョッパ型ス
イッチング電源の電気回路図
イッチング電源の電気回路図
【図４】 図３の回路の各部の電圧及び電流を示す波形
図
図
【図５】 図１及び図３の制御回路の詳細を示すブロッ
ク図
ク図
【図６】 図５の回路の各部の電圧を示す波形図
１．．．直流電源、２．．．負荷、３、１２．．．Ｎチ
ャネルＭＯＳＦＥＴ、４、１０．．．リアクトル、５、
１１、１５．．．ダイオード、６．．．コンデンサ、１
６．．．制御回路、３１．．．１次巻線、３２．．．２
次巻線
ャネルＭＯＳＦＥＴ、４、１０．．．リアクトル、５、
１１、１５．．．ダイオード、６．．．コンデンサ、１
６．．．制御回路、３１．．．１次巻線、３２．．．２
次巻線
Claims (2)
- 【請求項１】 直流電源の一端と負荷との間に主スイッ
チング素子と第１のリアクトルとを直列に接続し、前記
負荷と並列にコンデンサを接続し、前記主スイッチング
素子及び前記第１のリアクトルの接続点と前記直流電源
の他端との間に第１の整流素子を接続し、前記主スイッ
チング素子をオン・オフ制御することにより前記直流電
源の電圧よりも低い定電圧の直流出力を前記負荷に供給
する降圧チョッパ型スイッチング電源において、 前記主スイッチング素子と並列に補助スイッチング素子
と第２の整流素子と第２のリアクトルとの直列回路を接
続し、前記第２のリアクトルと前記直流電源の他端との
間に第３の整流素子を接続し、前記負荷の端子電圧を検
出して前記主スイッチング素子の制御端子に主制御パル
ス信号を付与する前に前記補助スイッチング素子の制御
端子に補助制御パルス信号を付与するように構成したこ
とを特徴とする降圧チョッパ型スイッチング電源。 - 【請求項２】 前記直流電源の一端と前記補助スイッチ
ング素子とのラインに、前記第１のリアクトルの２次巻
線を挿入した「請求項１」に記載の降圧チョッパ型スイ
ッチング電源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083481A JP3061093B2 (ja) | 1993-04-09 | 1993-04-09 | 降圧チョッパ型スイッチング電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083481A JP3061093B2 (ja) | 1993-04-09 | 1993-04-09 | 降圧チョッパ型スイッチング電源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06303769A true JPH06303769A (ja) | 1994-10-28 |
| JP3061093B2 JP3061093B2 (ja) | 2000-07-10 |
Family
ID=13803665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083481A Expired - Fee Related JP3061093B2 (ja) | 1993-04-09 | 1993-04-09 | 降圧チョッパ型スイッチング電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061093B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0928867A (ja) * | 1995-07-18 | 1997-02-04 | Tdk Corp | パチンコ機玉打ち用ソレノイド駆動回路 |
| WO2007080696A1 (ja) * | 2006-01-16 | 2007-07-19 | Advanced Design Corp. | 高周波電源装置 |
| WO2007080697A1 (ja) * | 2006-01-16 | 2007-07-19 | Advanced Design Corp. | 高周波電源回路 |
| JP2010093893A (ja) * | 2008-10-06 | 2010-04-22 | Oita Univ | タップインダクタコンバータ |
-
1993
- 1993-04-09 JP JP5083481A patent/JP3061093B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0928867A (ja) * | 1995-07-18 | 1997-02-04 | Tdk Corp | パチンコ機玉打ち用ソレノイド駆動回路 |
| WO2007080696A1 (ja) * | 2006-01-16 | 2007-07-19 | Advanced Design Corp. | 高周波電源装置 |
| WO2007080697A1 (ja) * | 2006-01-16 | 2007-07-19 | Advanced Design Corp. | 高周波電源回路 |
| US7808224B2 (en) | 2006-01-16 | 2010-10-05 | Advanced Design Corp. | High-frequency power supply circuit |
| JP2010093893A (ja) * | 2008-10-06 | 2010-04-22 | Oita Univ | タップインダクタコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3061093B2 (ja) | 2000-07-10 |
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