JPH0630492B2 - デジタル位相ロックル−プ回路 - Google Patents

デジタル位相ロックル−プ回路

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JPH0630492B2
JPH0630492B2 JP60501436A JP50143685A JPH0630492B2 JP H0630492 B2 JPH0630492 B2 JP H0630492B2 JP 60501436 A JP60501436 A JP 60501436A JP 50143685 A JP50143685 A JP 50143685A JP H0630492 B2 JPH0630492 B2 JP H0630492B2
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signal
recovery
transition
reference clock
bipolar
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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Description

【発明の詳細な説明】 発明の分野 この発明は、一般にバイポーラ信号を受信する回路のク
ロック回復のための位相ロックループ、より詳しく言え
ばデジタル位相ロックループに関するものである。
発明の背景 発生した信号を独立して受信する回路にとって、受信回
路の基準クロックを入ってくる信号のタイミングに同期
させる必要がしばしばある。この同期は、一般に受信す
るた回路の基準クロックに対する入ってくる信号の位相
を測定し、かつ入ってくる信号と完全に同相で作動する
ようになるように基準クロックを調整することによって
成し遂げられる。この仕事を成し遂げる回路が、位相ロ
ックループと呼ばれる。
入ってくる信号が基準クロックと同相であることを保証
することは、バイポーラコードを受信する電気通信回路
においては特に重要である。基準クロックの位相を入っ
てくる信号の位相にロックしておくと、電気通信回路に
よって受信されるバイポーラコードが、各ビット期間の
最適部分の間にサンプリングされることを回路は保証す
る。典型的に、そのような回路は、入ってくるバイポー
ラコード信号の周波数の倍数の周波数でカウントする基
準クロックを含む。この回路は、バイポーラコードがゼ
ロ電圧レベルと交差する時を検出し、かつ基準クロック
のカウンタがその点近くでカウントを開始するように調
整する。
ビット期間につきほぼ１つのゼロクロスを引き起こす符
号間干渉のために、または１つのビット期間中に多数の
ゼロクロスに至るオーバシュートなどによって引き起こ
される「リンギング」のために、バイポーラコードはわ
ずかに歪んで受信されるので、位相ロックループは、こ
のように歪んでいる間に、入ってくる信号の位相上へロ
ックしようとしてクロックジッタを発生させることがあ
る。
たとえば、第１図は、ハイマーク１００、ローマーク１
０１、またはスペース１０２からなるバイポーラコード
１１０を示す。符号間干渉のために、ハイマークと、そ
れに続くスペースとからなるコードは、スペースのビッ
ト期間に実質的に重なるゼロクロス１０３を有すること
があり得る。先行技術の回路が、そのゼロクロス１０３
を検出し、基準クロックを歪みのために修正し、それか
ら歪んでいない次のビット期間１０４の終わりに再調整
すると、基準クロックはジッタしたものである。さら
に、ハイマークの次にスペース、またはローマークの次
にスペースからなるコードで、マークからスペースのゼ
ロレベルまで１回揺れると、オーバシュートして、連続
して非常に速いゼロクロス１０５を発生させる「リンギ
ング」を引起こし得る。先行技術の回路は、各ゼロクロ
スについて基準クロックを調整しようとしたので、基準
クロックはジッタしたものである。
先行技術の位相ロックループ回路に関する付加的な問題
は、このような回路に必要なアナログゼロ検出器の大き
さ、およびエネルギ消費である。
したがって、符号間干渉と、多数のゼロクロスを引起こ
す『リンギング』とによって引起こされるクロックジッ
タを減じる装置が必要である。さらに、先行装置で使用
された、大きくかつ効率の悪いアナログゼロクロス検出
器を除去する回路が必要である。
発明の概要 前記に従って、この発明は、一方の信号をもう一方の信
号と同相に維持するための装置を提供し、入ってくる信
号における実際のゼロクロスを検出する必要を除去す
る。そうではなく、受信機は、『マーク間』遷移により
生ずるゼロクロスにだけロックする。受信回路は、入っ
てくる信号を受信する回路のクロック回復を成し遂げる
ために、信号の大きさがハイマークに対応する高いしき
い値レベルと交差する時、および信号のローマークに対
応する低いしきい値レベルと交差する時を検出する必要
があるだけである。
このように高いしきい値レベルおよび低いしきい値レベ
ルを有するバイポーラ信号を受信するための回路には、
基準クロック信号のクロック回復のための装置が設けら
れる。バイポーラ信号における高いしきい値レベルと低
いしきい値レベルとの間での遷移のための遷移時間をカ
ウントするための遷移タイマ手段が、マーク間遷移を検
出する。遷移時間がビット期間の予め選択された部分を
越えるとき、検出される遷移ははっきりしたマーク間遷
移であり得ず、無視される。
入ってくるバイポーラ信号に対する基準クロック信号の
タイミングを示す、クロック回復信号を遷移時間から発
生させるための回復手段が設けられる。
回復手段は、一実施例では、遷移が終わるとき、遷移時
間をある値で除算して遷移中の見かけのゼロクロス時間
を発生させるための除算手段を含む。見かけのゼロクロ
ス時間を基準クロック信号と比較するためのコンパレー
タ手段は、クロックが、入ってくるバイポーラ信号より
も進んでいるか、遅れているか、あるいは同相であるか
を示し、それに応じてクロック回復信号を発生させる。
最後に、クロック回復信号に応答して基準クロック信号
を調整するための調整手段が、基準クロック信号をバイ
ポーラ信号と実質的に同相に維持するために設けられ
る。
したがって、入ってくるバイポーラコードの実際のゼロ
クロスを検出することにより生ずる問題を除去する装置
が提供される。この発明では、クロックジッタが減じら
れ、かつアナログゼロクロス検出器を提供する必要が除
去される。
図面の簡単な説明 第１図は、バイポーラ信号のグラフの図解である。
第２図は、この発明のブロック図である。
第３図は、好ましい実施例の一構成の図である。
好ましい実施例の詳細な説明 図面に関して、好ましい実施例を詳しく説明する。な
お、以下の実施例において『回復信号』とは、一方の信
号と他方の信号との間の位相差を示す信号であり、『回
復手段』とは、そうした位相差を検出して回復信号を出
力するための手段を意味する。
第１信号を第２信号と実質的に同相に維持するための装
置を提供する、この発明の概観を、第２図を参照して見
ることができる。基本的には、第１信号、たとえばライ
ン１のバイポーラコードを受信する回路は、第１信号の
ハイマークに対応する高いレベルのしきい値、およびロ
ーマークに対応する低いレベルのしきい値を検出するた
めの、第２図でスライサ１０と呼ばれる装置を有する。
スライサ１０から、第１信号はサンプリング回路６０に
入り、我々の例では、そこで入ってくるバイポーラコー
ドがデコードされる。基準クロック５０は、サンプリン
グ回路６０に第２信号、たとえばタイミング信号を与
え、選択された期間の最適部分、たとえばバイポーラコ
ードのビット期間の中央の間に第１信号がサンプリング
されることを保証する。
この発明は、遷移タイマ手段２０を設けており、スライ
サ１０からの信号を使用して、第１信号におけるハイマ
ークとローマークとの間の遷移のタイミングを合わせ
る。もし遷移時間が選択された時間期間を越えれば、遷
移タイマ手段２０のために、遷移が無視される。この方
法で、第１信号における多くの歪みは、この発明の装置
からろ波される。
遷移タイマ手段２０は回復手段３０に信号を出し、そこ
で信号が遷移時間から発生され、基準クロック５０から
の第２信号と比較される。比較に基づいて、回復信号が
発生され、第２信号が第１信号よりも進んでいるか、遅
れているか、または同相であるかを示す。
調整手段４０は、回復手段３０から回復信号を受信し、
それに応じて基準クロック５０を調整する。
この好ましい実施例の一構成の詳細を第３図で見ること
ができる。示された構成は、たとえば、バイポーラ信号
を受信する電気通信回路のための受信機５である。
第２図に関連して述べたスライサ１０は、高いしきい値
コンパレータ１１および低いしきい値コンパレータ１２
を含む。ライン１３のバイポーラコードは、高いしきい
値コンパレータ１１および低いしきい値コンパレータ１
２によって受信される。バイポーラコードが、高いしき
い値コンパレター１１の入力で与えられる高いしきい値
レベル１４より上がると、高いしきい値コンパレータ１
１の出力１５がハイとなる。同様に、バイポーラ信号が
低いしきい値コンパレータ１２の入力で与えられる低い
しきい値レベル１６より下に揺れると、低いしきい値コ
ンパレータ１２の出力１７がハイとなる。ＮＯＲゲート
１８の出力は、高いしきい値レベルと低いしきい値レベ
ルとの間での、いずれの方向への遷移中にもハイとな
る。すなわち、ＮＯＲゲート１８の出力は、バイポーラ
信号がハイマークからローマークへ、またはローマーク
からハイマークへ揺れるとハイとなる。もしスペースが
マーク間で発生すれば、ＮＯＲゲート１８の出力はスペ
ースの全期間中ハイに留まる。この発明は、典型的な電
気通信回路、またはバイポーラ信号を受信する他の回路
で必要とされるクロック回復を成し遂げるために、スラ
イサ１０の回路構成を使用する。この発明には、独立し
たゼロ検出器は必要でない。
遷移タイマ手段２０は、バイポーラ信号の高いしきい値
レベルと低いしきい値レベルとの間での遷移のための遷
移時間をカウントするために設けられる。第３図に示さ
れる実施例では、遷移タイマ手段２０は、第１カウンタ
１９（たとえば商業的に入手可能なＬＳ１６３カウン
タ）を含む。第１カウンタ１９は、入ってくるバイポー
ラ信号の周波数の倍数の周波数で作動するクロック（示
されていない）からクロック信号を受信する。典型的に
は、このクロックは入ってくるバイポーラコードの周波
数の約２０倍で作動する。そこでこの例では、バイポー
ラコードの各ビット期間ごとに２０サイクルのクロック
がある。入ってくるクロックは、ライン２１上で、第１
カウンタ１９へ接続される。第１カウンタ１９は、２つ
のイネーブル入力、イネーブルＰ入力２２、およびイネ
ーブルＴ入力２３を含む。ＮＯＲゲート１８からの出力
は、イネーブルＰ入力２２で第１カウンタ１９へ接続さ
れ、かつＮＯＲゲート１８の出力は第１カウンタ１９の
クリア入力２４へ接続される。イネーブルＴ入力２３
は、以下で説明するが、クロックが予め選択された値ま
でカウントアップし、それから不能化されるように、接
続される。もしＮＯＲゲート１８の出力がハイであれ
ば、第１カウンタ１９は、ＮＯＲゲート１８の出力がロ
ーに下がるまで各クロックサイクルをカウントする。
スライサ１０のＮＯＲゲート１８の出力がハイになる
と、第１カウンタ１９は、スライサ１０の出力がローに
なるまで各クロックサイクルのカウントを開始する。ス
ライサ１０の出力がローになると第１カウンタ１９がク
リアされる。
第１カウンタが、第３図に示されたＮＡＮＤゲート２５
によって表わされる予め選択された値、たとえば１６の
クロックサイクルを越えてカウントアップすれば、イネ
ーブルＴ入力２３はローとなり、スライサ１０の出力が
ローとなる前に第１カウンタ１９を不能化する。このよ
うに、バイポーラコードがスペースビットまたは歪んで
いる信号を送り、そのためにこの実施例における予め選
択された１６サイクルよりも長いマーク間遷移を引き起
こす場合には、この発明のクロック回復装置はその遷移
を無視する。すなわち、遷移タイマ手段２０はハイマー
クとローマークとの間の遷移の時間を計測するが、予め
選択された時間期間よりも長くかかる遷移は無視する。
ライン１３上の入ってくるバイポーラ信号と比較して、
以下で説明する基準クロック信号、Ｑ０ないしＱ４のタ
イミングを示すクロック回復信号を、遷移時間から発生
させるための回復手段３０が、第３図に示される回路に
設けられる。
第１カウンタ１９によってカウントされる遷移時間は、
或る値で遷移時間を除算するための除算手段２８を介し
た後、第２カウンタ２７へロードされる。この場合に
は、除算手段２８は、遷移時間を表わす信号である第１
カウンタ１９の出力を１ビット位置だけシフトし、かつ
そのシフトされた遷移時間を第２カウンタ２７へロード
する。これにより、第１カウンタ１９によって発生され
た遷移時間は２で除算され、第２カウンタ２７へ入力さ
れる。この技術分野において容易に理解されることであ
るが、除算手段２８は、さまざまな装置で構成されても
よい。さらに、ユーザによって定められる、受信される
特定の信号の見かけのゼロクロスをより良く表わす他の
どのような値で除算を行なってもよい。しかしながら、
好ましい実施例では、見かけのゼロクロスは、マーク間
遷移時間を表わす第１カウンタ１９の出力を、２で除算
することによって計算される。
第３図の回路図で見ることができるように、もし遷移時
間が１６サイクルという予め選択された値を越えれば、
第２カウンタ２７はロードされない。これは次のような
回路によってなし遂げられる。ＮＡＮＤゲート２５の出
力は、スライサ１０の出力がローとなるときにクロック
されるフリップフロップ２９を駆動する。フリップフロ
ップ２９の出力が有限状態回路２６に与えられ、この
回路２６はＮＡＮＤゲート２５の出力がハイである限
り、第２カウンタ２７のロード入力３１をロード状態に
維持する。したがって、第１カウンタ１９が、実施例に
おける１６サイクルという予め選択された値を越えると
き、有限状態回路２６は、第２カウンタ２７のロード入
力を不能化する。さもなければ、第１カウンタ１９によ
ってカウントされる除算手段２８によって除算された後
の遷移時間が第２カウンタ２７へロードされるように、
第２カウンタ２７のロード入力が能動化される。ビット
期間の部分をＮＡＮＤゲート２５の論理で定められた１
６サイクルに予め選択したが、もちろんユーザの特定の
必要に合うように変えてもよい。以上のように、回復手
段３０は、遷移時間が好ましい実施例での予め選択され
たビット期間の部分よりも長い場合に遷移時間を無視す
るための手段を含む。
第２カウンタ２７がロードされると、それはビット期間
の終わりまでカウントアップする。示された実施例で
は、ビット期間は、クロックの２０サイクルであり、そ
れゆえ回復手段３０は、第２カウンタ２７がビット期間
の第２０番目のサイクルに達した時を示すための論理回
路を含む。この論理回路３２は、第３図で示されるよう
に、第３および第４ビット位置で反転された入力を有す
るＮＡＮＤゲートで構成される。もし４ビットのカウン
タが、第３図で示されるように、第２カウンタ２７に使
用されれば、示される桁上げ回路３３ａが、第５ビット
を発生させるために使用される。第２カウンタ２７の出
力は、Ｂ０ないしＢ４で示される。第２カウンタ２７が
ビット期間の終わりに達すると、ＮＡＮＤゲート３２の
出力が信号Ａを生じ、かつインバータを介して信号Ｂを
生じる。これらの信号は、第３図で示される図面の上部
の右端に示され、再び図面の回路の次の行の左側でも取
上げられ、以下で説明するようにクロック回復信号を発
生させるために使用される。
基準カウンタ４４は、第３図の図面の１番下に示され
る。基準カウンタ４４は、クロック信号をカウントし、
かつ図面にＱ０ないしＱ４で示される基準クロック信号
を発生させる。この発明の以下で説明する調整手段４０
によって調整されるのが、この基準カウンタ４４であ
る。基準クロック信号Ｑ０ないしＱ４は、第２カウンタ
２７の出力によって示される見かけのゼロクロスを、基
準クロック信号と比較して、クロック回復信号を発生さ
せるためのコンパレータ手段３３における出力Ｂ０ない
しＢ４と比較される。好ましい実施例では、このように
見せかけのゼロクロスは遷移の中間から、１ビット期
間、発生する信号によって示される。
第３図で示される実施例では、５ビットのコンパレータ
３４は、基準クロック信号、Ｑ０ないしＱ４が、第２カ
ウンタ２７の出力、Ｂ０ないしＢ４に等しいかどうかを
判定する。もし等しくなければ、ライン３５での信号は
ハイである。このお陰で、論理手段３６は、Ｂ０ないし
Ｂ４の値が基準クロック信号、Ｑ０ないしＱ４よりも大
きいか、あるいは基準クロック信号、Ｑ０ないしＱ４よ
りも小さいかを判定することができる。図面で、論理手
段３６がＡＮＤゲートおよびＯＲゲートのための従来の
論理記号によって表わされているのを見ることができ
る。第２カウンタ２７がビット期間の第２０番目のサイ
クルに達するのに対応して、ＮＡＮＤゲート３２の出力
がローになるたびに、クロック回復信号が発生される。
これは、フリップフロップ３７を、ＪおよびＫ入力とし
て信号ＡおよびＢでそれぞれ駆動することによって行な
われる。フリップフロップ３７のがハイであるとき、
論理手段３６によって定められるように、クロック回復
信号が発生される。もし基準クロック信号Ｑ０ないしＱ
４が第２カウンタ２７の出力よりも大きいことを論理手
段３６が示せば、スローダウン信号ＳＤが発生される。
もし基準クロック信号が出力Ｂ０ないしＢ４よりも小さ
いなら、スピードアップ信号ＳＵが発生される。示され
た実施例では、スローダウン信号とスピードアップ信号
（ＳＤおよびＳＵ）の両方が、それぞれの反転（お
よび）とともに発生され、組合わされてクロック回
復信号３８を構成する。
クロック回復信号３８に応答して、基準クロック信号Ｑ
０ないしＱ４を調整するための調整手段４０は、基準ク
ロック信号を入ってくるバイポーラ信号１３と実質的に
同相に維持する。調整手段４０は、スピードアップ信号
ＳＵおよびその反転、ならびにスピードダウン信号
ＳＤおよびその反転の形で、クロック回復信号３８
を受信する。調整手段４０は、基準クロック信号の下位
ビットＱ０を発生させるフリップフロップ３９を含む。
スピードアップＳＵ信号およびスローダウンＳＤ信号が
ローであり、それゆえにその反転がハイであるとき、フ
リップフロップ３９は、クロックの各サイクルでトグル
する。フリップフロップ３９の出力がハイであるたび
に、基準クロック信号、Ｑ０ないしＱ４を発生させる基
準カウンタ４４は、イネーブルＴ入力４１を介して能動
化され、一方イネーブルＰ入力４２は、ローであるスロ
ーダウン信号ＳＤおよびハイであるその反転によっ
て能動化される。したがって、スローダウン信号もスロ
ードアップ信号もどちらもないとき、基準カウンタ４４
は、調整手段４０からの割込なしにカウントする。
スピードアップ信号ＳＵがハイとなるとき、基準カウン
タ４４は能動化されたままであるが、フリップフロップ
３９はトグルしない。このため、出力Ｑ０ないしＱ４
は、実質的にサイクルをスキップさせる。したがって、
それはビット期間の最後までカウントの１サイクルだけ
スピードアップされる。
スローダウン信号ＳＤがハイになると、その反転はロー
であり、基準カウンタ４４はスローダウン信号ＳＤの間
に不能化され、かつフリップフロップ３９はトグルしな
い。この方法で、基準カウンタ４４は１サイクル間停止
され、こうして基準クロック信号Ｑ０ないしＱ４をスロ
ーダウンする。第３図の回路で見られるように、ＮＡＮ
Ｄゲート３２の出力から信号ＡおよびＢを受信するフリ
ップフロップ３７は、一度に１クロックサイクル間だけ
ハイに留まるので、スピードアップＳＵ信号およびスロ
ーダウンＳＤ信号は１サイクルの期間だけである。した
がって、この発明の調整手段４０は、基準クロック信号
Ｑ０ないしＱ４を、入ってくるバイポーラ信号１３の位
相へ向かう方向に１サイクルだけシフトする。
したがって、動作において、この発明は、第１カウンタ
１９により、高いしきい値レベルと低いしきい値レベル
との間の遷移時間、すなわちマーク間遷移の時間を計測
する。第１カウンタ１９の出力は、除算手段２８によっ
て２で除算され、かつ第２カウンタ２７へロードされ
る。しかしながら、もし第１カウンタ２９の出力が予め
選択された値を越えれば、遷移が無視される。第１カウ
ンタ１９の出力が除算手段２８によって除算されると、
それは第２カウンタ２７へロードされ、第２カウンタ２
７はビット期間の終わりまでカウントアップする。ビッ
ト期間の終わりに、この発明の回復手段３０は、基準ク
ロック信号が、入ってくるクロックバイポーラ信号と同
相であるかを判定するために、第２カウンタ２７の出力
を基準クロック信号Ｑ０ないしＱ４と比較する。コンパ
レータ手段３３で行なわれた比較から、クロック回復信
号３８が発生され、基準クロック信号を調整するための
調整手段４０を駆動する。基準クロック信号は、クロッ
ク回復信号３８によって、１サイクルだけスピードアッ
プされるか、または１サイクルだけスローダウンされる
か、または調整されないままである。調整は、ビット期
間の予め選択された部分ほど時間がかからない各マーク
間遷移ごとに発生する。２０クロックサイクルのビット
期間を有するこの回路の場合、１６クロックより遷移時
間が大きいすべての遷移は無視される。
第３図では、ゲート４３がさらに示され、ビット期間の
中間点を計算するために使用される。ビット期間の中間
点に達すると、ゲート４３の出力がハイとなり、かつバ
イポーラ信号を受信する回路は、ビット期間の中央の間
に信号のバイポーラコードをサンプリングするか、さも
なければバイポーラコードに作用する。第３図で開示さ
れたクロック回復のための装置は、基準クロック信号の
位相を連続的に調整して、入ってくるバイポーラ信号と
同相に維持し、それによりゲート４３の出力を、ビット
期間の中間点にできるだけ近づけ、そこに含まれている
データを確実に正しくサンプリングできるようにする。
第３図で開示された回路が、好ましい実施例の一構成を
表わしていることを理解すべきである。使用された論理
ゲート、およびビット期間の長さとして選ばれた値など
は、ユーザに合うように変えることができるだろう。さ
らに、ここで論理の多数の構成を説明する。
さらに、この発明の局面および利点は、図面、明細書、
および添付の請求の範囲を検討するとわかる。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】一方の信号を、第１レベルと第２レベルと
    の間で遷移する他方の信号と同相に維持するための装置
    であって、 ａ）前記他方の信号の前記第１レベルと第２レベルとの
    間の遷移に要する時間を示す第１の信号を発生させるた
    めの遷移タイマ手段、 ｂ）前記第１の信号に基づいて、前記他方の信号に対す
    る前記一方の信号のタイミングを示す回復信号を発生さ
    せるための回復手段、 前記回復手段は、前記遷移に要する時間が予め定める時
    間よりも長いときに、前記第１の信号を無視するための
    手段を含み、および ｃ）前記回復信号に応答して、前記一方の信号を調整す
    るための調整手段 を備えた装置。
  2. 【請求項２】前記回復手段が、 ａ）前記遷移の間の見かけのゼロクロス信号を発生させ
    るために、前記遷移が終わるときの前記第１の信号を、
    ある値で除算するための除算手段、および ｂ）前記回復信号を発生させるために、前記見かけのゼ
    ロクロス信号を、前記一方の信号と比較するためのコン
    パレータ手段 を備えた、請求の範囲第１項記載の装置。
  3. 【請求項３】前記回復信号が、スピードアップ信号およ
    びスローダウン信号を含み、 前記調整手段が、前記スピードアップ信号に応答して、
    少なくとも１サイクルだけ前記一方の信号を加速させる
    ための手段、および前記スローダウン信号に応答して、
    少なくとも１サイクルだけ前記一方の信号を減速させる
    ための手段を含む、請求の範囲第１項記載の装置。
  4. 【請求項４】高いしきい値レベルおよび低いしきい値レ
    ベルに関する明確なビット期間を有するバイポーラ信号
    を受信するための回路において、前記回路は基準クロッ
    ク信号を有し、 ａ）前記バイポーラ信号の、高いしきい値レベルと低い
    しきい値レベルとの間での遷移に要する遷移時間を示す
    カウント信号を発生させるための遷移タイマ手段、 ｂ）前記バイポーラ信号に対する前記基準クロック信号
    のタイミングを示すクロック回復信号を前記カウント信
    号から発生させるための回復手段、 前記回復手段は、前記遷移時間が前記ビット期間の予め
    選択された一部分よりも長い場合に、前記カウント信号
    を無視するための手段を含み、および ｃ）前記基準クロック信号を前記バイポーラ信号と実質
    的に同相に維持するために、前記クロック回復信号に応
    答して前記基準クロック信号を調整するための調整手段
    を含む、クロック回復のための装置。
  5. 【請求項５】前記バイポーラ信号が、第１周波数と、各
    ビット期間ごとに、ハイマーク、ローマーク、またはス
    ペースの形でビットが伝送される多数のビット期間とを
    有し、前記回復手段が、 ａ）前記遷移中の見かけのゼロクロス信号を発生させる
    ために、前記遷移が終わるときの前記カウント信号をあ
    る値で除算するための除算手段、および ｂ）前記クロック回復信号を発生させるために、前記見
    かけのゼロクロス信号を前記基準クロック信号と比較す
    るためのコンパレータ手段 を含む、請求の範囲第４項記載の装置。
  6. 【請求項６】前記コンパレータ手段が、 ａ）基準カウント信号を発生させるために、前記見かけ
    のゼロクロス信号から前記ビット期間の少なくとも１部
    分をカウントするためのカウンタ手段、および ｂ）前記クロック回復信号を発生させるために、前記基
    準カウント信号を前記基準クロック信号と比較するため
    の手段を含む、 請求の範囲第５項記載の装置。
  7. 【請求項７】前記回復手段が、 ａ）前記遷移中の見かけのゼロクロス信号を発生させる
    ために、前記遷移が終わるときに前記遷移時間をある値
    で除算するための除算手段、および ｂ）前記クロック回復手段を発生させるために、前記見
    かけのゼロクロス信号を前記基準クロック信号と比較す
    るためのコンパレータ手段を含む、 請求の範囲第４項記載の装置。
  8. 【請求項８】前記クロック回復信号が、スピードアップ
    信号およびスローダウン信号を含み、 ａ）前記調整手段が、前記スピードアップ信号に応答し
    て少なくとも１サイクルだけ前記基準クロック信号を加
    速させるための手段および前記スローダウン信号に応答
    して少なくとも１サイクルだけ前記基準クロック信号を
    減速させるための手段を含む、 請求の範囲第４項記載の装置。
  9. 【請求項９】前記バイポーラ信号が、前記高いしきい値
    レベルまたは前記低いしきい値レベルの一方のレベルと
    交差するとき前記遷移タイマ手段がカウントを開始し、
    かつ前記バイポーラ信号が、前記低いしきい値レベルま
    たは前記高いしきい値レベルの他方のレベルと交差する
    とき、前記遷移タイマ手段がカウントを停止する、 請求の範囲第４項記載の装置。
  10. 【請求項１０】バイポーラ信号を受信する電気通信回路
    において、前記バイポーラ信号が、第１周波数と、各ビ
    ット期間ごとに、ハイマーク、ローマーク、またはスペ
    ースの形でビットが伝送される多数のビット期間とを有
    し、前記電気通信回路が、前記バイポーラ信号の前記第
    １周波数の倍数である第２周波数を有する基準クロック
    信号を有し、 ａ）前記バイポーラ信号のハイマークに対応する高いし
    きい値レベルと、ローマークに対応する低いしきい値レ
    ベルとの間での遷移に要する遷移時間を示すカウント信
    号を発生させるための遷移タイマ手段、 ｂ）前記バイポーラ信号が前記高いしきい値レベルまた
    は前記低いしきい値レベルのどちらか一方と交差すると
    き、前記遷移タイマ手段にカウントを開始させ、かつ前
    記バイポーラ信号が前記高いしきい値レベルまたは前記
    低いしきい値レベルの他方と交差するとき、前記遷移タ
    イマ手段にカウントを停止させるための手段、および ｃ）前記バイポーラ信号に対する前記基準クロック信号
    のタイミングを示すクロック回復信号を、前記カウント
    信号から発生させるための回復手段を含み、 前記回復手段は、 ｉ）前記遷移中の見かけのゼロクロス信号を発生させる
    ために、前記遷移の後の前記遷移時間をある値で除算す
    るための除算手段、および ii）前記クロック回復信号を発生させるために、前記見
    かけのゼロクロス信号を、前記基準クロック信号と比較
    するためのコンパレータ手段を含み、 iii）前記回復信号は、前記基準クロック信号が前記バ
    イポーラ信号の位相よりも遅れていることを示すための
    スピードアップ信号、および前記基準クロック信号が前
    記バイポーラ信号の位相よりも進んでいることを示すス
    ローダウン信号を含み、 前記装置はさらに ｄ）前記基準クロック信号を前記バイポーラ信号と実質
    的に同相に維持するために、前記クロック回復信号に応
    答して前記基準クロック信号を調整するための調整手段
    を含み、 前記調整手段は、 ｉ）前記スピードアップ信号に応答して、少なくとも１
    サイクルだけ前記基準クロック信号を加速させるための
    手段、および ii）前記スローダウン信号に応答して、少なくとも１サ
    イクルだけ前記基準クロック信号を減速させるための手
    段 を含む、 クロック回復のための装置。
  11. 【請求項１１】前記回復手段が、前記遷移時間が前記ビ
    ット期間の予め選択された部分よりも長い場合に前記カ
    ウント信号を無視するための手段を含む、 請求の範囲第１０項記載の装置。
  12. 【請求項１２】前記コンパレータ手段が、 ａ）基準カウント信号を発生させるために、前記見かけ
    のゼロクロス信号から前記ビット期間の少なくとも一部
    分をカウントするためのカウンタ手段、および ｂ）前記クロック回復信号を発生させるために、前記基
    準カウント信号を、前記基準クロック信号と比較するた
    めの手段を含む、 請求の範囲第１０項記載の装置。
JP60501436A 1984-04-06 1985-03-19 デジタル位相ロックル−プ回路 Expired - Lifetime JPH0630492B2 (ja)

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EP0176561A1 (en) 1986-04-09
JPS61501812A (ja) 1986-08-21
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