JPH06306599A - 半導体素子用製造装置 - Google Patents
半導体素子用製造装置Info
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- JPH06306599A JPH06306599A JP5096396A JP9639693A JPH06306599A JP H06306599 A JPH06306599 A JP H06306599A JP 5096396 A JP5096396 A JP 5096396A JP 9639693 A JP9639693 A JP 9639693A JP H06306599 A JPH06306599 A JP H06306599A
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- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
- C23C14/50—Substrate holders
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
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- H—ELECTRICITY
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- H01J37/32532—Electrodes
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
- H10P72/76—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using mechanical means, e.g. clamps or pinches
- H10P72/7604—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using mechanical means, e.g. clamps or pinches the wafers being placed on a susceptor, stage or support
- H10P72/7616—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using mechanical means, e.g. clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a coating, a hardness or a material
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Abstract
(57)【要約】
【目的】 被処理半導体ウエ−ハと、これを支持する保
持板全面に薄膜が堆積後、搬送によって端部に堆積した
薄膜にクラックが入って生じるゴミにより半導体素子の
特性不良を防止する点。 【構成】 被処理半導体ウエ−ハと保持板端間を非接触
状態即ち段差または凹部を形成することによって堆積し
た薄膜のクラックを防止するのが本願の半導体素子用製
造装置である。
持板全面に薄膜が堆積後、搬送によって端部に堆積した
薄膜にクラックが入って生じるゴミにより半導体素子の
特性不良を防止する点。 【構成】 被処理半導体ウエ−ハと保持板端間を非接触
状態即ち段差または凹部を形成することによって堆積し
た薄膜のクラックを防止するのが本願の半導体素子用製
造装置である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子用製造装置
に係わり、特に薄膜スパッタとエッチングとを同時に行
うバイアススパッタ装置に好適する。
に係わり、特に薄膜スパッタとエッチングとを同時に行
うバイアススパッタ装置に好適する。
【０００２】
【従来の技術】半導体素子を半導体ウエ−ハに造込むに
は、多種類の製造設備が利用されており、その一種にバ
イアススパッタ装置がある。この装置は、通常のスパッ
タプロセスにおける堆積膜の段差部における不十分なス
テップカバレ−ジを改良するために開発されたもので、
膜の平坦化が主目的である。
は、多種類の製造設備が利用されており、その一種にバ
イアススパッタ装置がある。この装置は、通常のスパッ
タプロセスにおける堆積膜の段差部における不十分なス
テップカバレ−ジを改良するために開発されたもので、
膜の平坦化が主目的である。
【０００３】即ち基板にバイアスを加えて行う方法であ
り、プレ−ナマグネトロンかダイオ−ドカソ−ドを利用
する。前者の構造は、反応容器の上下に高周波電源に接
続するマッチングボックスを配置し、夫々に増幅器をつ
なぎ更に、共通励起子（１３．５６ＭＨｚ）に電気的に
接続する。反応容器には、一方のマッチングボックスに
接続する回転可能な支持板を配置し、ここに被処理半導
体ウエ−ハを配置する。
り、プレ−ナマグネトロンかダイオ−ドカソ−ドを利用
する。前者の構造は、反応容器の上下に高周波電源に接
続するマッチングボックスを配置し、夫々に増幅器をつ
なぎ更に、共通励起子（１３．５６ＭＨｚ）に電気的に
接続する。反応容器には、一方のマッチングボックスに
接続する回転可能な支持板を配置し、ここに被処理半導
体ウエ−ハを配置する。
【０００４】他方のマッチングボックスには、例えばプ
レ−ナマグネトロンで構成する平板状タ−ゲット電極を
配置する。これは、平板状タ−ゲット電極の裏面に接す
るように円環状のマグネットを配置し、タ−ゲット電極
（陽極）表面から出てタ−ゲット電極に入る磁力線がタ
−ゲット電極表面を取巻いており、それらに水冷機構を
付設する。バイアススパッタ装置の陰極を構成する支持
台に被処理半導体ウエ−ハを、平板状タ−ゲット電極か
ら所定の距離離して設け、タ−ゲット電極との間に数百
Ｖの電圧を加えて放電を起こす。磁界と電界が直交する
部分では、放電によって電離した電子がマグネトロン運
動を行って、高密度のプラズマを発生する。
レ−ナマグネトロンで構成する平板状タ−ゲット電極を
配置する。これは、平板状タ−ゲット電極の裏面に接す
るように円環状のマグネットを配置し、タ−ゲット電極
（陽極）表面から出てタ−ゲット電極に入る磁力線がタ
−ゲット電極表面を取巻いており、それらに水冷機構を
付設する。バイアススパッタ装置の陰極を構成する支持
台に被処理半導体ウエ−ハを、平板状タ−ゲット電極か
ら所定の距離離して設け、タ−ゲット電極との間に数百
Ｖの電圧を加えて放電を起こす。磁界と電界が直交する
部分では、放電によって電離した電子がマグネトロン運
動を行って、高密度のプラズマを発生する。
【０００５】このようなバイアススパッタ装置では、膜
の堆積とエッチングが同時に進行しており、陰極だけで
なく被処理半導体ウエ−ハ側電極にも高周波電力を加え
ることにより、半導体ウエ−ハへの堆積膜の成長と共に
半導体ウエ−ハ段差部の底から側壁やコ−ナ部に再スパ
ッタが起り全体の平坦化が進む。
の堆積とエッチングが同時に進行しており、陰極だけで
なく被処理半導体ウエ−ハ側電極にも高周波電力を加え
ることにより、半導体ウエ−ハへの堆積膜の成長と共に
半導体ウエ−ハ段差部の底から側壁やコ−ナ部に再スパ
ッタが起り全体の平坦化が進む。
【０００６】従って配線金属膜だけでなく、多層配線層
間絶縁膜に対しても適用でき、３層以上の多層配線の形
成にも利用できる。
間絶縁膜に対しても適用でき、３層以上の多層配線の形
成にも利用できる。
【０００７】図１ならびに図２には、被処理半導体ウエ
−ハ１を反応容器内に設置する支持台２の断面図を示す
が、図２は図１の要部を拡大した図である。
−ハ１を反応容器内に設置する支持台２の断面図を示す
が、図２は図１の要部を拡大した図である。
【０００８】図１に明らかなように、バイアススパッタ
装置の反応容器（図示せず）内に配置する支持台２に
は、アルミナ製保持板３を重ねて設け、ここに被処理半
導体ウエ−ハ１を配置する。そして支持板台２の真下に
は加熱源（図示せず）を配置して被処理半導体ウエ−ハ
１を所定の温度に加熱する。
装置の反応容器（図示せず）内に配置する支持台２に
は、アルミナ製保持板３を重ねて設け、ここに被処理半
導体ウエ−ハ１を配置する。そして支持板台２の真下に
は加熱源（図示せず）を配置して被処理半導体ウエ−ハ
１を所定の温度に加熱する。
【０００９】図２には、堆積膜が被処理半導体ウエ−ハ
１を覆うばかりでなくアルミナ製保持板３にも堆積する
が、被処理半導体ウエ−ハ１よりこれを支持するアルミ
ナ製保持板３の寸法が大きい。
１を覆うばかりでなくアルミナ製保持板３にも堆積する
が、被処理半導体ウエ−ハ１よりこれを支持するアルミ
ナ製保持板３の寸法が大きい。
【００１０】
【発明が解決しようとする課題】バイアススパッタ装置
においては、半導体ウエ−ハを支持する保持板をカソ−
ドとして機能させ、薄膜のスパッタリングと同時に進行
するエッチングなどのバラツキを抑制するために、保持
板１を大きくするのが通常である。
においては、半導体ウエ−ハを支持する保持板をカソ−
ドとして機能させ、薄膜のスパッタリングと同時に進行
するエッチングなどのバラツキを抑制するために、保持
板１を大きくするのが通常である。
【００１１】このようなバイアススパッタ装置では、被
処理半導体ウエ−ハと保持板全面に薄膜が堆積する結
果、処理後の被処理半導体ウエ−ハの搬送によって端部
に堆積した薄膜にクラックが入って、ゴミを生じ、これ
により半導体素子の特性不良を引起こすなどの難点があ
った。
処理半導体ウエ−ハと保持板全面に薄膜が堆積する結
果、処理後の被処理半導体ウエ−ハの搬送によって端部
に堆積した薄膜にクラックが入って、ゴミを生じ、これ
により半導体素子の特性不良を引起こすなどの難点があ
った。
【００１２】本発明はこのような事情により成されたも
ので、特にゴミの減少を目的とする。
ので、特にゴミの減少を目的とする。
【００１３】
【課題を解決するための手段】反応容器内に配置され、
被処理半導体ウエ−ハを支持する保持板と，被処理半導
体ウエ−ハ端部とこの保持板端間を非接触状態とする点
に本発明に係わる半導体素子用製造装置の特徴がある。
また励起子に電気的に接続する端子を備える反応容器
と，反応容器内に配置し陰極として機能すると共にバイ
アスを印加する板状部材と，前記部材に対応して設置す
る回転可能な平板状タ−ゲットと，このタ−ゲットに隣
接して配置されるマグネットと，被処理半導体ウエ−ハ
が配置される前記板状部材端部部分に形成する凹部また
は段差とにも特徴がある。
被処理半導体ウエ−ハを支持する保持板と，被処理半導
体ウエ−ハ端部とこの保持板端間を非接触状態とする点
に本発明に係わる半導体素子用製造装置の特徴がある。
また励起子に電気的に接続する端子を備える反応容器
と，反応容器内に配置し陰極として機能すると共にバイ
アスを印加する板状部材と，前記部材に対応して設置す
る回転可能な平板状タ−ゲットと，このタ−ゲットに隣
接して配置されるマグネットと，被処理半導体ウエ−ハ
が配置される前記板状部材端部部分に形成する凹部また
は段差とにも特徴がある。
【００１４】
【作用】本発明に係わる半導体素子用製造装置では、被
処理半導体ウエ−ハと保持板端間を非接触状態即ち段差
または凹部を形成することによって堆積した薄膜のクラ
ックを防止し、ひいては半導体素子の特性劣化を抑制す
る。
処理半導体ウエ−ハと保持板端間を非接触状態即ち段差
または凹部を形成することによって堆積した薄膜のクラ
ックを防止し、ひいては半導体素子の特性劣化を抑制す
る。
【００１５】
【実施例】本発明に係わる実施例を図面を参照して説明
するが、図２は１実施例の断面図、図３はその要部拡大
断面図、図４は本発明によるバイアススパッタ装置の概
略断面図、図６はこの装置の一部を構成するプレ−ナマ
グネトロンを説明する図、図７乃至図１０は本発明の効
果をゴミの個数により示す図である。
するが、図２は１実施例の断面図、図３はその要部拡大
断面図、図４は本発明によるバイアススパッタ装置の概
略断面図、図６はこの装置の一部を構成するプレ−ナマ
グネトロンを説明する図、図７乃至図１０は本発明の効
果をゴミの個数により示す図である。
【００１６】図２に示す本実施例に係わる半導体素子用
製造装置においては、図示しない反応容器のほぼ中央部
に配置する回転軸（図示せず）に支持台１０を取付け、
ここに保持板１１を固定する。保持板１１はAl2 O 3 製
で、中央には加熱ならびに搬送に備えて孔（図示せず）
が形成されており、支持台１０の下方には加熱源（図示
せず）を設置する。
製造装置においては、図示しない反応容器のほぼ中央部
に配置する回転軸（図示せず）に支持台１０を取付け、
ここに保持板１１を固定する。保持板１１はAl2 O 3 製
で、中央には加熱ならびに搬送に備えて孔（図示せず）
が形成されており、支持台１０の下方には加熱源（図示
せず）を設置する。
【００１７】図３ならびに図４に明らかなように被処理
半導体ウエ−ハ１２端部は保持板１１と非接触状態にな
るように両者間に段部１３を形成する。段部１３の形成
により、図４に示すように被処理半導体ウエ−ハ１２端
部Ａは、Al2 O 3 製保持板１１と非接触状態になる。こ
の結果堆積薄膜１４は、被処理半導体ウエ−ハ１２に堆
積する部分ａと、保持板１１の段部１３に堆積する部分
ｂに区分けされる。段部１３の外に凹部でも同様な現象
が得られる。
半導体ウエ−ハ１２端部は保持板１１と非接触状態にな
るように両者間に段部１３を形成する。段部１３の形成
により、図４に示すように被処理半導体ウエ−ハ１２端
部Ａは、Al2 O 3 製保持板１１と非接触状態になる。こ
の結果堆積薄膜１４は、被処理半導体ウエ−ハ１２に堆
積する部分ａと、保持板１１の段部１３に堆積する部分
ｂに区分けされる。段部１３の外に凹部でも同様な現象
が得られる。
【００１８】このような保持板１１を設置したバイアス
スパッタ装置の概略断面図を図５に示す。この装置は、
スパッタプロセスにおける堆積膜の段差部に生ずる不十
分なステップカバレ−ジを改良し、膜の平坦化が主目的
である。即ち保持板１１にバイアスを加える方法であ
り、例えばプレ−ナマグネトロンかダイオ−ドカソ−ド
を利用する。
スパッタ装置の概略断面図を図５に示す。この装置は、
スパッタプロセスにおける堆積膜の段差部に生ずる不十
分なステップカバレ−ジを改良し、膜の平坦化が主目的
である。即ち保持板１１にバイアスを加える方法であ
り、例えばプレ−ナマグネトロンかダイオ−ドカソ−ド
を利用する。
【００１９】具体的には、反応容器１５（図５参照）の
上下に高周波電源に接続するマッチングボックス１６を
配置し、夫々を増幅器及び共通励起子（１３．５６ＭＨ
ｚ）に接続する。一方のマッチングボックス１６に接続
する回転可能な支持台１０を反応容器１５に配置し、こ
こに被処理半導体ウエ−ハ１２を配置する保持体１１を
設置する。
上下に高周波電源に接続するマッチングボックス１６を
配置し、夫々を増幅器及び共通励起子（１３．５６ＭＨ
ｚ）に接続する。一方のマッチングボックス１６に接続
する回転可能な支持台１０を反応容器１５に配置し、こ
こに被処理半導体ウエ−ハ１２を配置する保持体１１を
設置する。
【００２０】他方のマッチングボックス１６には、電気
的に接続する例えばプレ−ナマグネトロンで構成する平
板状タ−ゲット電極１７を配置する。これは、図６に明
らかなように平板状タ−ゲット電極１７の裏面に接する
ように円環状のマグネット１８を配置し、タ−ゲット電
極（陽極）表面から出てタ−ゲット電極に入る磁力線１
９がタ−ゲット電極表面を取巻いており、それらに水冷
機構２０及びシ−ルド電極２１を設置する。このように
バイアススパッタ装置の陰極を構成する保持体１１に被
処理半導体ウエ−ハ１２を、平板状タ−ゲット電極１７
から所定の距離離して配置し、タ−ゲット電極１７との
間に数百Ｖの電圧を加えて放電を起こす。磁界と電界が
直交する部分では、放電によって電離した電子がマグネ
トロン運動を行って、高密度のプラズマを発生する。
的に接続する例えばプレ−ナマグネトロンで構成する平
板状タ−ゲット電極１７を配置する。これは、図６に明
らかなように平板状タ−ゲット電極１７の裏面に接する
ように円環状のマグネット１８を配置し、タ−ゲット電
極（陽極）表面から出てタ−ゲット電極に入る磁力線１
９がタ−ゲット電極表面を取巻いており、それらに水冷
機構２０及びシ−ルド電極２１を設置する。このように
バイアススパッタ装置の陰極を構成する保持体１１に被
処理半導体ウエ−ハ１２を、平板状タ−ゲット電極１７
から所定の距離離して配置し、タ−ゲット電極１７との
間に数百Ｖの電圧を加えて放電を起こす。磁界と電界が
直交する部分では、放電によって電離した電子がマグネ
トロン運動を行って、高密度のプラズマを発生する。
【００２１】このようなバイアススパッタ装置では、薄
膜の堆積とエッチングが同時に進行しており、陰極だけ
でなく被処理半導体ウエ−ハ側電極１７にも高周波電力
を加えることにより、被処理半導体ウエ−ハ１２への堆
積膜の成長と共に被処理半導体ウエ−ハの表面に被覆す
る絶縁物層や配線層（いずれも図示せず）により形成さ
れる段差部の底から側壁やコ−ナ部に再スパッタが起り
全体の平坦化が進む。従って配線金属膜だけでなく、多
層配線層における層間絶縁膜ならびに３層以上の多層配
線に適用できる。
膜の堆積とエッチングが同時に進行しており、陰極だけ
でなく被処理半導体ウエ−ハ側電極１７にも高周波電力
を加えることにより、被処理半導体ウエ−ハ１２への堆
積膜の成長と共に被処理半導体ウエ−ハの表面に被覆す
る絶縁物層や配線層（いずれも図示せず）により形成さ
れる段差部の底から側壁やコ−ナ部に再スパッタが起り
全体の平坦化が進む。従って配線金属膜だけでなく、多
層配線層における層間絶縁膜ならびに３層以上の多層配
線に適用できる。
【００２２】
【発明の効果】本発明の半導体素子用製造装置では、被
処理半導体ウエ−ハの端面に堆積した薄膜は、保持板に
設置する段差のためにリフトオフされるので、被処理半
導体ウエ−ハの搬送に際しても前記薄膜のクラックは発
生しないので、ゴミの量が従来より減少する。
処理半導体ウエ−ハの端面に堆積した薄膜は、保持板に
設置する段差のためにリフトオフされるので、被処理半
導体ウエ−ハの搬送に際しても前記薄膜のクラックは発
生しないので、ゴミの量が従来より減少する。
【００２３】実際のゴミの量を図７乃至図１１に明らか
にした。即ち縦軸にゴミの個数、横軸に処理量を採って
ばつ印により本発明、丸印で従来例を示す。この図によ
り、本発明に係わる半導体素子用製造装置の有効性が明
瞭である。
にした。即ち縦軸にゴミの個数、横軸に処理量を採って
ばつ印により本発明、丸印で従来例を示す。この図によ
り、本発明に係わる半導体素子用製造装置の有効性が明
瞭である。
【図１】従来の半導体素子用製造装置の概略を示す断面
図である。
図である。
【図２】図１の要部断面図である。
【図３】本発明の半導体素子用製造装置の概略を示す断
面図である。
面図である。
【図４】図３の要部断面図である。
【図５】本発明のバイアススパッタリング装置の概略を
示す断面図である。
示す断面図である。
【図６】プレ−ナマグネトロンの概略を明らかにする断
面図である。
面図である。
【図７】本発明の半導体素子用製造装置のゴミの発生量
を示す図である。
を示す図である。
【図８】本発明の半導体素子用製造装置のゴミの他の発
生量を示す図である。
生量を示す図である。
【図９】本発明の半導体素子用製造装置のゴミの更に他
の発生量を示す図である。
の発生量を示す図である。
【図１０】本発明の半導体素子用製造装置のゴミの更に
別の発生量を示す図である。
別の発生量を示す図である。
１、１２：被処理半導体基板、 ２、１０：支持台、 ３、１１：保持板、 １３：段部、 １４：堆積薄膜、 １５：反応容器、 １６：マッチングボックス、 １７：平板状タ−ゲット電極（被処理半導体ウエ−ハ側
電極）、 １８：円環状のマグネット、 １９：磁力線、 ２０：水冷機構、 ２１：シ−ルド電極。
電極）、 １８：円環状のマグネット、 １９：磁力線、 ２０：水冷機構、 ２１：シ−ルド電極。
Claims (2)
- 【請求項１】 反応容器内に配置され、被処理半導体ウ
エ−ハを支持する保持板と，被処理半導体ウエ−ハ端部
とこの保持板端間を非接触状態とすることを特徴とする
半導体素子用製造装置。 - 【請求項２】 励起子に電気的に接続する端子を備える
反応容器と，反応容器内に配置し陰極として機能すると
共にバイアスを印加する板状部材と，前記部材に対応し
て設置する回転可能な平板状タ−ゲットと，このタ−ゲ
ットに隣接して配置されるマグネットと，被処理半導体
ウエ−ハが配置される前記板状部材端部部分に形成する
凹部または段差とを具備することを特徴とする半導体素
子用製造装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096396A JPH06306599A (ja) | 1993-04-23 | 1993-04-23 | 半導体素子用製造装置 |
| KR1019940008532A KR0132387B1 (ko) | 1993-04-23 | 1994-04-22 | 반도체 소자용 제조 장치 |
| US08/460,068 US5554266A (en) | 1993-04-23 | 1995-06-02 | Semiconductor device manufacturing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096396A JPH06306599A (ja) | 1993-04-23 | 1993-04-23 | 半導体素子用製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06306599A true JPH06306599A (ja) | 1994-11-01 |
Family
ID=14163806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5096396A Pending JPH06306599A (ja) | 1993-04-23 | 1993-04-23 | 半導体素子用製造装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5554266A (ja) |
| JP (1) | JPH06306599A (ja) |
| KR (1) | KR0132387B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0183823B1 (ko) * | 1996-02-22 | 1999-04-15 | 김광호 | 웨이퍼 로딩용 스테이지를 갖춘 반도체 제조 장치 |
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