JPH06309130A - 表示装置 - Google Patents
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- JPH06309130A JPH06309130A JP5094626A JP9462693A JPH06309130A JP H06309130 A JPH06309130 A JP H06309130A JP 5094626 A JP5094626 A JP 5094626A JP 9462693 A JP9462693 A JP 9462693A JP H06309130 A JPH06309130 A JP H06309130A
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- G—PHYSICS
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- G—PHYSICS
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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- G09G2360/12—Frame memory handling
- G09G2360/126—The frame memory having additional data ports, not inclusive of standard details of the output serial port of a VRAM
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Test And Diagnosis Of Digital Computers (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】本発明は表示データの自動試験を行いうる構成
とされた表示装置に関し、効率よくかつ正確な試験を行
うことを目的とする。 【構成】互いに独立した一対のメモリにより構成された
フレームバッファ13を具備する表示装置において、ＣＰ
Ｕ11からバス12を介して出力される特定アドレスのデー
タを保持する第１の制御レジスタ14と、レジスタセット
信号が供給されることによりフレームバッファ13の他方
のメモリポート17より出力される表示データを取り込み
これを保持すると共に保持したデータをバス12に供給で
きる構成とされた第２の制御レジスタ15と、表示制御装
置18から出力される画像生成信号と第１の制御レジスタ
14に保持されたデータとを比較し、第１の制御レジスタ
14に保持されたデータと対応する信号が表示制御装置18
から出力された際、第２の制御レジスタ15に対してレジ
スタセット信号を供給する比較回路20とを設ける。
とされた表示装置に関し、効率よくかつ正確な試験を行
うことを目的とする。 【構成】互いに独立した一対のメモリにより構成された
フレームバッファ13を具備する表示装置において、ＣＰ
Ｕ11からバス12を介して出力される特定アドレスのデー
タを保持する第１の制御レジスタ14と、レジスタセット
信号が供給されることによりフレームバッファ13の他方
のメモリポート17より出力される表示データを取り込み
これを保持すると共に保持したデータをバス12に供給で
きる構成とされた第２の制御レジスタ15と、表示制御装
置18から出力される画像生成信号と第１の制御レジスタ
14に保持されたデータとを比較し、第１の制御レジスタ
14に保持されたデータと対応する信号が表示制御装置18
から出力された際、第２の制御レジスタ15に対してレジ
スタセット信号を供給する比較回路20とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は表示装置に係り、特に表
示データの自動試験を行いうる構成とされた表示装置に
関する。
示データの自動試験を行いうる構成とされた表示装置に
関する。
【０００２】近年、コンピュータグラフィックの出力装
置として多様な図形を出力できる装置が提供されてい
る。そのなかでも、図形出力装置としてテレビジョンモ
ニタのような陰極線管（以下、ＣＲＴという）が使われ
る場合が多い。
置として多様な図形を出力できる装置が提供されてい
る。そのなかでも、図形出力装置としてテレビジョンモ
ニタのような陰極線管（以下、ＣＲＴという）が使われ
る場合が多い。
【０００３】また、正確なデータの表示を行うために
は、入力したデータが正しくＣＲＴに表示されるかどう
かを試験する必要がある。
は、入力したデータが正しくＣＲＴに表示されるかどう
かを試験する必要がある。
【０００４】そこで、表示装置の試験を正確かつ効率的
に行う方法が望まれている。
に行う方法が望まれている。
【０００５】
【従来の技術】一般に、ワークステーション等のＣＲＴ
ディスプレイ表示装置においては、表示データを一旦蓄
えるフレームバッファ２と呼ばれるメモリが用いられて
いる。図５は、従来におけるＣＲＴディスプレイ表示装
置（以下、表示装置という）１を示すブロック構成図で
ある。
ディスプレイ表示装置においては、表示データを一旦蓄
えるフレームバッファ２と呼ばれるメモリが用いられて
いる。図５は、従来におけるＣＲＴディスプレイ表示装
置（以下、表示装置という）１を示すブロック構成図で
ある。
【０００６】このフレームバッファ２はデュアルポート
・ランダム・アクセス・メモリ（デュアルポートＲＡ
Ｍ）と呼ばれ、入出力の口がふたつあり、また互いに影
響を受けない一対のメモリにより構成されている。
・ランダム・アクセス・メモリ（デュアルポートＲＡ
Ｍ）と呼ばれ、入出力の口がふたつあり、また互いに影
響を受けない一対のメモリにより構成されている。
【０００７】このフレームバッファ２において、一方の
入出力口はランダム・アクセス・メモリ・ポート（ＲＡ
Ｍポート）３と呼ばれ、任意のアドレスに対してデータ
の読み込みができる構成とされている。また、このＲＡ
Ｍポートは中央制御回路（ＣＰＵ）４のバス５側に接続
されており表示データの書き込みを行う。
入出力口はランダム・アクセス・メモリ・ポート（ＲＡ
Ｍポート）３と呼ばれ、任意のアドレスに対してデータ
の読み込みができる構成とされている。また、このＲＡ
Ｍポートは中央制御回路（ＣＰＵ）４のバス５側に接続
されており表示データの書き込みを行う。
【０００８】もう一方の入出力口はシリアル・アクセス
・メモリ・ポート（ＳＡＭポート）６と呼ばれ、連続ア
ドレスの読み書きができ、表示制御装置７へのデータ送
出に用いられる構成とされていた。尚、表示制御装置７
はＣＲＴ８の駆動制御を行うものである。
・メモリ・ポート（ＳＡＭポート）６と呼ばれ、連続ア
ドレスの読み書きができ、表示制御装置７へのデータ送
出に用いられる構成とされていた。尚、表示制御装置７
はＣＲＴ８の駆動制御を行うものである。
【０００９】
【発明が解決しようとする課題】従来、独立したふたつ
のメモリを具備したフレームバッファ２を用いた表示装
置１に対して試験（リード・ライト試験）を行う場合、
フレームバッファ（デュアルポートＲＡＭ）２のデータ
の書き込み，読み出しによる試験が一般的であった。
のメモリを具備したフレームバッファ２を用いた表示装
置１に対して試験（リード・ライト試験）を行う場合、
フレームバッファ（デュアルポートＲＡＭ）２のデータ
の書き込み，読み出しによる試験が一般的であった。
【００１０】しかるに、フレームバッファ２を用いた表
示装置１ではランダム・アクセス・メモリ（ＲＡＭ）と
シリアル・アクセス・メモリ（ＳＡＭ）とが独立してい
るため、書き込んだデータが正しく読み出せたからとい
って、そのデータが正確に表示されているという保証は
ない。即ち、従来構成の表示装置１では、ＲＡＭポート
３に入力されるデータと、ＳＡＭポート６に出力される
データを直接比較し試験することができなかった。
示装置１ではランダム・アクセス・メモリ（ＲＡＭ）と
シリアル・アクセス・メモリ（ＳＡＭ）とが独立してい
るため、書き込んだデータが正しく読み出せたからとい
って、そのデータが正確に表示されているという保証は
ない。即ち、従来構成の表示装置１では、ＲＡＭポート
３に入力されるデータと、ＳＡＭポート６に出力される
データを直接比較し試験することができなかった。
【００１１】このため、リード・ライト試験を行うに
は、特定のパターンをフレームバッファ２に書き込ん
で、これをＣＲＴディスプレイ表示装置に表示させた上
で目視による確認を行うしか方法はなく、正確な情報を
得ることができず、また試験も面倒であった。また、詳
細な試験を行うには、ＣＲＴディスプレイ表示装置１台
ずつ測定器を接続するしかなく、試験装置の構成が大掛
かりなものになってしまうという問題点があった。
は、特定のパターンをフレームバッファ２に書き込ん
で、これをＣＲＴディスプレイ表示装置に表示させた上
で目視による確認を行うしか方法はなく、正確な情報を
得ることができず、また試験も面倒であった。また、詳
細な試験を行うには、ＣＲＴディスプレイ表示装置１台
ずつ測定器を接続するしかなく、試験装置の構成が大掛
かりなものになってしまうという問題点があった。
【００１２】本発明は上記の点に鑑みてなされたもので
あり、効率よくかつ正確な試験を行いうる表示装置を提
供することを目的とする。
あり、効率よくかつ正確な試験を行いうる表示装置を提
供することを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、互いに独立した一対のメモリにより構
成されており、一方のメモリポートより中央演算処理手
段から出力された表示データをバスを介して入力して一
旦保持し、出力時に他方のメモリポートより表示部を制
御する表示制御部に表示データを出力するよう構成され
たフレームバッファを具備する表示装置において、上記
中央演算処理手段からバスを介して出力される特定アド
レスのデータを保持する第１の制御レジスタと、レジス
タセット信号が供給されることにより、上記フレームバ
ッファの上記他方のメモリポートより出力される表示デ
ータを取り込みこれを保持すると共に、この保持したデ
ータを上記バスに供給できる構成とされた第２の制御レ
ジスタと、上記表示制御部から出力される画像生成信号
と上記第１の制御レジスタに保持されたデータとを比較
し、第１の制御レジスタに保持されたデータと対応する
信号が上記表示制御部から出力された際、第２の制御レ
ジスタに対してレジスタセット信号を供給する比較手段
とを設けており、上記中央演算処理手段は、第２の制御
レジスタに保持された表示データを該バスを介して読み
込み、第１の制御レジスタに出力し保持させたデータ
と、第２の制御レジスタに保持された表示データとを比
較検査しうる構成としたことを特徴とするものである。
に、本発明では、互いに独立した一対のメモリにより構
成されており、一方のメモリポートより中央演算処理手
段から出力された表示データをバスを介して入力して一
旦保持し、出力時に他方のメモリポートより表示部を制
御する表示制御部に表示データを出力するよう構成され
たフレームバッファを具備する表示装置において、上記
中央演算処理手段からバスを介して出力される特定アド
レスのデータを保持する第１の制御レジスタと、レジス
タセット信号が供給されることにより、上記フレームバ
ッファの上記他方のメモリポートより出力される表示デ
ータを取り込みこれを保持すると共に、この保持したデ
ータを上記バスに供給できる構成とされた第２の制御レ
ジスタと、上記表示制御部から出力される画像生成信号
と上記第１の制御レジスタに保持されたデータとを比較
し、第１の制御レジスタに保持されたデータと対応する
信号が上記表示制御部から出力された際、第２の制御レ
ジスタに対してレジスタセット信号を供給する比較手段
とを設けており、上記中央演算処理手段は、第２の制御
レジスタに保持された表示データを該バスを介して読み
込み、第１の制御レジスタに出力し保持させたデータ
と、第２の制御レジスタに保持された表示データとを比
較検査しうる構成としたことを特徴とするものである。
【００１４】
【作用】表示装置を上記構成とすることにより、中央演
算処理手段は第２の制御レジスタに保持された表示デー
タをバスを介して読み込みできるため、第１の制御レジ
スタに格納されたフレームバッファの一方のメモリポー
トに入力されるデータと、第２の制御レジスタに格納さ
れたフレームバッファの他方のメモリポートから出力さ
れるデータを直接比較した検査することができる。即
ち、夫々独立したメモリより構成されるフレームバッフ
ァの各メモリポートに入出力されるデータを中央演算処
理手段は直接比較検査できるため、高速かつ正確に、ま
た自動的に異常検査を行うことができる。
算処理手段は第２の制御レジスタに保持された表示デー
タをバスを介して読み込みできるため、第１の制御レジ
スタに格納されたフレームバッファの一方のメモリポー
トに入力されるデータと、第２の制御レジスタに格納さ
れたフレームバッファの他方のメモリポートから出力さ
れるデータを直接比較した検査することができる。即
ち、夫々独立したメモリより構成されるフレームバッフ
ァの各メモリポートに入出力されるデータを中央演算処
理手段は直接比較検査できるため、高速かつ正確に、ま
た自動的に異常検査を行うことができる。
【００１５】
【実施例】次に本発明の実施例について図面と共に説明
する。
する。
【００１６】図１は本発明の一実施例である表示装置１
０のブロック構成図である。同図において、１１は中央
演算処理回路（ＣＰＵ）であり、画像処理の各種演算を
行うと共に、演算し生成された表示データをＣＰＵバス
（以下、単にバスという）１２に出力する。このバス１
２はＣＰＵ１１に対してデータの入出力を行いうる双方
向のバスであり、フレームバッファ１３，第１の制御レ
ジスタ１４，第２の制御レジスタ１５等が接続されてい
る。
０のブロック構成図である。同図において、１１は中央
演算処理回路（ＣＰＵ）であり、画像処理の各種演算を
行うと共に、演算し生成された表示データをＣＰＵバス
（以下、単にバスという）１２に出力する。このバス１
２はＣＰＵ１１に対してデータの入出力を行いうる双方
向のバスであり、フレームバッファ１３，第１の制御レ
ジスタ１４，第２の制御レジスタ１５等が接続されてい
る。
【００１７】フレームバッファ１３は、デュアルポート
・ランダム・アクセス・メモリ（デュアルポートＲＡ
Ｍ）であり、前述のように互いに影響を受けない構造の
ランダム・アクセス・メモリ（ＲＡＭ）とシリアル・ア
クセス・メモリ（ＳＡＭ）とにより構成されている。こ
のＲＡＭは任意のアドレスに対してデータの読み込みが
できる構成されており、このデータはＲＡＭポート１６
を介してＲＡＭに入出力される。また、ＳＡＭは連続ア
ドレスの読み書きができる構成とされており、ＳＡＭポ
ート１７を介して表示制御装置１８への表示データの送
出が行われる。
・ランダム・アクセス・メモリ（デュアルポートＲＡ
Ｍ）であり、前述のように互いに影響を受けない構造の
ランダム・アクセス・メモリ（ＲＡＭ）とシリアル・ア
クセス・メモリ（ＳＡＭ）とにより構成されている。こ
のＲＡＭは任意のアドレスに対してデータの読み込みが
できる構成されており、このデータはＲＡＭポート１６
を介してＲＡＭに入出力される。また、ＳＡＭは連続ア
ドレスの読み書きができる構成とされており、ＳＡＭポ
ート１７を介して表示制御装置１８への表示データの送
出が行われる。
【００１８】上記構成とされたフレームバッファ１３
は、ＣＰＵ１１からバス１２を介して送られてくる表示
データを一時的に格納する機能を奏する。このように、
ＣＰＵ１１から送られてくる表示データを直接表示制御
装置１８へ供給するのではなく、一旦フレームバッファ
１３に格納する構成としたのは、ＣＰＵ１１からの表示
データの送信速度と、表示制御装置１８及び陰極線管
（以下、ＣＲＴという）１９で表示を行う表示速度で差
があるためである。
は、ＣＰＵ１１からバス１２を介して送られてくる表示
データを一時的に格納する機能を奏する。このように、
ＣＰＵ１１から送られてくる表示データを直接表示制御
装置１８へ供給するのではなく、一旦フレームバッファ
１３に格納する構成としたのは、ＣＰＵ１１からの表示
データの送信速度と、表示制御装置１８及び陰極線管
（以下、ＣＲＴという）１９で表示を行う表示速度で差
があるためである。
【００１９】表示制御装置１８は、表示部となるＣＲＴ
１９の駆動制御を行うものである。この表示制御装置１
８は、フレームバッファ１３に格納された表示データを
読み出してＣＲＴ１９上に表示させるものであり、画像
表示を行うための画像生成信号となる垂直同期信号及び
水平同期信号を生成する機能を有している。
１９の駆動制御を行うものである。この表示制御装置１
８は、フレームバッファ１３に格納された表示データを
読み出してＣＲＴ１９上に表示させるものであり、画像
表示を行うための画像生成信号となる垂直同期信号及び
水平同期信号を生成する機能を有している。
【００２０】表示制御装置１８は、次のような手順によ
り所定の表示データをフレームバッファ１３から読み出
す。表示データは、ＣＲＴ１９の画面上に表示される座
標をアドレスとしてフレームバッファ１３に格納されて
いる。即ち、ＣＲＴ１９の各キャビティにはＸ−Ｙ座標
が設定されており、各表示データはＣＲＴ１９の画面上
に表示されるＸ−Ｙ座標をアドレスとしてフレームバッ
ファ１３に格納されている。
り所定の表示データをフレームバッファ１３から読み出
す。表示データは、ＣＲＴ１９の画面上に表示される座
標をアドレスとしてフレームバッファ１３に格納されて
いる。即ち、ＣＲＴ１９の各キャビティにはＸ−Ｙ座標
が設定されており、各表示データはＣＲＴ１９の画面上
に表示されるＸ−Ｙ座標をアドレスとしてフレームバッ
ファ１３に格納されている。
【００２１】前記したように、表示制御装置１８は垂直
同期信号及び水平同期信号を生成するが、フレームバッ
ファ１３より表示データを読み取る際、表示データのＹ
座標値は垂直同期信号をカウントすることにより求めら
れ、またＸ座標は水平同期信号に基づき生成されるＳＡ
Ｓクロックと呼ばれる信号をカウントすることにより求
められる。このＳＡＳクロックは、後述する比較回路２
０にも送られる構成とされている。尚、図２は垂直及び
水平同期信号とＳＡＳクロック信号との関係を示すタイ
ミングチャートである。
同期信号及び水平同期信号を生成するが、フレームバッ
ファ１３より表示データを読み取る際、表示データのＹ
座標値は垂直同期信号をカウントすることにより求めら
れ、またＸ座標は水平同期信号に基づき生成されるＳＡ
Ｓクロックと呼ばれる信号をカウントすることにより求
められる。このＳＡＳクロックは、後述する比較回路２
０にも送られる構成とされている。尚、図２は垂直及び
水平同期信号とＳＡＳクロック信号との関係を示すタイ
ミングチャートである。
【００２２】よって表示制御装置１８は、垂直同期信号
及びＳＡＳクロック信号に基づき決定される所定アドレ
スのデータ（画像信号、輝度信号等）をフレームバッフ
ァ１３のＳＡＭポート１７から読み出し、このデータに
垂直同期信号及び水平同期信号を重畳させて複合映像信
号を生成する。そして生成された複合映像信号はＣＲＴ
１９に送られ、ＣＲＴ１９はこの複合映像信号に基づき
画像の表示を行う。
及びＳＡＳクロック信号に基づき決定される所定アドレ
スのデータ（画像信号、輝度信号等）をフレームバッフ
ァ１３のＳＡＭポート１７から読み出し、このデータに
垂直同期信号及び水平同期信号を重畳させて複合映像信
号を生成する。そして生成された複合映像信号はＣＲＴ
１９に送られ、ＣＲＴ１９はこの複合映像信号に基づき
画像の表示を行う。
【００２３】続いて、本願発明の要部となる表示装置１
の試験（リード・ライト試験）を行う場合に作動する回
路について説明する。
の試験（リード・ライト試験）を行う場合に作動する回
路について説明する。
【００２４】第１の制御レジスタ１４はバス１２に接続
されており、ＣＰＵ１１の命令により、表示画面上の所
定位置におけるアドレス（Ｘ，Ｙ座標値）がセットされ
る。この第１の制御レジスタ１４は比較回路２０に接続
されており、比較回路２０は第１の制御レジスタ１４に
格納されたアドレスを読み込める構成とされている。い
ま、図３に示されるＣＲＴ１９の表示画面１９ａにおい
て、座標（Ｘ1,Ｙ1)で示される点におけるアドレスがＣ
ＰＵ１１の命令により第１の制御レジスタ１４のＸ値レ
ジスタ１４ａ，Ｙ値レジスタ１４ｂに夫々セットされた
として以下説明する。
されており、ＣＰＵ１１の命令により、表示画面上の所
定位置におけるアドレス（Ｘ，Ｙ座標値）がセットされ
る。この第１の制御レジスタ１４は比較回路２０に接続
されており、比較回路２０は第１の制御レジスタ１４に
格納されたアドレスを読み込める構成とされている。い
ま、図３に示されるＣＲＴ１９の表示画面１９ａにおい
て、座標（Ｘ1,Ｙ1)で示される点におけるアドレスがＣ
ＰＵ１１の命令により第１の制御レジスタ１４のＸ値レ
ジスタ１４ａ，Ｙ値レジスタ１４ｂに夫々セットされた
として以下説明する。
【００２５】第２の制御レジスタ１５は、フレームバッ
ファ１３のＳＡＭポート１７及び比較回路２０に接続さ
れており、後述する所定のタイミングで比較回路２０か
らレジスタセット信号が送信されることにより、表示制
御装置１８に供給されている表示データがフレームバッ
ファ１３から読み込まれ格納保持される。また、第２の
制御レジスタ１５はバス１２と接続されており、ＣＰＵ
１１からの命令に基づき格納保持された表示データはＣ
ＰＵ１１に向け出力される構成とされている。
ファ１３のＳＡＭポート１７及び比較回路２０に接続さ
れており、後述する所定のタイミングで比較回路２０か
らレジスタセット信号が送信されることにより、表示制
御装置１８に供給されている表示データがフレームバッ
ファ１３から読み込まれ格納保持される。また、第２の
制御レジスタ１５はバス１２と接続されており、ＣＰＵ
１１からの命令に基づき格納保持された表示データはＣ
ＰＵ１１に向け出力される構成とされている。
【００２６】比較回路２０は、表示制御装置１８から垂
直同期信号，水平同期信号，ＳＡＳクロック信号と、第
１の制御レジスタ１４に格納保持されているアドレスデ
ータ（Ｘ1,Ｙ1)とを比較し、第１の制御レジスタ１４に
保持されている座標値（Ｘ1,Ｙ1)と対応する信号が表示
制御装置１８から出力された際、第２の制御レジスタ１
５に対してレジスタセット信号を供給する構成とされて
いる。
直同期信号，水平同期信号，ＳＡＳクロック信号と、第
１の制御レジスタ１４に格納保持されているアドレスデ
ータ（Ｘ1,Ｙ1)とを比較し、第１の制御レジスタ１４に
保持されている座標値（Ｘ1,Ｙ1)と対応する信号が表示
制御装置１８から出力された際、第２の制御レジスタ１
５に対してレジスタセット信号を供給する構成とされて
いる。
【００２７】図４は比較回路２０の詳細構成を示す図で
ある。同図に示すように、比較回路２０は一対の比較器
２１，２２、Ｘカウンタ２３、Ｙカウンタ２４、アンド
ゲート２５等により構成されている。
ある。同図に示すように、比較回路２０は一対の比較器
２１，２２、Ｘカウンタ２３、Ｙカウンタ２４、アンド
ゲート２５等により構成されている。
【００２８】Ｘカウンタ２３には水平同期信号及びＳＡ
Ｓクロック信号が供給され、ＳＡＳクロックをカウント
することによりＸカウンタ２３はフレームバッファ１３
から表示制御装置１８に供給される表示データのＸ座標
値を求める。求められたＸ座標値は比較器２１に送られ
る。また、Ｙカウンタ２４には水平同期信号及び垂直同
期信号が供給され、垂直同期信号のパルスをカウントす
ることによりＹカウンタ２４はフレームバッファ１３か
ら表示制御装置１８に供給される表示データのＹ座標値
を求める。求められたＹ座標値は比較器２２に送られ
る。
Ｓクロック信号が供給され、ＳＡＳクロックをカウント
することによりＸカウンタ２３はフレームバッファ１３
から表示制御装置１８に供給される表示データのＸ座標
値を求める。求められたＸ座標値は比較器２１に送られ
る。また、Ｙカウンタ２４には水平同期信号及び垂直同
期信号が供給され、垂直同期信号のパルスをカウントす
ることによりＹカウンタ２４はフレームバッファ１３か
ら表示制御装置１８に供給される表示データのＹ座標値
を求める。求められたＹ座標値は比較器２２に送られ
る。
【００２９】一方、第１の制御レジスタ１４のＸ値レジ
スタ１４ａに格納されている所定アドレスデータのＸ座
標値は比較器２１と接続されており、比較器２１はＸカ
ウンタ２３により求められた表示データのＸ座標値と、
所定アドレスデータのＸ座標値（Ｘ1)とを比較する処理
を行う。そして、表示データのＸ座標値と所定アドレス
データのＸ座標値（Ｘ1)とが一致した場合に、アンドゲ
ート２５に対してハイレベルの信号を送信する。
スタ１４ａに格納されている所定アドレスデータのＸ座
標値は比較器２１と接続されており、比較器２１はＸカ
ウンタ２３により求められた表示データのＸ座標値と、
所定アドレスデータのＸ座標値（Ｘ1)とを比較する処理
を行う。そして、表示データのＸ座標値と所定アドレス
データのＸ座標値（Ｘ1)とが一致した場合に、アンドゲ
ート２５に対してハイレベルの信号を送信する。
【００３０】また、第１の制御レジスタ１４のＹ値レジ
スタ１４ｂに格納されている所定アドレスデータのＹ座
標値は比較器２２と接続されており、比較器２２はＹカ
ウンタ２４により求められた表示データのＹ座標値と、
所定アドレスデータのＹ座標値（Ｙ1)とを比較する処理
を行う。そして、表示データのＹ座標値と所定アドレス
データのＹ座標値（Ｙ1)とが一致した場合に、アンドゲ
ート２５に対してハイレベルの信号を送信する。
スタ１４ｂに格納されている所定アドレスデータのＹ座
標値は比較器２２と接続されており、比較器２２はＹカ
ウンタ２４により求められた表示データのＹ座標値と、
所定アドレスデータのＹ座標値（Ｙ1)とを比較する処理
を行う。そして、表示データのＹ座標値と所定アドレス
データのＹ座標値（Ｙ1)とが一致した場合に、アンドゲ
ート２５に対してハイレベルの信号を送信する。
【００３１】よって、第１の制御レジスタ１４に格納さ
れている所定アドレスデータ（Ｘ1,Ｙ1)と、Ｘカウンタ
２３及びＹカウンタ２４が出力するＸ，Ｙ座標値とが一
致した時、各比較器２１，２２は共にアンドゲート２５
に対してハイレベルの信号を送信し、アンドゲート２５
は第２の制御レジスタ１５にレジスタセット信号となる
ハイレベルの信号を出力する。
れている所定アドレスデータ（Ｘ1,Ｙ1)と、Ｘカウンタ
２３及びＹカウンタ２４が出力するＸ，Ｙ座標値とが一
致した時、各比較器２１，２２は共にアンドゲート２５
に対してハイレベルの信号を送信し、アンドゲート２５
は第２の制御レジスタ１５にレジスタセット信号となる
ハイレベルの信号を出力する。
【００３２】第２の制御レジスタ１５は、上記構成とさ
れた比較回路２０からレジスタセット信号が供給される
と、その時点におけるフレームバッファ１３から表示制
御装置１８に送られている表示データを読み込み格納保
持する。
れた比較回路２０からレジスタセット信号が供給される
と、その時点におけるフレームバッファ１３から表示制
御装置１８に送られている表示データを読み込み格納保
持する。
【００３３】前記したように、ＣＰＵ１１は第２の制御
レジスタ１５に格納された表示データをバス１２を介し
て読み込める構成とされている。また、ＣＰＵ１１は第
１の制御レジスタ１４に格納した所定アドレス（Ｘ1,Ｙ
1)に対応した表示データも保持している。
レジスタ１５に格納された表示データをバス１２を介し
て読み込める構成とされている。また、ＣＰＵ１１は第
１の制御レジスタ１４に格納した所定アドレス（Ｘ1,Ｙ
1)に対応した表示データも保持している。
【００３４】従って、ＣＰＵ１１は第２の制御レジスタ
１５に格納された表示データと、ＣＰＵ１１が保持して
いる所定アドレス（Ｘ1,Ｙ1)に対応した表示データとを
比較検査することが可能となる。ここで、ＣＰＵ１１が
保持している所定アドレス（Ｘ1,Ｙ1)に対応した表示デ
ータはフレームバッファ１３のＲＡＭポート１６に入力
されるデータであり、また第２の制御レジスタ１５に格
納された表示データはフレームバッファ１３のＳＡＭポ
ート１７から出力されるデータである。
１５に格納された表示データと、ＣＰＵ１１が保持して
いる所定アドレス（Ｘ1,Ｙ1)に対応した表示データとを
比較検査することが可能となる。ここで、ＣＰＵ１１が
保持している所定アドレス（Ｘ1,Ｙ1)に対応した表示デ
ータはフレームバッファ１３のＲＡＭポート１６に入力
されるデータであり、また第２の制御レジスタ１５に格
納された表示データはフレームバッファ１３のＳＡＭポ
ート１７から出力されるデータである。
【００３５】従って、ＣＰＵ１１は互いに独立した一対
のメモリ（ＲＡＭ及びＳＡＭ）により構成されるフレー
ムバッファ１３であっても、各メモリのメモリポート
（ＲＡＭポート１６及びＳＡＭポート１７）から出力さ
れるデータを直接比較する検査を行うことができるた
め、リード・ライト試験を自動的に行うことができ、か
つ試験の正確さ及び効率を向上させることができる。
のメモリ（ＲＡＭ及びＳＡＭ）により構成されるフレー
ムバッファ１３であっても、各メモリのメモリポート
（ＲＡＭポート１６及びＳＡＭポート１７）から出力さ
れるデータを直接比較する検査を行うことができるた
め、リード・ライト試験を自動的に行うことができ、か
つ試験の正確さ及び効率を向上させることができる。
【００３６】尚、表示装置も一つのフレームバッファだ
けを表示するような単純な装置でなく、いわゆるマルチ
ウィンドゥのような２種類のフレームバッファの重畳表
示、ダブルバッファ制御やコントロールプレーンによる
ビット単位の表示機能等の複雑なメモリ内容を読み書き
する試験に対しても、本願構成の装置によれば自動的
に、かつ正確に表示装置の異常検出を行うことができ
る。
けを表示するような単純な装置でなく、いわゆるマルチ
ウィンドゥのような２種類のフレームバッファの重畳表
示、ダブルバッファ制御やコントロールプレーンによる
ビット単位の表示機能等の複雑なメモリ内容を読み書き
する試験に対しても、本願構成の装置によれば自動的
に、かつ正確に表示装置の異常検出を行うことができ
る。
【００３７】
【発明の効果】上述の如く本発明によれば、夫々独立し
たメモリより構成されるフレームバッファの各メモリポ
ートに入出力されるデータを中央演算処理手段は直接比
較検査できるため、高速，正確，かつ自動的に異常検査
を行うことができる等の特長を有する。
たメモリより構成されるフレームバッファの各メモリポ
ートに入出力されるデータを中央演算処理手段は直接比
較検査できるため、高速，正確，かつ自動的に異常検査
を行うことができる等の特長を有する。
【図１】本発明の一実施例である表示装置のブロック構
成図である。
成図である。
【図２】垂直同期信号及び水平同期信号とＳＡＳクロッ
ク信号との関係を示すタイミングチャートである。
ク信号との関係を示すタイミングチャートである。
【図３】ＣＲＴの画面上における所定アドレスの一例を
示す図である。
示す図である。
【図４】比較回路の詳細構成を示す図である。
【図５】従来における表示装置の一例を示すブロック構
成図である。
成図である。
１０ 表示装置 １１ ＣＰＵ（中央演算処理装置） １２ バス １３ フレームバッファ １４ 第１の制御レジスタ １５ 第２の制御レジスタ １６ ＲＡＭポート １７ ＳＡＭポート １８ 表示制御装置 １９ ＣＲＴ ２０ 比較回路 ２１，２２ 比較器 ２３ Ｘカウンタ ２４ Ｙカウンタ ２５ アンドゲート
Claims (2)
- 【請求項１】 互いに独立した一対のメモリにより構成
されており、一方のメモリポート（１６）より中央演算
処理手段（１１）から出力された表示データをバス（１
２）を介して入力して一旦保持し、出力時に他方のメモ
リポート（１７）より表示部（１９）を制御する表示制
御部（１８）に表示データを出力するよう構成されたフ
レームバッファ（１３）を具備する表示装置において、 該中央演算処理手段（１１）から該バス（１２）を介し
て出力される特定アドレスのデータを保持する第１の制
御レジスタ（１４）と、 レジスタセット信号が供給されることにより、該フレー
ムバッファ（１３）の上記他方のメモリポート（１７）
より出力される表示データを取り込みこれを保持すると
共に、該保持したデータを該バス（１２）に供給できる
構成とされた第２の制御レジスタ（１５）と、 該表示制御部（１８）から出力される画像生成信号と該
第１の制御レジスタ（１４）に保持されたデータとを比
較し、該第１の制御レジスタ（１４）に保持されたデー
タと対応する信号が該表示制御部（１８）から出力され
た際、該第２の制御レジスタ（１５）に対してレジスタ
セット信号を供給する比較手段（２０）とを設けてお
り、 該中央演算処理手段（１１）は、第２の制御レジスタ
（１５）に保持された表示データを該バス（１２）を介
して読み込み、該第１の制御レジスタ（１４）に出力し
保持させたデータと、該第２の制御レジスタ（１５）に
保持された表示データとを比較検査しうる構成としたこ
とを特徴とする表示装置。 - 【請求項２】 該画像生成信号として、該画像を生成す
るための垂直同期信号，水平同期信号を用いたことを特
徴とする請求項１記載の表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094626A JPH06309130A (ja) | 1993-04-21 | 1993-04-21 | 表示装置 |
| US08/213,513 US5508721A (en) | 1993-04-21 | 1994-03-16 | Display unit having automatic testing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094626A JPH06309130A (ja) | 1993-04-21 | 1993-04-21 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309130A true JPH06309130A (ja) | 1994-11-04 |
Family
ID=14115476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5094626A Pending JPH06309130A (ja) | 1993-04-21 | 1993-04-21 | 表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5508721A (ja) |
| JP (1) | JPH06309130A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740352A (en) * | 1995-09-27 | 1998-04-14 | B-Tree Verification Systems, Inc. | Liquid-crystal display test system and method |
| DE19703574A1 (de) * | 1997-01-31 | 1998-08-06 | Alsthom Cge Alcatel | Verfahren zur sicheren Darstellung eines Bildes auf einem Monitor |
| US6437761B1 (en) * | 1997-10-27 | 2002-08-20 | Sony Corporation | Monitor status information storage and display |
| US6597329B1 (en) * | 1999-01-08 | 2003-07-22 | Intel Corporation | Readable matrix addressable display system |
| US7292209B2 (en) * | 2000-08-07 | 2007-11-06 | Rastar Corporation | System and method of driving an array of optical elements |
| WO2005122047A2 (en) * | 2004-06-07 | 2005-12-22 | Cfph, Llc | System and method for managing financial market information |
| US7499098B2 (en) * | 2005-06-07 | 2009-03-03 | Seiko Epson Corporation | Method and apparatus for determining the status of frame data transmission from an imaging device |
| US8264377B2 (en) | 2009-03-02 | 2012-09-11 | Griffith Gregory M | Aircraft collision avoidance system |
| JP5588000B2 (ja) * | 2009-07-06 | 2014-09-10 | ドイタ ヴェルケ ゲーエムベーハー | ディスプレイ上にセーフティ関連情報の表示をする方法、及びその方法を適用する装置 |
| DE102012208481B4 (de) * | 2012-05-21 | 2022-03-03 | Beckhoff Automation Gmbh | Verfahren und Vorrichtung zum Betreiben eines Computersystems |
| US11682313B2 (en) | 2021-03-17 | 2023-06-20 | Gregory M. Griffith | Sensor assembly for use in association with aircraft collision avoidance system and method of using the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931785A (en) * | 1986-06-17 | 1990-06-05 | Ascii Corporation | Display apparatus |
| JPH01224993A (ja) * | 1988-03-04 | 1989-09-07 | Nec Corp | マルチポートメモリ |
-
1993
- 1993-04-21 JP JP5094626A patent/JPH06309130A/ja active Pending
-
1994
- 1994-03-16 US US08/213,513 patent/US5508721A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5508721A (en) | 1996-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030930 |