JPH06309151A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH06309151A JPH06309151A JP5120964A JP12096493A JPH06309151A JP H06309151 A JPH06309151 A JP H06309151A JP 5120964 A JP5120964 A JP 5120964A JP 12096493 A JP12096493 A JP 12096493A JP H06309151 A JPH06309151 A JP H06309151A
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Abstract
(57)【要約】
【目的】 効率的なデータ処理を行うことができるデー
タ処理装置を提供する。 【構成】 扱うデータをその有効語長に応じてマシンサ
イクルごとにラッチする第１の状態と入力されたデータ
をそのままスルーする第２の状態とを切換えるためのラ
ッチ制御手段と、乗算器内の最終段加算部に於てデータ
長の上位側から見た有効データ語長以下のビットを強制
的に０に設定するデータ設定手段とを設けることによ
り、有効データ語長がデータ処理装置のビット幅に等し
いが、それに近いビット幅であれば乗算器の演算時間に
２マシンサイクル使い、また有効データ語長が装置のビ
ット幅によりかなり短く、例えば半分以下であれば乗算
時間に１マシンサイクルを使うというように、有効デー
タ語長に応じて乗算に必要なマシンサイクル数を、より
効率的に設定することができ、効率的な演算を行うこと
ができる。
タ処理装置を提供する。 【構成】 扱うデータをその有効語長に応じてマシンサ
イクルごとにラッチする第１の状態と入力されたデータ
をそのままスルーする第２の状態とを切換えるためのラ
ッチ制御手段と、乗算器内の最終段加算部に於てデータ
長の上位側から見た有効データ語長以下のビットを強制
的に０に設定するデータ設定手段とを設けることによ
り、有効データ語長がデータ処理装置のビット幅に等し
いが、それに近いビット幅であれば乗算器の演算時間に
２マシンサイクル使い、また有効データ語長が装置のビ
ット幅によりかなり短く、例えば半分以下であれば乗算
時間に１マシンサイクルを使うというように、有効デー
タ語長に応じて乗算に必要なマシンサイクル数を、より
効率的に設定することができ、効率的な演算を行うこと
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路からな
るデータ処理装置に関し、特にデジタルデータを演算処
理するためのデータ処理装置に関するものである。
るデータ処理装置に関し、特にデジタルデータを演算処
理するためのデータ処理装置に関するものである。
【０００２】
【従来の技術】並列乗算器を含む従来のデータ処理装置
の回路構成及びその動作内容について図２を参照して説
明する。図に於て破線で囲まれたブロックが並列乗算器
である。この乗算器は２次ブースアルゴリズム及びキャ
リーセーブアダーを用いたものであり、入力は３２ビッ
ト幅、出力は６３ビット幅であるものとする。
の回路構成及びその動作内容について図２を参照して説
明する。図に於て破線で囲まれたブロックが並列乗算器
である。この乗算器は２次ブースアルゴリズム及びキャ
リーセーブアダーを用いたものであり、入力は３２ビッ
ト幅、出力は６３ビット幅であるものとする。
【０００３】入力側が乗数ラッチ１０を介してＲＯＭ１
４の出力に接続されたブースエンコーダ１の出力はシフ
ト回路を含んだキャリーセーブアダー２に接続されてい
る。このキャリーセーブアダー２には被乗数ラッチ１１
及びマルチプレクサ１２を介してＲＡＭ１３の出力も接
続され、またキャリーセーブアダー２の出力はラッチ１
０３に入力されるようになっている。ラッチ１０３から
の乗数及び被乗数の出力は最終段ＣＬＡ付アダー１０４
に入力されるようになっている。最終段ＣＬＡ付アダー
１０４からの最終的な乗算結果はラッチ回路５にラッチ
され、ＡＬＵ６に入力されるようになっている。このＡ
ＬＵ６には３２ビット幅のデータバス１５に接続された
マルチプレクサ９の出力も入力されるようになってい
る。ＡＬＵ６の出力は６３ビット幅のアキュムレータ７
及び３２ビット幅のトライステートバッファ８を介して
データバス１５に出力されるようになっている。
４の出力に接続されたブースエンコーダ１の出力はシフ
ト回路を含んだキャリーセーブアダー２に接続されてい
る。このキャリーセーブアダー２には被乗数ラッチ１１
及びマルチプレクサ１２を介してＲＡＭ１３の出力も接
続され、またキャリーセーブアダー２の出力はラッチ１
０３に入力されるようになっている。ラッチ１０３から
の乗数及び被乗数の出力は最終段ＣＬＡ付アダー１０４
に入力されるようになっている。最終段ＣＬＡ付アダー
１０４からの最終的な乗算結果はラッチ回路５にラッチ
され、ＡＬＵ６に入力されるようになっている。このＡ
ＬＵ６には３２ビット幅のデータバス１５に接続された
マルチプレクサ９の出力も入力されるようになってい
る。ＡＬＵ６の出力は６３ビット幅のアキュムレータ７
及び３２ビット幅のトライステートバッファ８を介して
データバス１５に出力されるようになっている。
【０００４】一方、図の装置に於て、ＲＯＭ１４の読み
出し、ＲＡＭ１３の読み出し及び書き込み、ＡＬＵの演
算はそれぞれ１マシンサイクルだけ要し、乗算には２マ
シンサイクルだけ要するものとする。
出し、ＲＡＭ１３の読み出し及び書き込み、ＡＬＵの演
算はそれぞれ１マシンサイクルだけ要し、乗算には２マ
シンサイクルだけ要するものとする。
【０００５】まず、マシンサイクルの始めにＲＡＭ１３
またはデータバス１５より、乗算器の１つの入力である
乗数が被乗数ラッチ１１にラッチされる。またＲＯＭ１
４より乗算器のもう１つの入力である乗数が乗数ラッチ
１０にラッチされる。ラッチ回路１０、１１にラッチさ
れた乗数、被乗数は次のマシンサイクルの始めに乗算器
内部のラッチ回路１０３にラッチされ、そのマシンサイ
クルの終わりまでに最終段ＣＬＡ付アダー１０４から最
終的な乗算結果が出力され、その次のマシンサイクルの
始めにこの乗算器の出力を入力とするラッチ回路５にラ
ッチされる。
またはデータバス１５より、乗算器の１つの入力である
乗数が被乗数ラッチ１１にラッチされる。またＲＯＭ１
４より乗算器のもう１つの入力である乗数が乗数ラッチ
１０にラッチされる。ラッチ回路１０、１１にラッチさ
れた乗数、被乗数は次のマシンサイクルの始めに乗算器
内部のラッチ回路１０３にラッチされ、そのマシンサイ
クルの終わりまでに最終段ＣＬＡ付アダー１０４から最
終的な乗算結果が出力され、その次のマシンサイクルの
始めにこの乗算器の出力を入力とするラッチ回路５にラ
ッチされる。
【０００６】ここで、図２の乗算器に於ては、内部ラッ
チ１０３を除くと、乗算器にデータが入力されてから乗
算結果が出力されるまでの時間が１マシンサイクルでは
おさまらず、従って乗算器内部の最終段ＣＬＡ付アダー
１０４の手前にラッチ回路１０３を挿入することにより
２マシンサイクルかけて乗算を実行することになる。
チ１０３を除くと、乗算器にデータが入力されてから乗
算結果が出力されるまでの時間が１マシンサイクルでは
おさまらず、従って乗算器内部の最終段ＣＬＡ付アダー
１０４の手前にラッチ回路１０３を挿入することにより
２マシンサイクルかけて乗算を実行することになる。
【０００７】
【発明が解決しようとする課題】従来は、前述のようで
あったため、乗算器の入力となるデータの有効語長が３
２ビットの場合は演算時間に２マシンサイクルかけるの
は当然であるが、凡用性のある処理装置の場合、扱うデ
ータの有効語長が必ずしも一定でなく、例えば有効語長
が１６ビットの場合、乗算器の処理能力から見て、１マ
シンサイクルで演算が終了する場合でも演算に必ず２マ
シンサイクル要してしまい、処理速度が低下する問題が
あった。
あったため、乗算器の入力となるデータの有効語長が３
２ビットの場合は演算時間に２マシンサイクルかけるの
は当然であるが、凡用性のある処理装置の場合、扱うデ
ータの有効語長が必ずしも一定でなく、例えば有効語長
が１６ビットの場合、乗算器の処理能力から見て、１マ
シンサイクルで演算が終了する場合でも演算に必ず２マ
シンサイクル要してしまい、処理速度が低下する問題が
あった。
【０００８】本発明は上記した従来技術の問題点に鑑み
なされたものであり、その主な目的は、有効データ語長
に応じて乗算器の演算に必要なマシンサイクルを変える
ことにより、効率的なデータ処理を行うことができるデ
ータ処理装置を提供することにある。
なされたものであり、その主な目的は、有効データ語長
に応じて乗算器の演算に必要なマシンサイクルを変える
ことにより、効率的なデータ処理を行うことができるデ
ータ処理装置を提供することにある。
【０００９】
【課題を解決するための手段】上記した目的は、データ
の入力部から出力部までの間に少なくとも１つ以上のラ
ッチ回路が含まれているパイプライン方式の並列乗算器
を含むデータ処理装置であって、前記ラッチ回路をもっ
て当該データ処理装置の扱うデータをその有効語長に応
じてマシンサイクルごとにラッチする第１の状態と、入
力されたデータをそのままスルーする第２の状態とを切
換えるためのラッチ制御手段と、前記並列乗算器内の最
終段加算部に於てデータ長の上位側から見た有効データ
語長以下のビットを強制的に０に設定するデータ設定手
段とを設けたことを特徴とするデータ処理装置を提供す
ることにより達成される。
の入力部から出力部までの間に少なくとも１つ以上のラ
ッチ回路が含まれているパイプライン方式の並列乗算器
を含むデータ処理装置であって、前記ラッチ回路をもっ
て当該データ処理装置の扱うデータをその有効語長に応
じてマシンサイクルごとにラッチする第１の状態と、入
力されたデータをそのままスルーする第２の状態とを切
換えるためのラッチ制御手段と、前記並列乗算器内の最
終段加算部に於てデータ長の上位側から見た有効データ
語長以下のビットを強制的に０に設定するデータ設定手
段とを設けたことを特徴とするデータ処理装置を提供す
ることにより達成される。
【００１０】
【作用】このように、扱うデータをその有効語長に応じ
てマシンサイクルごとにラッチする第１の状態と、入力
されたデータをそのままスルーする第２の状態とを切換
えるためのラッチ制御手段と、乗算器内の最終段加算部
に於てデータ長の上位側から見た有効データ語長以下の
ビットを強制的に０に設定するデータ設定手段とを設け
ることにより、有効データ語長がデータ処理装置のビッ
ト幅に等しいが、それに近いビット幅であれば乗算器の
演算時間に２マシンサイクル使い、また有効データ語長
が装置のビット幅によりかなり短く、例えば半分以下で
あれば乗算時間に１マシンサイクルを使うというよう
に、有効データ語長に応じて効率的な演算を行うことが
できる。
てマシンサイクルごとにラッチする第１の状態と、入力
されたデータをそのままスルーする第２の状態とを切換
えるためのラッチ制御手段と、乗算器内の最終段加算部
に於てデータ長の上位側から見た有効データ語長以下の
ビットを強制的に０に設定するデータ設定手段とを設け
ることにより、有効データ語長がデータ処理装置のビッ
ト幅に等しいが、それに近いビット幅であれば乗算器の
演算時間に２マシンサイクル使い、また有効データ語長
が装置のビット幅によりかなり短く、例えば半分以下で
あれば乗算時間に１マシンサイクルを使うというよう
に、有効データ語長に応じて効率的な演算を行うことが
できる。
【００１１】
【実施例】以下に本発明の一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
【００１２】図１は本実施例に於けるデータ処理装置の
構成を示すブロック図である。入力側が乗数ラッチ１０
を介してＲＯＭ１４の出力に接続されたブースエンコー
ダ１の出力はシフト回路を含んだキャリーセーブアダー
２に接続されている。このキャリーセーブアダー２には
被乗数ラッチ１１及びマルチプレクサ１２を介してＲＡ
Ｍ１３の出力も接続され、またキャリーセーブアダー２
の出力はラッチ３に入力されるようになっている。ラッ
チ３にはラッチ制御端子Ｌが設けられ、該ラッチ制御端
子ＬにはＮＡＮＤゲート１６を介して制御信号ＥＮとク
ロック信号とのＮＡＮＤ出力が供給されている。ここ
で、ラッチ３のラッチ制御端子Ｌに“１”が入力されて
いるときはラッチ３はクロック信号に同期して入力信号
をラッチし、ラッチ３のラッチ制御端子Ｌに“０”が入
力されているときはラッチ３は入力信号をそのままスル
ーして出力するようになっている。ラッチ３からの乗数
及び被乗数の出力は最終段ＣＬＡ付アダー４の後記する
上位側ＣＬＡ付アダー４ａと下位側ＣＬＡ付アダー４ｂ
とに入力されるようになっている。
構成を示すブロック図である。入力側が乗数ラッチ１０
を介してＲＯＭ１４の出力に接続されたブースエンコー
ダ１の出力はシフト回路を含んだキャリーセーブアダー
２に接続されている。このキャリーセーブアダー２には
被乗数ラッチ１１及びマルチプレクサ１２を介してＲＡ
Ｍ１３の出力も接続され、またキャリーセーブアダー２
の出力はラッチ３に入力されるようになっている。ラッ
チ３にはラッチ制御端子Ｌが設けられ、該ラッチ制御端
子ＬにはＮＡＮＤゲート１６を介して制御信号ＥＮとク
ロック信号とのＮＡＮＤ出力が供給されている。ここ
で、ラッチ３のラッチ制御端子Ｌに“１”が入力されて
いるときはラッチ３はクロック信号に同期して入力信号
をラッチし、ラッチ３のラッチ制御端子Ｌに“０”が入
力されているときはラッチ３は入力信号をそのままスル
ーして出力するようになっている。ラッチ３からの乗数
及び被乗数の出力は最終段ＣＬＡ付アダー４の後記する
上位側ＣＬＡ付アダー４ａと下位側ＣＬＡ付アダー４ｂ
とに入力されるようになっている。
【００１３】最終段ＣＬＡ付アダー４は上位ビット側の
３３ビット目から６３ビットまでの加算を担当する上位
側ＣＬＡ付アダー４ａと、下位ビット側の０ビット目か
ら３２ビットまでの加算を担当する下位側ＣＬＡ付アダ
ー４ｂと、下位側ＣＬＡ付アダー４ｂの桁上がり出力Ｃ
ｏを一方の入力とし、かつ出力が上位側ＣＬＡ付アダー
４ａの桁上がり入力Ｃｉｎに接続されたＡＮＤ回路４ｃ
と、下位側ＣＬＡ付アダー４ｂの出力を入力とし、かつ
出力がラッチ５に接続されたＡＮＤ回路４ｄとから構成
されている。ＡＮＤ回路４ｃとＡＮＤ回路４ｄとの他方
の入力には、上記ラッチ制御端子Ｌに入力されるのと同
じ制御信号ＥＮが入力されるようになっている。
３３ビット目から６３ビットまでの加算を担当する上位
側ＣＬＡ付アダー４ａと、下位ビット側の０ビット目か
ら３２ビットまでの加算を担当する下位側ＣＬＡ付アダ
ー４ｂと、下位側ＣＬＡ付アダー４ｂの桁上がり出力Ｃ
ｏを一方の入力とし、かつ出力が上位側ＣＬＡ付アダー
４ａの桁上がり入力Ｃｉｎに接続されたＡＮＤ回路４ｃ
と、下位側ＣＬＡ付アダー４ｂの出力を入力とし、かつ
出力がラッチ５に接続されたＡＮＤ回路４ｄとから構成
されている。ＡＮＤ回路４ｃとＡＮＤ回路４ｄとの他方
の入力には、上記ラッチ制御端子Ｌに入力されるのと同
じ制御信号ＥＮが入力されるようになっている。
【００１４】最終段ＣＬＡ付アダー４からの最終的な乗
算結果はラッチ回路５にラッチされ、ＡＬＵ６に入力さ
れるようになっている。このＡＬＵ６の他方の入力には
データバス１５に接続されたマルチプレクサ９の出力も
接続されている。ＡＬＵ６の出力はアキュムレータ７及
びトライステートバッファ８を介してデータバス１５に
出力されるようになっている。尚、各ブロックのビット
幅は図２と同様である。
算結果はラッチ回路５にラッチされ、ＡＬＵ６に入力さ
れるようになっている。このＡＬＵ６の他方の入力には
データバス１５に接続されたマルチプレクサ９の出力も
接続されている。ＡＬＵ６の出力はアキュムレータ７及
びトライステートバッファ８を介してデータバス１５に
出力されるようになっている。尚、各ブロックのビット
幅は図２と同様である。
【００１５】次に本実施例の作動要領について説明す
る。まず、有効データ語長が３２ビットの場合には制御
信号ＥＮは“１”となり、図２の従来回路と同様の動作
を行う。一方、有効データ語長が１６ビットの場合には
制御信号ＥＮは“０”となり、ラッチ３のラッチ制御端
子Ｌに“０”が入力され、ラッチ３は入力信号をそのま
まスルーして出力する。また、ＡＮＤ回路４ｃはオフ
し、下位側ＣＬＡ付アダー４ｂの桁上がり信号は上位側
ＣＬＡ付アダー４ａの桁上がり入力Ｃｉｎに入力されな
くなる。また下位側ＣＬＡ付アダー４ｂの出力はＡＮＤ
回路４ｄの他方の入力には制御信号ＥＮが入力されてい
るため強制的に全てのビットが“０”に変えられてラッ
チ５に出力される。尚、図に於て符号Ａ、Ｂは乗数、被
乗数を示す。
る。まず、有効データ語長が３２ビットの場合には制御
信号ＥＮは“１”となり、図２の従来回路と同様の動作
を行う。一方、有効データ語長が１６ビットの場合には
制御信号ＥＮは“０”となり、ラッチ３のラッチ制御端
子Ｌに“０”が入力され、ラッチ３は入力信号をそのま
まスルーして出力する。また、ＡＮＤ回路４ｃはオフ
し、下位側ＣＬＡ付アダー４ｂの桁上がり信号は上位側
ＣＬＡ付アダー４ａの桁上がり入力Ｃｉｎに入力されな
くなる。また下位側ＣＬＡ付アダー４ｂの出力はＡＮＤ
回路４ｄの他方の入力には制御信号ＥＮが入力されてい
るため強制的に全てのビットが“０”に変えられてラッ
チ５に出力される。尚、図に於て符号Ａ、Ｂは乗数、被
乗数を示す。
【００１６】こうすることにより最終段ＣＬＡ付アダー
の下位側の３２ビットの間を伝わる桁上げ信号の伝搬遅
延時間がほとんどかからなくなり、１マシンサイクルで
乗算が実行できる。
の下位側の３２ビットの間を伝わる桁上げ信号の伝搬遅
延時間がほとんどかからなくなり、１マシンサイクルで
乗算が実行できる。
【００１７】
【発明の効果】以上の説明により明らかなように、本発
明によれば、扱うデータをその有効語長に応じてマシン
サイクルごとにラッチする第１の状態と、入力されたデ
ータをそのままスルーする第２の状態とを切換えるため
のラッチ制御手段と、乗算器内の最終段加算部に於てデ
ータ長の上位側から見た有効データ語長以下のビットを
強制的に０に設定するデータ設定手段とを設けることに
より、有効データ語長がデータ処理装置のビット幅に等
しいが、それに近いビット幅であれば乗算器の演算時間
に２マシンサイクル使い、また有効データ語長が装置の
ビット幅によりかなり短く、例えば半分以下であれば乗
算時間に１マシンサイクルを使うというように、有効デ
ータ語長に応じて乗算に必要なマシンサイクル数を、よ
り効率的に設定することができ、効率的な演算を行うこ
とができる。
明によれば、扱うデータをその有効語長に応じてマシン
サイクルごとにラッチする第１の状態と、入力されたデ
ータをそのままスルーする第２の状態とを切換えるため
のラッチ制御手段と、乗算器内の最終段加算部に於てデ
ータ長の上位側から見た有効データ語長以下のビットを
強制的に０に設定するデータ設定手段とを設けることに
より、有効データ語長がデータ処理装置のビット幅に等
しいが、それに近いビット幅であれば乗算器の演算時間
に２マシンサイクル使い、また有効データ語長が装置の
ビット幅によりかなり短く、例えば半分以下であれば乗
算時間に１マシンサイクルを使うというように、有効デ
ータ語長に応じて乗算に必要なマシンサイクル数を、よ
り効率的に設定することができ、効率的な演算を行うこ
とができる。
【図１】本発明が適用されたデータ処理装置の回路構成
を示すブロック図である。
を示すブロック図である。
【図２】従来のデータ処理装置の回路構成を示すブロッ
ク図である。
ク図である。
１ ブースエンコーダ ２ シフト回路付キャリーセーブアダー ３、５、１０、１１、１０３ ラッチ ４、１０４ 並列乗算器の最終段加算回路 ６ ＡＬＵ ７ アキュムレータ ８ トライステートバッファ ９、１２ マルチプレクサ １３ ＲＡＭ １４ ＲＯＭ １５ データバス １６ ２入力ＮＡＮＤ
Claims (1)
- 【請求項１】 データの入力部から出力部までの間に
少なくとも１つ以上のラッチ回路が含まれているパイプ
ライン方式の並列乗算器を含むデータ処理装置であっ
て、 前記ラッチ回路をもって当該データ処理装置の扱うデー
タをその有効語長に応じてマシンサイクルごとにラッチ
する第１の状態と、入力されたデータをそのままスルー
する第２の状態とを切換えるためのラッチ制御手段と、 前記並列乗算器内の最終段加算部に於てデータ長の上位
側から見た有効データ語長以下のビットを強制的に０に
設定するデータ設定手段とを設けたことを特徴とするデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5120964A JPH06309151A (ja) | 1993-04-23 | 1993-04-23 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5120964A JPH06309151A (ja) | 1993-04-23 | 1993-04-23 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309151A true JPH06309151A (ja) | 1994-11-04 |
Family
ID=14799368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5120964A Withdrawn JPH06309151A (ja) | 1993-04-23 | 1993-04-23 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008533617A (ja) * | 2005-03-17 | 2008-08-21 | クゥアルコム・インコーポレイテッド | ２つのオペランドを乗算する方法およびアレイ乗算器 |
-
1993
- 1993-04-23 JP JP5120964A patent/JPH06309151A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008533617A (ja) * | 2005-03-17 | 2008-08-21 | クゥアルコム・インコーポレイテッド | ２つのオペランドを乗算する方法およびアレイ乗算器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |