JPH06309475A

JPH06309475A - 半導体集積回路

Info

Publication number: JPH06309475A
Application number: JP5099213A
Authority: JP
Inventors: Kazuo Aoki; 青木　　一夫
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-04-26
Filing date: 1993-04-26
Publication date: 1994-11-04

Abstract

(57)【要約】【目的】テストモード設定用のテスト端子を設けるこ
となく、集積回路をテストモードに設定する。【構成】テスト時に印加する電源電圧波形を制御し、
その特定の波形を集積回路内で検出し、テストモードを
設定するためのテスト信号を発生するテスト信号発生回
路２を設けた。【効果】集積回路に専用に設ける必要のあったテスト
端子が省略でき、端子の有効活用ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路に関
し、特にそのテストを容易化するための技術に関するも
のである。

【０００２】

【従来の技術】図２１は、半導体集積回路をテストする
際、ＩＣ内の全部あるいは一部の回路をテスト可能な状
態、あるいはテストを容易にできるように設定するため
に、従来より採用されているテスト容易化技術を示すた
めの一回路例であり、図２１において、１００は半導体
集積回路のテストモード設定用外部端子、１０３はこの
外部端子１００に接続された入力バッファ回路、１０１
は半導体集積回路に内蔵されたメモリ（ＲＡＭ）。また
１０２はメモリ１０１への入力データを選択するセレク
タ回路であり、その選択制御信号としてテストモード設
定信号が上記入力バッファ１０３を介し接続されてい
る。２０１，２０２，及び２０８は集積回路の信号入力
外部端子。２１１，２１２，及び２１８は信号入力端子
２０１，２０２，及び２０８に各々接続された入力バッ
ファであり、入力信号は内部回路に信号Ｉ1 〜Ｉ8 とし
て出力されるとともに、セレクタ１０２の入力にも接続
されている。また、セレクタ１０２の他方の入力には、
内部回路からの信号ＤＩ0 〜ＤＩ7 が接続されている。

【０００３】３０１，３０２，及び３０８は集積回路の
信号出力外部端子であり、３１１，３１２，及び３１８
は上記出力端子３０１，３０２，３０８に接続された出
力バッファ回路である。また、１０４は、メモリ１０１
からのメモリ出力データＤＯ0 〜ＤＯ7 と、集積回路内
部からの信号Ｏ1 〜Ｏ8 を選択し、出力バッファ３１１
〜３１８に出力するセレクタであり、その選択制御信号
としてテストモード設定信号入力バッファ１０３の出力
が接続されている。

【０００４】通常、メモリ（ＲＡＭ，ＲＯＭ等）の入力
データ、あるいはアドレスデータ等は集積回路外部から
集積回路の入力端子に与えられ、集積回路内のいくつか
の複雑な論理回路を通ってメモリの入力データ端子やア
ドレス端子に入力される。あるいは集積回路内に設けら
れた図示しない入力データ発生回路，アドレスデータ発
生回路等で発生した信号がメモリの入力データやアドレ
スデータとして使われている。従って、集積回路の出荷
テスト時等に、メモリの各ビットが正常に動作するかど
うかを確認するためには、集積回路の入力端子に各々の
データを与え、複雑な論理回路を通して、各々のデータ
がメモリに入力されるよう、論理回路を制御するか、入
力データ，アドレスデータ等の発生回路を使って、メモ
リの全ビットをアクセスできるように制御する等の必要
がある。また、メモリに入力された各データに基づいて
出力されるメモリ出力データは、通常集積回路の内部で
演算処理されて集積回路の外部へ出力されないか、いく
つかの論理回路を通って加工された形で集積回路の外部
端子へ出力されることが多い。従って、メモリの出力デ
ータをチェックするためには、少なくとも出力データを
集積回路外へ出す必要があり、また、論理回路を通って
加工されている場合は、これを翻訳する必要がある。そ
こで、従来より広く行なわれてきたメモリのテスト方法
の一つとして図２１のように、メモリの入・出力データ
を、本来集積回路の論理入・出力信号用に設けられた外
部入・出力端子を使って、入力，出力することでメモリ
のテストを容易化する方法がある。

【０００５】以下、詳述すると、図２１において、入・
出力端子２０１〜２０８及び３０１〜３０８は、集積回
路の通常の動作時に使用される端子であり、入力端子２
０１〜２０８に与えられた入力信号は、信号Ｉ1 〜Ｉ8
として入力バッファ２１１〜２１８を通して集積回路の
内部回路へ伝達され、また、出力端子３０１〜３０８
は、内部回路内で発生した信号Ｏ１〜Ｏ８を出力バッフ
ァ３１１〜３１８を通して外部へ出力される。すなわち
図２１ではメモリ１０１が正常かどうかを確認するため
に、メモリの入力データを入力端子２０１〜２０８を使
用し、出力データを３０１〜３０８の出力端子を使用す
る構成としている。すなわちメモリをテストする場合、
テストモード設定端子１００（／ＴＥＳＴ）を、“Ｌ”
レベルにする。すると出力バッファ１０３の出力が
“Ｌ”となり、セレクタ１０２は、集積回路内部からの
データＤＩ0 〜ＤＩ7 に代って、外部入力端子２０１〜
２０８からのデータをデータ入力としてメモリ１０１に
出力する。また、テストモード端子１００を“Ｌ”にす
ると、同様にセレクタ１０４は出力バッファ３１１〜３
１８に対し、集積回路内部からの信号Ｏ1 〜Ｏ8 に代っ
て、メモリ１０１の出力データを出力する。すなわち、
テストモード設定用端子１００を“Ｌ”レベルに設定す
ることにより、メモリ１０１は集積回路の外部入力端子
２０１〜２０８と出力端子３０１〜３０８を通して、直
接アクセスが可能となり、集積回路の論理とは全く切り
離された状態で、メモリを直接テストできることにな
る。そしてテストモード設定端子１００を“Ｈ”レベル
に設定すれば、メモリ１０１には集積回路内部の各入・
出力信号が接続され、通常の動作が可能になる。

【０００６】以上のように、テスト容易化の目的のた
め、集積回路に内蔵されたメモリ等を集積回路外部から
直接アクセスできるように、本来集積回路の動作のため
に使用する入出力外部端子をテスト時に、メモリに直接
接続されるよう切替えることで内蔵メモリのテスト容易
化を図るといったことが行なわれてきた。このように通
常動作に使用する端子をテスト時に切替えてテスト入・
出力端子としても用いることで、集積回路の端子の増加
を抑えることができるという利点があるが、どうしても
テストモードに設定するための端子（切替え信号の入力
端子）が最低１ピン必要となる。

【０００７】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されており、集積回路のユーザにと
っては無駄な端子をテストのために確保しなければなら
ないため、最悪１クラス上のピン数のパッケージが必要
となり、コストアップにつながるなどの問題点があっ
た。

【０００８】この発明は、上記のような問題点を解消す
るためのもので、半導体集積回路をテストできる状態に
設定するためのテストモード設定端子を必要とすること
なくテスト状態に設定できる機構を持つ半導体集積回路
を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る半導体集
積回路は、集積回路をテストする時に、集積回路に印加
する電源電圧波形を制御し、その特定の波形を集積回路
内で検出することで集積回路の内部状態をテストできる
状態に設定するようにしたものである。

【００１０】

【作用】この発明においては、集積回路に印加される電
源電圧波形の特徴を検出する回路を内蔵し、電源電圧波
形に重畳したパルスの数，又はパルスの周波数，又はパ
ルスの電圧，又はパルスの幅，又はパルスの間隔，又は
印加される電源電圧の立上り時間，又は印加される電圧
のシーケンスを検出し、集積回路をテスト可能な状態に
設定するようにしたから、別途入力端子を設けることな
く集積回路をテスト可能な状態に設定できる。

【００１１】

【実施例】

実施例１．以下、この発明の第１の実施例による半導体
集積回路を図について説明する。図１において、１は集
積回路の電源電圧端子。２はテスト信号発生回路であ
り、電源電圧に重畳されたパルスを検出し、そのパルス
を論理レベルに変換し出力するパルス検出回路３と、該
パルス検出回路３の出力する論理レベルのパルスをカウ
ントするカウンタ４とから構成されている。

【００１２】また図２は、図１に示したテスト信号発生
回路の動作タイミング図であり、以下その動作について
の説明を行う。なお図２中の１，２，…，ｎ，ｎ＋１は
パルスの番号を示す。テスト信号発生回路２は、パルス
検出回路３と、カウンタ４から構成されており、パルス
検出回路３は電源電圧ＶDDを入力としている。いま、集
積回路をテストしようとした場合、集積回路に所定の電
圧を印加するが、その後、図２に示すように電源電圧
に、充分な高さを持つパルスを重畳する。このような電
圧は、集積回路に電源電圧を与えるテスターの電源供給
ユニットをプログラムするなどで容易に実現することが
できる。電源電圧に重畳されたパルスは、パルス検出回
路３によって論理レベルに変換される。この実施例で
は、パルス検出回路３は容量ＣとＮチャネルトランジス
タＱ及び抵抗Ｒで構成された微分回路と、バッファアン
プとから構成されている。従って電源電圧に重畳された
パルスは、図２に示すように、微分回路により直流分を
カットされ、バッファよりパルス成分のみ（ノードｂ参
照）が論理レベルを持つパルスとしてパルス検出回路３
から出力される。パルス検出回路３によって得られたパ
ルスは、後段のカウンタ４にクロックとして入力され、
ここでカウントされる。いま、カウンタ４をｎｂｉｔカ
ウンタとし、カウンタ４の出力ｃ（テスト信号）を、ｎ
個のパルスをカウントしたのちＬレベルからＨレベルに
変化するように設定すれば、カウンタ４の出力がＨレベ
ルになったとき、テストの対象である回路をテストモー
ドになるように構成することで（図２１の従来例では、
Ｌレベルになったときテストモードになっている）、電
源電圧にｎ個パルスを重畳すれば、集積回路をテストモ
ードに設定することができる。また、（ｎ＋１）個以上
のパルスをカウントした場合、Ｈレベルになった出力が
再びＬレベルになるように構成すれば、ｎ個のパルスの
カウントによってテストモードに設定し、テストを完了
した後、電源電圧ＶDDに最低１個以上のパルスを印加す
ることでテストモードを解除できる構成とすることがで
きる。

【００１３】このように本実施例によれば、集積回路に
印加される電源電圧端子１の後段にパルス検出回路３と
ｎビットカウンタ４とからなるテスト信号発生回路２を
設け、電源電圧ＶDDに重畳されたパルス数をカウントし
て、これが所定値となったときにテスト信号を発生して
半導体集積回路がテストモードになるように構成したか
ら、集積回路にテストモードを設定するための専用端子
（テスト端子）を別途設けることなく、テストモードに
設定することができ、コストダウンを図ることができ
る。

【００１４】実施例２．次に本発明の第２の実施例によ
る半導体集積回路を図について説明する。図３におい
て、２ａはテスト信号発生回路であり、パルス検出回路
３，パルス検出回路３の出力するパルスの周波数（周
期）を検出するパルス周波数検出回路６，及びパルス周
波数検出回路６の出力信号をパルス検出回路３の出力す
るパルスでラッチするＤ−Ｆ／Ｆ（ディレイ・フリップ
フロップ）７とから構成されている。

【００１５】図４は、図３に示したテスト信号発生回路
２ａの動作タイミング図であり、以下その動作について
の説明を行う。テスト信号発生回路２ａは、パルス検出
回路３とパルス周波数検出回路６，及びＤ−Ｆ／Ｆ７か
ら構成されており、本実施例においても集積回路をテス
トするために電源電圧端子１に所定の電圧を印加する
が、ここでは電源電圧波形に図１の実施例と同様のパル
スを重畳するものとする。この重畳されたパルスは上記
第１の実施例と同様に、パルス検出回路３によって論理
レベルに変換されて出力され、後段のパルス周波数検出
回路６に入力される。このパルス周波数検出回路６は、
抵抗Ｒ2 ，Ｒ3 とＮチャネルトランジスタＱ2 ，及び容
量Ｃ2 そしてバッファアンプから構成されており、ここ
で抵抗Ｒ2の値は小さく、抵抗Ｒ3 は大きく設定されて
いる。従って、パルス周波数検出回路６に入力されたパ
ルスがＬレベルからＨレベルになると、トランジスタＱ
2 がＯＮするため、抵抗Ｒ2 及び抵抗Ｒ3 と容量Ｃ2 の
時定数で容量Ｃ2 をすみやかに充電する。一方、パルス
がＨレベルからＬレベルになると、トランジスタＱ2が
ＯＦＦするので、容量Ｃ2 に蓄積された電荷が抵抗値の
大きな抵抗Ｒ3 でのみゆっくりと放電される。今、図４
に示すようにパルスを連続的に電源電圧ＶDDに重畳し、
そのパルスの周期が短い、すなわち周波数が高いとき
は、容量Ｃ2 に充電された電荷がほとんど放電されず、
容量Ｃ2 の端子電圧は徐々に上昇する。パルスが印加さ
れる前は、容量Ｃ2 の端子電圧はほぼＧＮＤレベル（０
Ｖ）であるため、バッファアンプの出力はＬレベルであ
るが、パルスを印加することにより、容量Ｃ2 の端子電
圧が上昇し（図４のノードｄ参照）、バッファアンプの
しきい値を越えると、バッファの出力はＨレベルとなる
（図４のノードｅ参照）。図３の例では、パルス周波数
検出回路６の出力を、Ｄ−Ｆ／Ｆ７を用いてパルス検出
回路３の出力するパルスでラッチする構成であり、バッ
ファの出力がある程度の期間（パルス１周期分）Ｈレベ
ルであれば、ＨレベルをラッチしＨレベルを出力して保
持する。パルスの周波数が変らなければ、容量Ｃ2 の端
子電圧は低下することなく、Ｌレベルをラッチし再びＬ
レベルを出力することはない。従って、Ｄ−Ｆ／Ｆ７の
出力、すなわち、テスト信号発生回路２ａの出力がＨレ
ベルになったとき（テスト信号発生）、テストの対象で
ある回路をテストモードになるよう構成すれば、電源電
圧にパルスを重畳し、その周波数をある程度高くするこ
とでテストモードに設定することができる。テストモー
ドを解除するときは、再びパルスを電源電圧に重畳し、
その周波数を低く（周期を大きく）する。するとパルス
周波数検出回路６の出力は、図４における点線に示すよ
うにＬレベルとなり、Ｄ−Ｆ／Ｆ７はＬレベルをラッチ
するので、テスト信号発生回路２ａの出力はＬとなりテ
ストモードが解除される。以上のように、テスト端子を
別途設けずに、電源電圧にパルスを重畳し、その周波数
を制御してやることでテストモードの設定が可能とな
る。

【００１６】このように本実施例によれば、パルス周波
数検出回路６を有するテスト信号発生回路２ａを設け、
電源電圧に重畳したパルスの周波数が所定値以上のとき
にテスト信号を発生してテストモードとなるように設定
することにより、別途テストモード設定用の入力端子を
設けることなくテストモードに設定することができ、コ
ストダウンを図ることができる。

【００１７】実施例３．次に本発明の第３の実施例によ
る半導体集積回路を図について説明する。図５におい
て、２ｂはテスト信号発生回路であり、電圧比較器９と
Ｔ−Ｆ／Ｆ（トリガ・フリップフロップ）１０で構成さ
れている。電圧比較器９は、電源電圧が任意の電圧以上
になった場合、論理Ｈレベルを出力するように設定され
ており、この出力がクロック信号としてＴ−Ｆ／Ｆ１２
に入力される。

【００１８】次に動作について図６を参照しつつ説明す
る。集積回路をテストするために、電源電圧を印加する
が、まず印加する電圧を実際にテストをする場合の定格
電圧以上にする。ここで電圧比較器９のプラス（＋）入
力には、電源電圧ＶDDを抵抗Ｒ1 ，Ｒ2 によって分圧し
たものを入力し、マイナス（−）入力には所定のリファ
レンス電圧（Ｖref ）を印加しておき、電源電圧が定格
電圧以上になったときに電圧比較器９の出力がＨレベル
となるように設定すれば、電圧比較器９の出力はＨレベ
ルとなる。つぎに電源電圧を図６に示すように下げ、テ
スト時の定格電圧にすると（図６のノードｐ参照）、電
圧比較器９の出力はＬレベルとなる。クロックの立下り
エッジをトリガとするＴ−Ｆ／Ｆ１２のクロック入力
は、電圧比較器９の出力波形であるため、Ｔ−Ｆ／Ｆ１
２の出力Ｑ、すなわちテスト信号発生回路２ｂの出力は
ＬレベルからＨレベルとなる。従って、テスト信号発生
回路２ｂの出力がＨレベルになったとき、テストの対象
である回路がテストモードに設定されるように構成すれ
ば、電源電圧レベルを一時的に定格電圧より高くすれば
テストモードが設定されることとなる。テストモードを
解除するためには、再度電源電圧を定格値以上に上げ
る。すると、電圧比較器９の出力はＬレベルから再びＨ
レベルとなる。つぎに再度電源電圧を定格電圧まで下げ
てやれば、電圧比較器９の出力、すなわち、Ｔ−Ｆ／Ｆ
１２の入力がＨレベルからＬレベルになり、Ｔ−Ｆ／Ｆ
１２のＱ出力、すなわち、テスト信号発生回路２ｂの出
力はＬとなり、テストモードが解除される。以上のよう
に、テスト端子を設けずとも、印加する電源電圧を一時
的に定格値より高くするだけでテストモードの設定が可
能となる。

【００１９】このように本実施例によれば、電源電圧Ｖ
DDを入力とする電圧比較器９とこれの出力を受けるＴフ
リップフロップ１２からなるテスト信号発生回路２ｂを
設け、電源電圧ＶDDを一時的に定格電圧以上とすること
でテスト信号を発生するようにしたから、別途テストモ
ード設定用の入力端子を設けることなくテストモードに
設定することができ、コストダウンを図ることができ
る。

【００２０】実施例４．次に本発明の第４の実施例によ
る半導体集積回路を図について説明する。図７におい
て、２ｃはテスト信号発生回路であり、パルス立上り時
間検出回路８と、その出力を受けるＴ−Ｆ／Ｆ１２から
構成されている。なお上記パルス立上り時間検出回路８
の具体的な構成は第１の実施例で用いたパルス検出回路
３と同じである。パルス立上り時間検出回路８は、電源
電圧印加時の電圧波形立上り時間を検出し、その出力が
クロックとしてＴ−Ｆ／Ｆ１２に入力される。

【００２１】次に動作について説明する。いまテストを
行うため、集積回路に電源電圧を印加しようとすると
き、電源の立上り時間を制御し、図８の実線に示すよう
に、その立上りを高速にする。立上り時間検出回路８
は、図１の実施例でも説明したように、微分回路である
ため、立上りが高速なほどその出力には高い電圧が現れ
るので、電源の立上りが充分に速ければ、微分回路に接
続されたバッファのしきい値を越えるだけの電圧が出力
されて、図８のようにバッファ、すなわち、立上り時間
検出回路８の出力（図中ノードｅ参照）はＨレベルにな
る。微分回路の動作として、立上り、すなわち、電圧の
変化が無くなれば、再びその出力がＧＮＤレベルに下が
っていくため、バッファの出力もＬレベルになり、立上
り時間検出回路８の出力にはパルスが出力されることに
なる。立上り時間検出回路８の出力は、Ｔ−Ｆ／Ｆ１２
のクロック入力となっているため、Ｔ−Ｆ／Ｆ１２のＱ
出力、すなわち、テスト信号発生回路２ｃの出力は、Ｌ
レベルからＨレベルに反転する。従って、テスト信号発
生回路２ｃの出力がＨレベルになったとき、テストの対
象である回路がテストモードに設定されるように構成す
れば、電源電圧の立上り時間を速くすればテストモード
に設定されるようになる。もし電源の立上りが遅い場合
は、図８の点線で示されるように、立上り時間検出回路
８の出力にはパルスが現われないため、テストモードに
設定することはできない。以上のように、テスト端子を
設けずに電源電圧の立上り時間を速くするだけでテスト
モードの設定が可能となる。

【００２２】このように本実施例によれば、電源電圧を
入力とするパルス立上り時間検出回路８と、これの出力
を受けるＴ−Ｆ／Ｆ１２とからテスト信号発生回路２ｃ
を設け、電源電圧の立上り時間が所定時間以上速いとき
にテスト信号を発生するようにしたから、別途テストモ
ード設定用の入力端子を設けることなくテストモードに
設定することができ、コストダウンを図ることができ
る。

【００２３】実施例５．次に本発明の第５の実施例によ
る半導体集積回路を図について説明する。図９におい
て、２ｄはテスト信号発生回路であり、電圧比較器９
ａ，９ｂ，９ｃ，及びこれらの出力レベルを論理的に処
理する組み合せ回路１４から構成されている。

【００２４】次に動作について説明する。いま、電圧比
較器９ａ，９ｂ，９ｃの各々のリファレンス電圧をＶre
f1，Ｖref2，Ｖref3とし、この順に高い電圧レベルにな
るように設定しておく（Ｖref1＞Ｖref2＞Ｖref3）。集
積回路をテストするため電源電圧ＶDDを印加する場合、
その電圧波形が例えば図１０に示すように、上昇しかけ
た電圧が途中で一度下降するように設定し、その時、電
圧比較器９ａ，９ｂ，９ｃの各々の出力が図１０に示す
ような波形となるように設定する。そして、論理組合せ
回路１４の論理を図１０に示される各々の電圧比較器９
ａ，９ｂ，９ｃの出力が入力された時のみ、その出力が
ＬレベルからＨレベルになり、それ以外の入力では、出
力はＬのままとなるよう構成する。このように設定すれ
ば、通常電源を印加したときのような電圧波形では、組
み合せ回路１４の出力はＬレベルのままであり、図１０
に示すような電圧の加え方をしたときのみ出力がＨレベ
ルとなる（図１０のノードｃ参照）。従って、組み合せ
回路１４、すなわち、テスト信号発生回路２ｄの出力が
Ｈレベルになった時、テストの対象である回路がテスト
モードに設定されるように構成しておけば、電源電圧印
加時の電圧の加え方（シーケンス）を正しく制御すれば
テストモードに設定されることになる。以上のように、
テスト端子を設けることなく、電源電圧の立上り方（シ
ーケンス）を制御すればテストモードに設定することが
できる。

【００２５】このように本実施例によれば、それぞれリ
ファレンス電圧の異なる複数の電圧比較器９ａ，９ｂ，
９ｃと、これら比較器９ａ，９ｂ，９ｃの出力を受ける
組み合せ回路１４とからなるテスト信号発生回路２ｄを
設け、所定の電圧波形を有する電源電圧を上記各電圧比
較器９ａ，９ｂ，９ｃに入力し、これら電圧比較器９
ａ，９ｂ，９ｃから出力される所定のパルスパターン
を、組み合せ回路１４で検出してテスト信号を発生する
ようにしたから、別途テストモード設定用の入力端子を
設けることなくテストモードに設定することができ、コ
ストダウンを図ることができる。

【００２６】実施例６．次に本発明の第６の実施例によ
る半導体集積回路を図について説明する。図１１におい
て、２ｅはテスト信号発生回路であり、電圧比較器９，
遅延回路１６，及びＴ−Ｆ／Ｆ１２から構成されてい
る。電圧比較器９は電源電圧が任意の電圧以上になった
場合、論理Ｈレベルを出力し、この出力波形が後段の遅
延回路１６によって任意の時間遅延されて、さらに後段
のＴ−Ｆ／Ｆ１２のクロックとして入力する構成となっ
ている。

【００２７】次に動作について説明する。いま、電圧比
較器９の（＋）入力には電源電圧ＶDDを抵抗Ｒ2 ，Ｒ3
によって分圧したものを入力し、（−）入力にはリファ
レンス電圧Ｖref として任意の電圧を印加しておき、電
源電圧ＶDDが定格値を越えたとき、電圧比較器９の出力
がＨレベルになるように設定しておく。次に集積回路を
テストするため、通常の電源電圧を印加した後、電源電
圧波形に充分な幅を持つパルスを重畳させる。すると、
図１２に示すように電圧比較器９はその電源電圧パルス
を論理レベルに変換して出力する。そして電圧比較器９
の出力は後段の遅延回路１６に入力される。ここで遅延
回路１６を図１１のように、抵抗Ｒ1 ，容量Ｃ1 とバッ
ファアンプからなる積分回路で構成した場合、該遅延回
路１６に入力されたパルスは、その幅が充分広ければ、
抵抗Ｒ1 ，容量Ｃ1 の時定数だけ遅れて出力される。し
かし、図１２の点線に示すようにパルス幅が狭ければ、
積分回路の出力がバッファアンプのしきい値まで達せ
ず、遅延回路１６の出力にパルスは現われない。一方、
パルス幅が広く、遅延回路１６の出力にパルスが得られ
た場合、Ｔ−Ｆ／Ｆ１２のＱ出力、すなわち、テスト信
号発生回路２ｅの出力はＨレベルに反転する。従って、
テスト信号発生回路２ｅの出力がＨレベルになったと
き、テストの対象である回路がテストモードになるよう
に構成しておけば、電源電圧ＶDDに遅延回路１６の時定
数に対し充分な幅をもつパルスを重畳することで、テス
トモードに設定できる。テストモードを解除するには、
再度充分な幅をもつパルスを重畳すれば、Ｔ−ＦＦ１２
のＱ出力、すなわち、テスト信号発生回路２ｅの出力は
Ｌレベルに反転し、テストモードが解除される。以上の
ように、テスト端子を設けることなく、テスト時に電源
電圧に充分な幅を有するパルスを重畳することで、テス
トモードの設定が可能になる。

【００２８】このように本実施例によれば、電圧比較器
９と、電圧比較器９の出力を受ける遅延回路１６と、遅
延回路１６の出力を受けるＴ−Ｆ／Ｆ１２とからなるテ
スト信号発生回路１２ｅを設け、電源電圧ＶDDに定格電
圧以上でかつ遅延回路の遅延時間に対して充分な幅を有
するパルス波形を重畳してテスト信号を発生するように
したから、別途テストモード設定用の入力端子を設ける
ことなくテストモードに設定することができ、コストダ
ウンを図ることができる。

【００２９】実施例７．次に本発明の第７の実施例によ
る半導体集積回路を図について説明する。図１３におい
て、２ｆはテスト信号発生回路であり、電圧比較器９，
遅延回路１６，及びＴ−Ｆ／Ｆ１２ａ，１２ｂとから構
成されている。電圧比較器９は電源電圧が任意の電圧以
上になった場合、論理Ｈレベルを出力し、該電圧比較器
９の出力波形がクロック信号として後段のＴ−Ｆ／Ｆ１
２ａに入力し、このＴ−Ｆ／Ｆ１２ａのＱ出力が後段の
遅延回路１６で任意の時間遅延されて、さらに後段のＴ
−Ｆ／Ｆ１２ｂのクロックとして入力する構成となって
いる。

【００３０】次に動作について説明する。電圧比較器９
の２つの入力には、図１１に示した第６の実施例と同様
に、（＋）の入力には抵抗Ｒ2 ，Ｒ3 で分圧した電源電
圧を印加し、（−）の入力には電源電圧が定格を越えた
とき、比較器９の出力がＨレベルになるようなリファレ
ンス電圧Ｖref を印加する。電圧比較器９は電源に印加
されたパルスを検出し論理レベルに変換し出力する。そ
して比較器９の出力は、Ｔ−Ｆ／Ｆ１２ａのクロックに
入力されているため、比較器９の出力するパルスが一度
入力すると、その出力（Ｑ）は、ＬレベルからＨレベル
に反転する。その後、続いて再度電源電圧にパルスを重
畳する。すると、そのパルスを電圧比較器９が検出し、
Ｔ−Ｆ／Ｆ１２ａに出力するので、Ｔ−Ｆ／Ｆ１２ａの
出力（Ｑ）はＨレベルから再びＬレベルに反転する。す
なわち、Ｔ−Ｆ／Ｆ１２ａの出力（Ｑ）は最初に重畳し
たパルスから、次に重畳されたパルスまでの間Ｈレベル
となり、図１４に示すようにパルス間隔を検出し、パル
スの形で出力していることになる。遅延回路１６にはこ
のパルスが入力される。図１１の実施例と全く同様に、
入力されるＨレベルの幅が充分に広ければ、遅延回路１
６は遅延回路を構成する抵抗Ｒ1 ，容量Ｃ1 の時定数だ
け遅れて、そのパルスを出力する。またＨレベルの幅が
狭ければ、すなわち、電源電圧に重畳されたパルスの間
隔がせまければ、遅延回路１６はＬレベルのままとな
る。従って、遅延回路１６の出力をクロックとしてＴ−
Ｆ／Ｆ１２ｂに入力しているため、重畳したパルス間隔
が遅延回路１６の時定数に対し充分広ければ、Ｔ−Ｆ／
Ｆ１２ｂのＱ出力、すなわち、テスト信号発生回路２ｆ
の出力はＬレベルからＨレベルに反転する。パルス間隔
がせまければ、テスト信号発生回路２ｆの出力はＬレベ
ルのままとなる。従って、テスト信号発生回路２ｆの出
力がＨレベルになったとき、テストの対象である回路が
テストモードになるように構成すれば、電源電圧にパル
スを２つ重畳し、そのパルス間隔を充分広くとってやる
ことで、回路をテストモードに設定することができる。
一方、テストモードを解除するには、充分間隔をとって
２つのパルスを電源電圧に再度重畳してやれば、Ｔ−Ｆ
／Ｆ１２ｂのＱ出力、すなわち、テスト信号発生回路２
ｆの出力は、再度ＨレベルからＬレベルに反転し、テス
トモードは解除される。以上のように、テスト端子を設
けることなく、テスト時に電源電圧に２つのパルスを重
畳することで、テストモードに設定することができる。

【００３１】このように本実施例によれば、電圧比較器
９，該電圧比較器９の出力を受けるＴ−Ｆ／Ｆ１２ａ，
該Ｔ−Ｆ／Ｆ１２ａの出力を受ける遅延回路１６，該遅
延回路１６の出力を受けるＴ−Ｆ／Ｆ１２ｂとからなる
テスト信号発生回路２ｆを設け、電源電圧に重畳された
パルスの間隔を検出してテスト信号を発生するようにし
たから、別途テストモード設定用の入力端子を設けるこ
となくテストモードに設定することができ、コストダウ
ンを図ることができる。

【００３２】なお、図１及び図３に示した第１及び第２
の実施例では、電源電圧に重畳したパルスを検出するた
めのパルス検出回路を微分回路を応用し行なっている
が、図５，９，１１，１３で用いた電圧比較器を使用し
てもよい。この場合、電源電圧に正極性、すなわち定格
の電源電圧を越えるパルスを重畳する場合は、図１５，
図１６に示すように、電源電圧を抵抗Ｒ1 ，Ｒ2 によっ
て分圧（降圧）して入力し、リファレンス電圧Ｖref
を、電源電圧以下に設定できるようにした方が設計が容
易になる。Ｒ1 ，Ｒ2 からなる分圧回路がない場合は、
リファレンス電圧Ｖref を電源電圧以上にしなければな
らない。また、図１７，図１８に示すように、電源電圧
に対し負極性のパルスを重畳した場合は、当然ながら図
１５におけるＲ1 ，Ｒ2 からなる分圧回路を必要とせ
ず、リファレンス電圧Ｖref を電源電圧以下に設定でき
る。

【００３３】また、図７の実施例に示したように、電源
電圧の立上り時間を検出してテストモードを設定する構
成においても、図１９及び図２０に示すように、電圧比
較器９ａ，９ｂを使用して電源電圧の立上りを検出でき
る。すなわち、図１９において、電圧比較器９ａと９ｂ
のリファレンス電圧に適当な差を持たせ、電源投入後電
圧が上昇していくと最初に比較器９ａの出力がＬレベル
からＨレベルに反転し、その後、比較器９ｂの出力がＬ
レベルからＨレベルに反転するように設定する。そし
て、各々の出力の差をとることで、電圧の立上り時間を
パルスの幅に変換する。次にこのパルスを積分回路１６
を通すことにより、その幅を検出する。電圧の立上り時
間が速いときは、パルス幅が短くなり、積分回路１６の
出力は反転せず、立上り時間が充分遅くなるとパルス幅
が広くなり、積分回路１６の出力にもパルスとなって現
れる。これをＴ−Ｆ／Ｆ１２のクロックとして入力すれ
ば、電源電圧の立上り時間をテスト時に遅く設定するこ
とで、テストモード信号を発生させることができる。

【００３４】また、図９の実施例では、電源電圧の立ち
上りシーケンスを検出する方法において、電圧比較器を
３個使用したが、２個あるいは４個以上の電圧比較器を
使用しても同様の効果が得られる。また、図１１及び図
１３に示した実施例の、電源電圧にパルスを重畳する方
法においても、パルスを正極性、すなわち定格電源電圧
以上の電圧を持つパルスを重畳し、これを検出するよう
にしたが、図１７及び図１８に示すように、負極性のパ
ルスを重畳する方法でも同様の効果を得ることができ
る。

【００３５】

【発明の効果】以上のように、この発明に係る半導体集
積回路によれば、内部回路をテスト状態に設定するため
に、集積回路に印加する電源電圧波形を様々な形に制御
し、この電圧波形の特徴を検出してテスト状態に設定す
るようにしたので、テストモード設定のために集積回路
に設けられているテスト端子（ｐｉｎ）が不要になり、
コストダウンを図ることができ、またパッケージの端子
を有効に活用できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体集積回路の
テスト信号発生回路を示すブロック図である。

【図２】上記テスト信号発生回路の動作を示すタイミン
グ図である。

【図３】本発明の第２の実施例による半導体集積回路の
テスト信号発生回路を示すブロック図である。

【図４】上記テスト信号発生回路の動作を示すタイミン
グ図である。

【図５】本発明の第３の実施例による半導体集積回路の
テスト信号発生回路を示すブロック図である。

【図６】上記テスト信号発生回路の動作を示すタイミン
グ図である。

【図７】本発明の第４の実施例による半導体集積回路の
テスト信号発生回路を示すブロック図である。

【図８】上記テスト信号発生回路の動作を示すタイミン
グ図である。

【図９】本発明の第５の実施例による半導体集積回路の
テスト信号発生回路を示すブロック図である。

【図１０】上記テスト信号発生回路の動作を示すタイミ
ング図である。

【図１１】本発明の第６の実施例による半導体集積回路
のテスト信号発生回路を示すブロック図である。

【図１２】上記テスト信号発生回路の動作を示すタイミ
ング図である。

【図１３】本発明の第７の実施例による半導体集積回路
のテスト信号発生回路を示すブロック図である。

【図１４】上記テスト信号発生回路の動作を示すタイミ
ング図である。

【図１５】上記第１及び第２の実施例におけるテスト信
号発生回路を構成するパルス検出回路の他の例を示すブ
ロック図である。

【図１６】上記パルス検出回路の動作を示すタイミング
図である。

【図１７】上記第１及び第２の実施例におけるテスト信
号発生回路を構成するパルス検出回路の他の例において
負極性のパルスを重畳する場合のパルス検出回路の構成
図である。

【図１８】上記パルス検出回路の動作を示すタイミング
図である。

【図１９】上記第４の実施例におけるテスト信号発生回
路を構成するパルス立上り時間検出回路の他の例を示す
構成図である。

【図２０】上記パルス立上り時間検出回路の動作を示す
タイミング図である。

【図２１】従来のテスト容易化技術を説明するための半
導体集積回路の構成図である。

【符号の説明】

１電源端子２テスト信号発生回路２ａテスト信号発生回路２ｂテスト信号発生回路２ｃテスト信号発生回路２ｄテスト信号発生回路２ｅテスト信号発生回路２ｆテスト信号発生回路２ｇテスト信号発生回路３パルス検出回路４ｎビットカウンタ６パルス周波数検出回路７Ｄフリップフロップ８電源電圧立上り時間検出回路８ｂ電源電圧立上り時間検出回路９電源電圧比較器９ａ電源電圧比較器９ｂ電源電圧比較器９ｃ電源電圧比較器１２Ｔフリップフロップ１６遅延回路

Claims

【特許請求の範囲】

【請求項１】通常動作時に使用する入・出力端子の内
部回路との接続を切り換えてテストモードの設定を行
い、前記入力端子よりテスト信号を半導体集積回路内の
試験対象となる内部回路に直接供給し、その出力を上記
出力端子より出力する経路を有する半導体集積回路にお
いて、所定の電源電圧に、所定のパルス波形を重畳してなるテ
ストモード設定用電圧を上記半導体集積回路に供給する
電源と、上記電源の後段に設けられ、上記テストモード設定用電
圧の波形の特徴を検出してテストモード設定信号を発生
し、これにより上記入・出力端子の接続の切り換えを行
って、上記テストモードの設定を行うテストモード設定
手段とを備えたことを特徴とする半導体集積回路。
【請求項２】請求項１記載の半導体集積回路におい
て、上記テストモード設定手段は、上記テストモード設定用電圧の波形から、重畳されたパ
ルスの個数を検出し、設定値以上の個数のパルスが検出
されたときに上記テストモード設定信号を発生するもの
であることを特徴とする半導体集積回路。
【請求項３】請求項１記載の半導体集積回路におい
て、上記テストモード設定手段は、上記テストモード設定用電圧の波形から、重畳されたパ
ルスの周波数を検出し、設定値以上の該周波数が検出さ
れたときに上記テストモード設定信号を発生するもので
あることを特徴とする半導体集積回路。
【請求項４】請求項１記載の半導体集積回路におい
て、上記テストモード設定手段は、上記テストモード設定用電圧の波形から動作電源電圧よ
りも高い電圧を検出することにより、上記テストモード
設定信号を発生するものであることを特徴とする半導体
集積回路。
【請求項５】請求項１記載の半導体集積回路におい
て、上記テストモード設定手段は、上記テストモード設定用電圧の立上り時間を検出し、設
定値以上の速さで立ち上がったときに上記テストモード
設定信号を発生するものであることを特徴とする半導体
集積回路。
【請求項６】請求項１記載の半導体集積回路におい
て、上記テストモード設定手段は、上記テストモード設定用電圧の変化の特定のシーケンス
を検出することにより、上記テストモード設定信号を発
生するものであることを特徴とする半導体集積回路。
【請求項７】請求項１記載の半導体集積回路におい
て、上記テストモード設定手段は、上記テストモード設定用電圧の波形から上記重畳された
パルスの幅を検出し、設定値以上のパルス幅が検出され
たときに上記テストモード設定信号を発生するものであ
ることを特徴とする半導体集積回路。
【請求項８】請求項１記載の半導体集積回路におい
て、上記テストモード設定手段は、上記テストモード設定用電圧の波形から上記重畳された
パルスの間隔を検出し、設定値以上の間隔が検出された
ときに上記テストモード設定信号を発生するものである
ことを特徴とする半導体集積回路。