JPH06310311A - 半導体集積回路素子とそのバイアス調整方法 - Google Patents
半導体集積回路素子とそのバイアス調整方法Info
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- JPH06310311A JPH06310311A JP9449493A JP9449493A JPH06310311A JP H06310311 A JPH06310311 A JP H06310311A JP 9449493 A JP9449493 A JP 9449493A JP 9449493 A JP9449493 A JP 9449493A JP H06310311 A JPH06310311 A JP H06310311A
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 主に移動通信等に使用される半導体集積回路
素子のバイアス電流調整工程の複雑化の問題を解決し、
安価に作製でき、使用法が容易である増幅回路等の電子
回路を構成する半導体集積回路素子を得る。 【構成】 バイアス回路を構成する電圧分割抵抗２のグ
ランド側にレーザートリマによって溶断調整できる抵抗
アレイ８を有する。オンウエハーでこの素子にプロービ
ングを行い、電圧を印加し電流をモニタしながらプロー
バー上部に設けられたレーザトリマを移動させ、抵抗ア
レイ８の溶断調整を行う。
素子のバイアス電流調整工程の複雑化の問題を解決し、
安価に作製でき、使用法が容易である増幅回路等の電子
回路を構成する半導体集積回路素子を得る。 【構成】 バイアス回路を構成する電圧分割抵抗２のグ
ランド側にレーザートリマによって溶断調整できる抵抗
アレイ８を有する。オンウエハーでこの素子にプロービ
ングを行い、電圧を印加し電流をモニタしながらプロー
バー上部に設けられたレーザトリマを移動させ、抵抗ア
レイ８の溶断調整を行う。
Description
【０００１】
【産業上の利用分野】本発明は高周波通信機器に増幅，
発振に不可欠な半導体集積回路素子に関するものであ
る。
発振に不可欠な半導体集積回路素子に関するものであ
る。
【０００２】
【従来の技術】近年、携帯電話，自動車電話，コードレ
ステレホン等、通信機器の高性能化が進められている。
ステレホン等、通信機器の高性能化が進められている。
【０００３】特に、これら移動体通信の場合には、小型
化の要求が非常に強く、使用される部品である半導体デ
バイスに対しても急速な小型化が進行中である。この流
れにあって従来ディスクリート素子を用いてハイブリッ
ド構成のモジュールを使用していたものが、モノリシッ
クもしくはマルチチップ構成の集積回路化になりつつあ
る。特にＧaＡsを中心とする化合物半導体を用いたパワ
ーアンプ用のモノリシックマイクロ波集積回路(以下、
ＭＭＩＣと略記)は、その高周波特性と電力利用効率の
高さにおいて移動体通信として最適であり、昨今注目を
浴びている。
化の要求が非常に強く、使用される部品である半導体デ
バイスに対しても急速な小型化が進行中である。この流
れにあって従来ディスクリート素子を用いてハイブリッ
ド構成のモジュールを使用していたものが、モノリシッ
クもしくはマルチチップ構成の集積回路化になりつつあ
る。特にＧaＡsを中心とする化合物半導体を用いたパワ
ーアンプ用のモノリシックマイクロ波集積回路(以下、
ＭＭＩＣと略記)は、その高周波特性と電力利用効率の
高さにおいて移動体通信として最適であり、昨今注目を
浴びている。
【０００４】図７は従来のＧaＡs電界効果トランジスタ
(ＦＥＴ)を用いたパワーアンプ用ＭＭＩＣの回路図を示
す。１はＦＥＴ、２は電圧分割抵抗、３は整合回路、４
はゲート電圧印加端子、５はドレイン電圧印加端子、６
は高周波入力端子、７は高周波出力端子である。ＦＥＴ
１は１段の増幅回路を構成しており、高周波入出力端子
６，７は使用周波数帯域において50Ωに整合がとれるよ
うに調整されている。ＦＥＴ１のバイアス条件は設計上
の最適値に固定された電圧分割抵抗２の２本の抵抗によ
って決定されているため、このＭＭＩＣにドレイン電圧
Ｖdd，ゲート電圧−Ｖggを印加するのみで増幅回路とし
て使用できる。
(ＦＥＴ)を用いたパワーアンプ用ＭＭＩＣの回路図を示
す。１はＦＥＴ、２は電圧分割抵抗、３は整合回路、４
はゲート電圧印加端子、５はドレイン電圧印加端子、６
は高周波入力端子、７は高周波出力端子である。ＦＥＴ
１は１段の増幅回路を構成しており、高周波入出力端子
６，７は使用周波数帯域において50Ωに整合がとれるよ
うに調整されている。ＦＥＴ１のバイアス条件は設計上
の最適値に固定された電圧分割抵抗２の２本の抵抗によ
って決定されているため、このＭＭＩＣにドレイン電圧
Ｖdd，ゲート電圧−Ｖggを印加するのみで増幅回路とし
て使用できる。
【０００５】図８は従来のＧaＡsＦＥＴを用いたパワー
アンプ用ＭＭＩＣの他の回路図を示し、これはバイアス
条件を外部から調整できるようにゲート電圧印加端子４
を引出している。このゲート電圧印加端子４にＦＥＴ１
に対する最適のバイアス電圧を印加することにより所定
の特性を得ることができる。
アンプ用ＭＭＩＣの他の回路図を示し、これはバイアス
条件を外部から調整できるようにゲート電圧印加端子４
を引出している。このゲート電圧印加端子４にＦＥＴ１
に対する最適のバイアス電圧を印加することにより所定
の特性を得ることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記図
７のような構成では、バイアス条件が電圧分割抵抗２に
よって固定であることと、一方、ＦＥＴ１の特性がばら
ついているために電力利用効率，利得，歪，隣接チャン
ネル漏洩電力抑圧比等の特性の最適ポイントについて安
定にバイアスを設定することができない。したがって増
幅回路としてのＭＭＩＣの特性が非常にばらつきが大き
く、また歩留まりが悪いという欠点を有していた。
７のような構成では、バイアス条件が電圧分割抵抗２に
よって固定であることと、一方、ＦＥＴ１の特性がばら
ついているために電力利用効率，利得，歪，隣接チャン
ネル漏洩電力抑圧比等の特性の最適ポイントについて安
定にバイアスを設定することができない。したがって増
幅回路としてのＭＭＩＣの特性が非常にばらつきが大き
く、また歩留まりが悪いという欠点を有していた。
【０００７】また、上記図８のような構成においては、
外部端子のゲート電圧印加端子４によってバイアス条件
をコントロールできるので特性的に最良の条件に設定で
きるが、その反面、これを用いる機器メーカーとしては
個々にバイアス調整が必要であるため、工数および製造
コストの増大を招いていた。また、可変抵抗等のバイア
ス調整のための部品を実装する必要があり、搭載する配
線基板スペースを占有するという欠点を有していた。
外部端子のゲート電圧印加端子４によってバイアス条件
をコントロールできるので特性的に最良の条件に設定で
きるが、その反面、これを用いる機器メーカーとしては
個々にバイアス調整が必要であるため、工数および製造
コストの増大を招いていた。また、可変抵抗等のバイア
ス調整のための部品を実装する必要があり、搭載する配
線基板スペースを占有するという欠点を有していた。
【０００８】本発明は上記欠点に鑑み、電圧分割抵抗を
素子の内部で、ウエハー作成後に調整できる半導体集積
回路素子の製造およびそのバイアス調整方法の提供を目
的とするものである。
素子の内部で、ウエハー作成後に調整できる半導体集積
回路素子の製造およびそのバイアス調整方法の提供を目
的とするものである。
【０００９】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明の請求項１の発明は、レーザト
リマによりアレイ化した抵抗の金属配線部分を溶断する
ことにより最適なバイアス条件を得る半導体集積回路を
形成する。請求項２の発明は、抵抗調整用の抵抗アレイ
をＦＥＴのゲートとグランドの間に形成する。請求項３
の発明は、レーザトリマによる溶断部分にパターン認識
用の目印を形成する。請求項４の発明は、レーザによる
抵抗調整を実際の動作電流をモニタしながらオンウエハ
ーで行う。請求項５の発明は、ハイブリッド半導体集積
回路素子の半完成品に対し、レーザによる抵抗調整を実
際の動作電流をモニタしながら動作試験装置上で行うこ
とである。
達成するために、本発明の請求項１の発明は、レーザト
リマによりアレイ化した抵抗の金属配線部分を溶断する
ことにより最適なバイアス条件を得る半導体集積回路を
形成する。請求項２の発明は、抵抗調整用の抵抗アレイ
をＦＥＴのゲートとグランドの間に形成する。請求項３
の発明は、レーザトリマによる溶断部分にパターン認識
用の目印を形成する。請求項４の発明は、レーザによる
抵抗調整を実際の動作電流をモニタしながらオンウエハ
ーで行う。請求項５の発明は、ハイブリッド半導体集積
回路素子の半完成品に対し、レーザによる抵抗調整を実
際の動作電流をモニタしながら動作試験装置上で行うこ
とである。
【００１０】
【作用】本発明によれば、バイアス回路を構成する電圧
分割抵抗のグランド側にレーザトリマによって溶断調整
できる抵抗のアレイを有し、オンウエハーで、この半導
体集積回路素子にプロービングを行い、電圧を印加し電
流をモニタしながらプローバーの上部に設けたレーザト
リマを移動させ、抵抗アレイの溶断調整を行う構成にす
ることにより安価で使用法の容易な半導体集積回路素子
が得られる。
分割抵抗のグランド側にレーザトリマによって溶断調整
できる抵抗のアレイを有し、オンウエハーで、この半導
体集積回路素子にプロービングを行い、電圧を印加し電
流をモニタしながらプローバーの上部に設けたレーザト
リマを移動させ、抵抗アレイの溶断調整を行う構成にす
ることにより安価で使用法の容易な半導体集積回路素子
が得られる。
【００１１】
【実施例】図１は本発明の一実施例におけるＧaＡsＦＥ
Ｔを用いたパワーアンプ用ＭＭＩＣの回路図を示す。図
１において、前記図７，８と同じ構成要素には同じ符号
を付し、その説明を省略する。図中の８は本発明による
電圧分割抵抗となる抵抗アレイである。ＦＥＴ１のゲー
ト電圧印加端子４とグランドの間に抵抗アレイ８が挿入
されている。その抵抗アレイ８の個々の抵抗素子のグラ
ンド側配線を図２の要部斜視図に示すように、レーザト
リマのレーザビーム９によって溶断(カッティング)する
ことにより抵抗調整を行い、ＦＥＴ１に対する最低なバ
イアス条件を与える。このＦＥＴ１のバイアス条件は増
幅器としての利得，電力効率，歪，隣接チャンネル漏洩
電力といった基本特性を決定する重要なパラメータであ
るので、可能な限り正確に調整する必要がある。したが
って本実施例においては、レーザトリマのカッティング
により一例として４段階に調整する。
Ｔを用いたパワーアンプ用ＭＭＩＣの回路図を示す。図
１において、前記図７，８と同じ構成要素には同じ符号
を付し、その説明を省略する。図中の８は本発明による
電圧分割抵抗となる抵抗アレイである。ＦＥＴ１のゲー
ト電圧印加端子４とグランドの間に抵抗アレイ８が挿入
されている。その抵抗アレイ８の個々の抵抗素子のグラ
ンド側配線を図２の要部斜視図に示すように、レーザト
リマのレーザビーム９によって溶断(カッティング)する
ことにより抵抗調整を行い、ＦＥＴ１に対する最低なバ
イアス条件を与える。このＦＥＴ１のバイアス条件は増
幅器としての利得，電力効率，歪，隣接チャンネル漏洩
電力といった基本特性を決定する重要なパラメータであ
るので、可能な限り正確に調整する必要がある。したが
って本実施例においては、レーザトリマのカッティング
により一例として４段階に調整する。
【００１２】また、有効に抵抗調整ができるように、最
初にカッティングされる抵抗ほど低抵抗になるようＩＣ
抵抗のパターンの縦横比が小さくなっている。個々の抵
抗の値を等比級数的配列することにより、ゲート電圧を
等間隔の電圧ステップで変化させることができる。
初にカッティングされる抵抗ほど低抵抗になるようＩＣ
抵抗のパターンの縦横比が小さくなっている。個々の抵
抗の値を等比級数的配列することにより、ゲート電圧を
等間隔の電圧ステップで変化させることができる。
【００１３】図３は図１の等価回路をそのままＩＣのパ
ターン化したパターン図である。レーザトリマによって
カッティングを受ける抵抗アレイ８の抵抗の配線部分８
ｒは他の部分８Ｒよりも細くなっており、レーザビーム
を正確に当てるためのパターン認識用の目印となってい
ると同時に溶断時の屑の発生を少なくしている。
ターン化したパターン図である。レーザトリマによって
カッティングを受ける抵抗アレイ８の抵抗の配線部分８
ｒは他の部分８Ｒよりも細くなっており、レーザビーム
を正確に当てるためのパターン認識用の目印となってい
ると同時に溶断時の屑の発生を少なくしている。
【００１４】図４は図３のＡ−Ａ′断面模式図を示し、
10は保護膜、11は金属配線層、12は層間膜、13は不純物
拡散による抵抗形成領域、26はＧaＡs基板である。この
ようにレーザトリマのレーザビーム９によってカッティ
ングを受ける抵抗の配線部分の上部の保護膜10が除去さ
れている。これによって容易に配線がカットでき、また
溶断時の金属の屑によって不十分なカットになったり、
他の部分にその金属の溶けた破片が付着して不具合を生
じることが防がれる。
10は保護膜、11は金属配線層、12は層間膜、13は不純物
拡散による抵抗形成領域、26はＧaＡs基板である。この
ようにレーザトリマのレーザビーム９によってカッティ
ングを受ける抵抗の配線部分の上部の保護膜10が除去さ
れている。これによって容易に配線がカットでき、また
溶断時の金属の屑によって不十分なカットになったり、
他の部分にその金属の溶けた破片が付着して不具合を生
じることが防がれる。
【００１５】ここではカッティング部分はゲート・グラ
ンド間に入れた抵抗の、さらにグランド側である。ゲー
ト・電源間の電圧分割抵抗を固定とし、調整を行わない
ことにより−Ｖgg端子(5)・ＲＦin端子(6)間の電圧測定
によるゲート電流のモニタを容易にしている。また、カ
ッティング部分を可能な限りグランド(ＧＮＤ)側にする
ことにより、カッティングによるインピーダンスの変動
を最小限にしている。
ンド間に入れた抵抗の、さらにグランド側である。ゲー
ト・電源間の電圧分割抵抗を固定とし、調整を行わない
ことにより−Ｖgg端子(5)・ＲＦin端子(6)間の電圧測定
によるゲート電流のモニタを容易にしている。また、カ
ッティング部分を可能な限りグランド(ＧＮＤ)側にする
ことにより、カッティングによるインピーダンスの変動
を最小限にしている。
【００１６】図５は本発明の一実施例におけるオンウエ
ハーでの半導体集積回路素子のバイアス調整方法を説明
する図である。14はウエハープローバー、15はプローブ
針、16は動作電流検出回路、17は比較器、18はレーザト
リマヘッド22の移動ステージ、19はＸ−Ｙステージ、20
は被検半導体集積回路素子、21は被検ＭＭＩＣウエハ
ー、22はレーザトリマヘッドである。上記ウエハープロ
ーバー14の上部にコンピュータ制御でＸ軸方向に0.5mm
程度のスパンを高精度に矢印ａ−ａ方向に移動できるレ
ーザトリマヘッド22が設けられている。
ハーでの半導体集積回路素子のバイアス調整方法を説明
する図である。14はウエハープローバー、15はプローブ
針、16は動作電流検出回路、17は比較器、18はレーザト
リマヘッド22の移動ステージ、19はＸ−Ｙステージ、20
は被検半導体集積回路素子、21は被検ＭＭＩＣウエハ
ー、22はレーザトリマヘッドである。上記ウエハープロ
ーバー14の上部にコンピュータ制御でＸ軸方向に0.5mm
程度のスパンを高精度に矢印ａ−ａ方向に移動できるレ
ーザトリマヘッド22が設けられている。
【００１７】これにより使用状態の電圧をウエハープロ
ーバー14上の被検半導体集積回路素子20に印加し、動作
電流をプローブ針15でモニタしながら動作電流検出回路
16で動作電流を検出し、比較器17で基準電流と比較し、
その比較出力によりレーザトリマヘッド22の移動ステー
ジ18の移動を制御し、かつレーザトリマヘッド22を発光
させ順次被検半導体集積回路素子20の抵抗アレイ８の切
断を進行させる。そして動作電流が最適な値に最も近い
ところで、レーザトリマヘッド22の移動を停止させると
共に発光を停止する。このバイアス調整工程を検査工程
と同時に行うことにより、調整工程の時間を削減でき
る。
ーバー14上の被検半導体集積回路素子20に印加し、動作
電流をプローブ針15でモニタしながら動作電流検出回路
16で動作電流を検出し、比較器17で基準電流と比較し、
その比較出力によりレーザトリマヘッド22の移動ステー
ジ18の移動を制御し、かつレーザトリマヘッド22を発光
させ順次被検半導体集積回路素子20の抵抗アレイ８の切
断を進行させる。そして動作電流が最適な値に最も近い
ところで、レーザトリマヘッド22の移動を停止させると
共に発光を停止する。このバイアス調整工程を検査工程
と同時に行うことにより、調整工程の時間を削減でき
る。
【００１８】図６は本発明の一実施例におけるハイブリ
ッド構成の半導体集積回路素子のバイアス調整方法を説
明する図である。23は調整用の抵抗を持たない集積回路
素子チップ、24はパッケージ、25はコンタクトピンであ
る。パッケージ24にダイスボンドされた調整用の抵抗を
有する被検半導体集積回路素子20と調整用の抵抗を持た
ない集積回路素子チップ23が互いに、もしくはパッケー
ジ24のリード部分とワイヤボンドされた半完成品の状態
になっている。この状態で上部にコンピュータ制御で移
動できるレーザトリマヘッド22を有する特性検査装置に
かける。
ッド構成の半導体集積回路素子のバイアス調整方法を説
明する図である。23は調整用の抵抗を持たない集積回路
素子チップ、24はパッケージ、25はコンタクトピンであ
る。パッケージ24にダイスボンドされた調整用の抵抗を
有する被検半導体集積回路素子20と調整用の抵抗を持た
ない集積回路素子チップ23が互いに、もしくはパッケー
ジ24のリード部分とワイヤボンドされた半完成品の状態
になっている。この状態で上部にコンピュータ制御で移
動できるレーザトリマヘッド22を有する特性検査装置に
かける。
【００１９】この特性検査においては、特性検査装置の
コンタクトピン25より必要な電圧，電流，信号が印加さ
れ、様々な特性を検査すると同時にバイアスの調整を行
う。すなわち、被検半導体集積回路素子の動作電流をモ
ニタしながらレーザトリマヘッドを発光移動させ順次抵
抗アレイの切断を進行させ、動作電流の値が最適な値に
最も近いところでレーザヘッドの移動を停止させると共
に発光を停止する。
コンタクトピン25より必要な電圧，電流，信号が印加さ
れ、様々な特性を検査すると同時にバイアスの調整を行
う。すなわち、被検半導体集積回路素子の動作電流をモ
ニタしながらレーザトリマヘッドを発光移動させ順次抵
抗アレイの切断を進行させ、動作電流の値が最適な値に
最も近いところでレーザヘッドの移動を停止させると共
に発光を停止する。
【００２０】このバイアス調整工程は検査工程と同時に
行うことができるので、工数の大幅な削減が実現でき
る。また能動素子のチップと調整用の受動素子のチップ
というように、複数のチップを搭載するハイブリッド半
導体集積回路素子に対してバイアス調整が可能となるた
め総合的歩留まりの向上が期待できる。また多機能な半
導体集積回路素子を容易に構成し、最適な条件に調整す
ることができる。
行うことができるので、工数の大幅な削減が実現でき
る。また能動素子のチップと調整用の受動素子のチップ
というように、複数のチップを搭載するハイブリッド半
導体集積回路素子に対してバイアス調整が可能となるた
め総合的歩留まりの向上が期待できる。また多機能な半
導体集積回路素子を容易に構成し、最適な条件に調整す
ることができる。
【００２１】
【発明の効果】以上説明したように、本発明による半導
体集積回路素子は、半導体素子基板の表面にレーザトリ
マによって溶断，調整される電圧分割抵抗を有する半導
体集積回路素子を形成する。レーザビームにより溶断さ
れるのはアレイ化にした電圧分割抵抗の金属配線部分と
することにより、安定なバイアス調整が可能となる。電
圧分割抵抗のレーザトリマによる溶断部分にパターン認
識用の目印を有することにより、自動的にウエハープロ
ーバー上で実際に流れる電流をモニタしながら、その上
部に設けたレーザトリマヘッドを移動させて順次電圧分
割抵抗を溶断してバイアスを調整することができる。ま
たハイブリッド半導体集積回路素子の半完成品に対し
て、その特性検査と電圧分割抵抗の溶断による抵抗調整
を同時に行ってバイアス調整することも可能となる。
体集積回路素子は、半導体素子基板の表面にレーザトリ
マによって溶断，調整される電圧分割抵抗を有する半導
体集積回路素子を形成する。レーザビームにより溶断さ
れるのはアレイ化にした電圧分割抵抗の金属配線部分と
することにより、安定なバイアス調整が可能となる。電
圧分割抵抗のレーザトリマによる溶断部分にパターン認
識用の目印を有することにより、自動的にウエハープロ
ーバー上で実際に流れる電流をモニタしながら、その上
部に設けたレーザトリマヘッドを移動させて順次電圧分
割抵抗を溶断してバイアスを調整することができる。ま
たハイブリッド半導体集積回路素子の半完成品に対し
て、その特性検査と電圧分割抵抗の溶断による抵抗調整
を同時に行ってバイアス調整することも可能となる。
【図１】本発明の一実施例におけるＧaＡsＦＥＴを用い
たパワーアンプ用ＭＭＩＣの回路図である。
たパワーアンプ用ＭＭＩＣの回路図である。
【図２】本発明によるレーザトリマを用いた電圧分割抵
抗の調整法を説明するための図１の要部斜視図である。
抗の調整法を説明するための図１の要部斜視図である。
【図３】図１の等価回路をそのままＩＣのパターン化し
たパターン図である。
たパターン図である。
【図４】図３のＡ−Ａ′断面模式図である。
【図５】本発明の一実施例におけるオンウエハーでの半
導体集積回路素子のバイアス調整方法を説明する図であ
る。
導体集積回路素子のバイアス調整方法を説明する図であ
る。
【図６】本発明の一実施例におけるハイブリッド構成の
半導体集積回路素子のバイアス調整方法を説明する図で
ある。
半導体集積回路素子のバイアス調整方法を説明する図で
ある。
【図７】従来のＧaＡsＦＥＴを用いたパワーアンプ用Ｍ
ＭＩＣの回路図である。
ＭＩＣの回路図である。
【図８】従来のＧaＡsＦＥＴを用いたパワーアンプ用Ｍ
ＭＩＣの他の回路図である。
ＭＩＣの他の回路図である。
１…電界効果トランジスタ(ＦＥＴ)、 ２…電圧分割抵
抗、 ３…整合回路、４…ゲート電圧印加端子、 ５…
ドレイン電圧印加端子、 ６…高周波入力端子(ＲＦi
n)、 ７…高周波出力端子(ＲＦout)、 ８…抵抗アレ
イ、 ９…レーザービーム、 10…保護膜、 11…金属
配線層、 12…層間膜、 13…抵抗形成領域、 14…ウ
エハープローバー、 15…プローブ針、 16…動作電流
検出回路、17…比較器、 18…移動ステージ、 19…Ｘ
−Ｙステージ、 20…被検半導体集積回路素子、 21…
被検ＭＭＩＣウエハー、 22…レーザトリマヘッド、
23…調整抵抗を持たない集積回路素子チップ、 24…パ
ッケージ、 25…コンタクトピン、 26…ＧaＡs基板。
抗、 ３…整合回路、４…ゲート電圧印加端子、 ５…
ドレイン電圧印加端子、 ６…高周波入力端子(ＲＦi
n)、 ７…高周波出力端子(ＲＦout)、 ８…抵抗アレ
イ、 ９…レーザービーム、 10…保護膜、 11…金属
配線層、 12…層間膜、 13…抵抗形成領域、 14…ウ
エハープローバー、 15…プローブ針、 16…動作電流
検出回路、17…比較器、 18…移動ステージ、 19…Ｘ
−Ｙステージ、 20…被検半導体集積回路素子、 21…
被検ＭＭＩＣウエハー、 22…レーザトリマヘッド、
23…調整抵抗を持たない集積回路素子チップ、 24…パ
ッケージ、 25…コンタクトピン、 26…ＧaＡs基板。
Claims (5)
- 【請求項１】 増幅回路を構成する半導体集積回路素子
のバイアス条件を決定するための電圧分割抵抗が、半導
体素子基板の表面に並列に接続された抵抗アレイで構成
され、この抵抗アレイの個々の抵抗の金属配線部分がレ
ーザトリマによって順次溶断されて抵抗調整され、最適
なバイアス条件に調整されることを特徴とする半導体集
積回路素子。 - 【請求項２】 電圧分割抵抗が能動素子である電界効果
トランジスタのゲートとグランドの間に設けられている
ことを特徴とする請求項１記載の半導体集積回路素子。 - 【請求項３】 電圧分割抵抗のレーザビームが当たって
溶断される金属配線部分にパターン認識用の目印を有す
ると同時に、同部分において半導体素子表面に設けられ
た保護膜が除去されていることを特徴とする請求項１記
載の半導体集積回路素子。 - 【請求項４】 抵抗調整をウエハープローバー上に設け
たレーザトリマヘッドを制御して移動させることによ
り、実際に半導体素子に流れる電流をモニタしながらオ
ンウエハーで行うことを特徴とする請求項１記載の半導
体集積回路素子のバイアス調整方法。 - 【請求項５】 複数のチップからなるハイブリッド半導
体集積回路素子で、その少なくとも１つのチップに請求
項１，２または３記載の電圧分割抵抗を有する半導体集
積回路素子で、ダイスボンドおよびワイヤボンド後、封
じ前に、動作試験装置上に設けたレーザトリマを制御し
て移動させることにより実際に半導体素子に流れる電流
をモニタしながらデバイス上で請求項１記載の抵抗調整
を行うことを特徴とする半導体集積回路素子のバイアス
調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09449493A JP3233492B2 (ja) | 1993-04-21 | 1993-04-21 | 半導体集積回路素子とそのバイアス調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09449493A JP3233492B2 (ja) | 1993-04-21 | 1993-04-21 | 半導体集積回路素子とそのバイアス調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310311A true JPH06310311A (ja) | 1994-11-04 |
| JP3233492B2 JP3233492B2 (ja) | 2001-11-26 |
Family
ID=14111857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09449493A Expired - Fee Related JP3233492B2 (ja) | 1993-04-21 | 1993-04-21 | 半導体集積回路素子とそのバイアス調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233492B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1003217A3 (en) * | 1998-11-06 | 2001-03-14 | Matsushita Electric Industrial Co., Ltd. | Regulating resistor network, semiconductor device including the resistor network, and method for fabricating the device |
| JP2002334978A (ja) * | 2001-05-10 | 2002-11-22 | Sony Corp | 素子集積回路 |
| US6838766B2 (en) | 2000-03-21 | 2005-01-04 | Sanyo Electric Co., Ltd. | Semiconductor device |
| CN117008369A (zh) * | 2023-09-27 | 2023-11-07 | 惠科股份有限公司 | 显示面板、显示面板的电阻验证方法以及显示装置 |
-
1993
- 1993-04-21 JP JP09449493A patent/JP3233492B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1003217A3 (en) * | 1998-11-06 | 2001-03-14 | Matsushita Electric Industrial Co., Ltd. | Regulating resistor network, semiconductor device including the resistor network, and method for fabricating the device |
| US6649463B2 (en) | 1998-11-06 | 2003-11-18 | Matsushita Electric Industrial Co., Ltd. | Regulating resistor network, semiconductor device including the resistor network, and method for fabricating the device |
| KR100662162B1 (ko) * | 1998-11-06 | 2006-12-27 | 마츠시타 덴끼 산교 가부시키가이샤 | 조정용 저항, 반도체장치 및 그 제조방법 |
| US6838766B2 (en) | 2000-03-21 | 2005-01-04 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP2002334978A (ja) * | 2001-05-10 | 2002-11-22 | Sony Corp | 素子集積回路 |
| CN117008369A (zh) * | 2023-09-27 | 2023-11-07 | 惠科股份有限公司 | 显示面板、显示面板的电阻验证方法以及显示装置 |
| CN117008369B (zh) * | 2023-09-27 | 2023-12-22 | 惠科股份有限公司 | 显示面板、显示面板的电阻验证方法以及显示装置 |
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| Publication number | Publication date |
|---|---|
| JP3233492B2 (ja) | 2001-11-26 |
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