JPH06310517A - 半導体基板及びその製造方法 - Google Patents
半導体基板及びその製造方法Info
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- JPH06310517A JPH06310517A JP6024385A JP2438594A JPH06310517A JP H06310517 A JPH06310517 A JP H06310517A JP 6024385 A JP6024385 A JP 6024385A JP 2438594 A JP2438594 A JP 2438594A JP H06310517 A JPH06310517 A JP H06310517A
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- Japan
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- bmd
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Abstract
(57)【要約】
【目的】 ウェーハ表面付近の欠陥を低減させると同時
にゲッタ能力を向上させる。 【構成】 ＳＴ１で育成、ＳＴ２で成形したＣＺウェー
ハに対し、ＳＴ３において、非酸化雰囲気、１１５０℃
以上、３０分以上の熱処理を施す（例：Ｈ２ガス中・１
２００℃・１時間）。これで、ウェーハ表面からの深さ
が２０μｍ以上の内部では５×１０7 ｃｍ-3以上で、そ
れより浅い層では５×１０2 〜５×１０6ｃｍ-3のＢＭ
Ｄ密度プロファイルを持つウェーハが作成される。この
プロファイルを見るには、更に、そのウェーハに対し
て、ＳＴ４で酸素雰囲気・７８０℃・３時間の熱処理を
施し、その後、ＳＴ５で酸素雰囲気・１０００℃・１６
時間の熱処理を施す。これによりＳＴ６でＢＭＤをＩＲ
トモグラフ、あるいは選択エッチング法で確認できる。 【効果】 デバイス形成面付近の事実上の無欠陥化並び
に内部の十分なゲッタ能力を実現できる。よって、製品
の歩留り向上に貢献できる。
にゲッタ能力を向上させる。 【構成】 ＳＴ１で育成、ＳＴ２で成形したＣＺウェー
ハに対し、ＳＴ３において、非酸化雰囲気、１１５０℃
以上、３０分以上の熱処理を施す（例：Ｈ２ガス中・１
２００℃・１時間）。これで、ウェーハ表面からの深さ
が２０μｍ以上の内部では５×１０7 ｃｍ-3以上で、そ
れより浅い層では５×１０2 〜５×１０6ｃｍ-3のＢＭ
Ｄ密度プロファイルを持つウェーハが作成される。この
プロファイルを見るには、更に、そのウェーハに対し
て、ＳＴ４で酸素雰囲気・７８０℃・３時間の熱処理を
施し、その後、ＳＴ５で酸素雰囲気・１０００℃・１６
時間の熱処理を施す。これによりＳＴ６でＢＭＤをＩＲ
トモグラフ、あるいは選択エッチング法で確認できる。 【効果】 デバイス形成面付近の事実上の無欠陥化並び
に内部の十分なゲッタ能力を実現できる。よって、製品
の歩留り向上に貢献できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板及びその製造
方法に関するもので、特にシリコン（Ｓｉ）ウェーハの
表面に形成される酸素析出物の発生を制御し、デバイス
不良などを低減してデバイスの製造歩留りを向上させる
半導体基板を得ることに使用されるものである。
方法に関するもので、特にシリコン（Ｓｉ）ウェーハの
表面に形成される酸素析出物の発生を制御し、デバイス
不良などを低減してデバイスの製造歩留りを向上させる
半導体基板を得ることに使用されるものである。
【０００２】
【従来の技術】従来はデバイス不良減少のため基板内部
にＢＭＤ（Bulk Micro Defect)を形成したＩＧ（Intrin
sic Gettering)基板が用いられている。ＢＭＤとは酸素
析出物である。このＩＧ基板によれば、金属不純物をそ
のＢＭＤによってゲッタし、デバイス特性とは関係の無
い場所に在る欠陥中心に吸収させ、ウェーハ表面での汚
染起因の結晶欠陥の発生、及びＰ−Ｎ接合リーク等のデ
バイス不良を低減させることができる。
にＢＭＤ（Bulk Micro Defect)を形成したＩＧ（Intrin
sic Gettering)基板が用いられている。ＢＭＤとは酸素
析出物である。このＩＧ基板によれば、金属不純物をそ
のＢＭＤによってゲッタし、デバイス特性とは関係の無
い場所に在る欠陥中心に吸収させ、ウェーハ表面での汚
染起因の結晶欠陥の発生、及びＰ−Ｎ接合リーク等のデ
バイス不良を低減させることができる。
【０００３】このＩＧ効果はＢＭＤ密度に比例して高ま
るため、ＢＭＤは基板内部に多く含まれるほど望まし
い。
るため、ＢＭＤは基板内部に多く含まれるほど望まし
い。
【０００４】通常、このＩＧ基板は、酸化性雰囲気中で
１２００℃程度の熱処理を行うことにより、基板表面に
無欠陥層としてＤＺ（Denuded zone）層を形成し、その
後、その基板に対し８００℃程度の低温熱処理と１００
０℃程度の中温熱処理を施すことにより基板内部にのみ
ＢＭＤを形成している。
１２００℃程度の熱処理を行うことにより、基板表面に
無欠陥層としてＤＺ（Denuded zone）層を形成し、その
後、その基板に対し８００℃程度の低温熱処理と１００
０℃程度の中温熱処理を施すことにより基板内部にのみ
ＢＭＤを形成している。
【０００５】
【発明が解決しようとする課題】しかし、上記ＤＺ層内
は無欠陥と言われていたが、そのＤＺ層を詳しく調べた
結果、このＤＺ層にもＢＭＤがかなりの密度で存在して
いた。
は無欠陥と言われていたが、そのＤＺ層を詳しく調べた
結果、このＤＺ層にもＢＭＤがかなりの密度で存在して
いた。
【０００６】図３（Ａ）は従来の基板内のＢＭＤ密度に
関する深さ方向プロファイルを図解している。実線はＣ
Ｚ（CZochralski)法により育成した結晶体を材料とする
ＣＺ基板、破線は上記ＩＧ基板についてそれぞれ示して
おり、ＣＺではＢＭＤを顕在化するために８００℃程度
の低温熱処理と１０００℃程度の中温熱処理を施してあ
る。この図に示すようにＩＧ基板といえどもＤＺ層とな
る表面から１０μｍ深さまでの領域に１０7 〜１８8 ｃ
ｍ-3のＢＭＤが存在しているのがわかる。
関する深さ方向プロファイルを図解している。実線はＣ
Ｚ（CZochralski)法により育成した結晶体を材料とする
ＣＺ基板、破線は上記ＩＧ基板についてそれぞれ示して
おり、ＣＺではＢＭＤを顕在化するために８００℃程度
の低温熱処理と１０００℃程度の中温熱処理を施してあ
る。この図に示すようにＩＧ基板といえどもＤＺ層とな
る表面から１０μｍ深さまでの領域に１０7 〜１８8 ｃ
ｍ-3のＢＭＤが存在しているのがわかる。
【０００７】また、図３（Ｂ）は従来のＩＧ基板に対し
所定の処理を施してその深さ方向の断面を取り顕微鏡で
観察した場合に見られるＢＭＤ分布状態を図解するもの
である。３１は基板表面、３２はＢＭＤである。この図
に示すように、ＢＭＤはウェーハ表面でも多数存在する
ことがわかる。
所定の処理を施してその深さ方向の断面を取り顕微鏡で
観察した場合に見られるＢＭＤ分布状態を図解するもの
である。３１は基板表面、３２はＢＭＤである。この図
に示すように、ＢＭＤはウェーハ表面でも多数存在する
ことがわかる。
【０００８】そして、この無欠陥と言われていたＤＺ層
内のＢＭＤがデバイス不良を起こすことが判明するに至
った。
内のＢＭＤがデバイス不良を起こすことが判明するに至
った。
【０００９】前述したようにＩＧ効果を上げるにはＢＭ
Ｄ密度を上げ、ゲッタ能力を高めるのが望ましいが、基
板内部のＢＭＤ密度を上げることにより、ＤＺ層内のＢ
ＭＤも増加するため、ゲッタ能力の向上には実用上限界
を生じている。
Ｄ密度を上げ、ゲッタ能力を高めるのが望ましいが、基
板内部のＢＭＤ密度を上げることにより、ＤＺ層内のＢ
ＭＤも増加するため、ゲッタ能力の向上には実用上限界
を生じている。
【００１０】ＬＳＩの微細化が進むに伴い、かかる問題
点の改善要求が高まる一方となっている。
点の改善要求が高まる一方となっている。
【００１１】本発明はそのような事情に鑑みてなされた
もので、その目的とするところは、ウェーハ表面付近の
欠陥が低減されると同時にゲッタ能力の向上した半導体
基板及びその製造方法を提供することにある。
もので、その目的とするところは、ウェーハ表面付近の
欠陥が低減されると同時にゲッタ能力の向上した半導体
基板及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体基板は、
酸素雰囲気中で、７８０℃、３時間の熱処理を施し、続
いて、酸素雰囲気中で、１０００℃、１６時間の熱処理
を施した後に、ＢＭＤ観察を行ったときの基板表面から
１０μｍの深さまでの平均ＢＭＤ密度が５×１０2 〜５
×１０6 ｃｍ-3である。
酸素雰囲気中で、７８０℃、３時間の熱処理を施し、続
いて、酸素雰囲気中で、１０００℃、１６時間の熱処理
を施した後に、ＢＭＤ観察を行ったときの基板表面から
１０μｍの深さまでの平均ＢＭＤ密度が５×１０2 〜５
×１０6 ｃｍ-3である。
【００１３】また、前記表面から２０μｍ以上の深さの
層におけるＢＭＤ密度が５×１０7ｃｍ-3以上であるこ
とに存在する。
層におけるＢＭＤ密度が５×１０7ｃｍ-3以上であるこ
とに存在する。
【００１４】さらに、本発明の半導体基板は、溶融半導
体中に、単結晶の半導体種子結晶をひたし、そして引き
上げて、前記種子結晶の方位配列を有する半導体結晶を
得る工程と、上記半導体結晶からなる結晶体を基板状に
成形する工程と、その基板状成形体に対し非酸化雰囲気
中で、１１５０℃以上、３０分以上の熱処理を施す工程
とを含む製造方法によって作成することができる。
体中に、単結晶の半導体種子結晶をひたし、そして引き
上げて、前記種子結晶の方位配列を有する半導体結晶を
得る工程と、上記半導体結晶からなる結晶体を基板状に
成形する工程と、その基板状成形体に対し非酸化雰囲気
中で、１１５０℃以上、３０分以上の熱処理を施す工程
とを含む製造方法によって作成することができる。
【００１５】前記熱処理工程は、Ｈ２、ＣＯ、ＣＯ２、
Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅの少なくとも１つの非酸
化雰囲気中で、前記基板状成形体に熱処理を施すように
してもよい。
Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅの少なくとも１つの非酸
化雰囲気中で、前記基板状成形体に熱処理を施すように
してもよい。
【００１６】
【作用】本発明半導体基板によれば、基板表面からの深
さが２０μｍ以上の内部では５×１０7 ｃｍ-3以上であ
って、上記基板表面付近の浅い層では５×１０2 〜５×
１０6 ｃｍ-3となる深さ方向のＢＭＤ密度プロファイル
を有し、表面付近の５×１０2 〜５×１６6 ｃｍ-3とい
うＢＭＤ密度はデバイス特性に対し無視できる程度のも
のであるとともに、内部ＢＭＤ層のＢＭＤ密度によれば
十分なゲッタ能力を実現可能となる。よって、ウェーハ
表面付近の欠陥が低減されると同時にゲッタ能力の向上
した半導体基板が得られることとなる。
さが２０μｍ以上の内部では５×１０7 ｃｍ-3以上であ
って、上記基板表面付近の浅い層では５×１０2 〜５×
１０6 ｃｍ-3となる深さ方向のＢＭＤ密度プロファイル
を有し、表面付近の５×１０2 〜５×１６6 ｃｍ-3とい
うＢＭＤ密度はデバイス特性に対し無視できる程度のも
のであるとともに、内部ＢＭＤ層のＢＭＤ密度によれば
十分なゲッタ能力を実現可能となる。よって、ウェーハ
表面付近の欠陥が低減されると同時にゲッタ能力の向上
した半導体基板が得られることとなる。
【００１７】また、表面から２０μｍ以上の深さの内部
ＢＭＤ層のＢＭＤ密度は表面付近の層との境から５×１
０7 ｃｍ-3以上となって急激に高くなるため、その高密
度内部ＢＭＤ層をウェーハ表面付近に近付けることが可
能となり、ゲッタ効果をより確実に獲得することができ
る。
ＢＭＤ層のＢＭＤ密度は表面付近の層との境から５×１
０7 ｃｍ-3以上となって急激に高くなるため、その高密
度内部ＢＭＤ層をウェーハ表面付近に近付けることが可
能となり、ゲッタ効果をより確実に獲得することができ
る。
【００１８】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明に係る半導体基板の製造方
法の一実施例を示すものである。
つつ説明する。図１は本発明に係る半導体基板の製造方
法の一実施例を示すものである。
【００１９】この図において、まず、ＣＺ法によりＳｉ
結晶を育成し（ステージＳＴ１）、次いで、例えばその
Ｓｉ結晶からなる棒状の結晶体に対しダイヤモンドカッ
タ等の切断装置で薄板状に切断し、その各薄板の一方の
面をミラー様に研磨してウェーハ表面を形成する等の処
理を行うことにより、ＣＺウェーハを作成する（ステー
ジＳＴ２）。
結晶を育成し（ステージＳＴ１）、次いで、例えばその
Ｓｉ結晶からなる棒状の結晶体に対しダイヤモンドカッ
タ等の切断装置で薄板状に切断し、その各薄板の一方の
面をミラー様に研磨してウェーハ表面を形成する等の処
理を行うことにより、ＣＺウェーハを作成する（ステー
ジＳＴ２）。
【００２０】ここで、Czochralski 法について説明す
る。まず、結晶の素材であるシリコンを石英等の坩堝に
入れ、加熱してシリコンを溶かし、シリコンの融点より
少し高い温度に保つ。この溶けたシリコン中に単結晶の
種子結晶をひたし、その後ゆっくり引き上げて種子結晶
の方位配列を有する大きな円柱状のシリコン単結晶を得
る。
る。まず、結晶の素材であるシリコンを石英等の坩堝に
入れ、加熱してシリコンを溶かし、シリコンの融点より
少し高い温度に保つ。この溶けたシリコン中に単結晶の
種子結晶をひたし、その後ゆっくり引き上げて種子結晶
の方位配列を有する大きな円柱状のシリコン単結晶を得
る。
【００２１】Czochralski 法の変形例の１つには連続Ｃ
Ｚ（ＣＣＺ）法があり、種々の方法でシリコン原料を坩
堝に追加しながらシリコン単結晶を成長させるものであ
る。
Ｚ（ＣＣＺ）法があり、種々の方法でシリコン原料を坩
堝に追加しながらシリコン単結晶を成長させるものであ
る。
【００２２】別の変形例に磁気ＣＺ（ＭＣＺ）法があ
り、溶融シリコン上に一定の磁界を印加することによ
り、坩堝中の溶融シリコンの流れを制御するものであ
る。
り、溶融シリコン上に一定の磁界を印加することによ
り、坩堝中の溶融シリコンの流れを制御するものであ
る。
【００２３】さらなる変形例としては二層ＣＺ（ＤＬＣ
Ｚ）法があり、坩堝内の固体シリコン層上に溶融シリコ
ン層を積層し、坩堝内の温度分布を制御して、固体シリ
コン層を溶融しながら、種子結晶をひたし、引き上げる
ものである。
Ｚ）法があり、坩堝内の固体シリコン層上に溶融シリコ
ン層を積層し、坩堝内の温度分布を制御して、固体シリ
コン層を溶融しながら、種子結晶をひたし、引き上げる
ものである。
【００２４】なお、ＤＬＣＺ法を除いて、上記ＣＺ法
は、Materials Science and Engineering,B4(1989)のｐ
１〜１０のStatus and Future of Silicon Grystal Gro
wth (Werner Zulehner著）に開示されている。
は、Materials Science and Engineering,B4(1989)のｐ
１〜１０のStatus and Future of Silicon Grystal Gro
wth (Werner Zulehner著）に開示されている。
【００２５】上記のようにして作成されたＣＺウェーハ
に対して、非酸化雰囲気中で、１１５０℃以上、３０分
以上の熱処理を施す（ステージＳＴ３）。これは例えば
１００％の水素ガス中で、１２００℃、１時間の熱処理
という態様を取ることができる。
に対して、非酸化雰囲気中で、１１５０℃以上、３０分
以上の熱処理を施す（ステージＳＴ３）。これは例えば
１００％の水素ガス中で、１２００℃、１時間の熱処理
という態様を取ることができる。
【００２６】以上のステージＳＴ１〜ＳＴ３によって、
図２（Ａ）に示すような、表面２１からの深さが２０μ
ｍ以上の内部では５×１０7 ｃｍ-3以上であって、上記
表面２１付近の浅い層では５×１０2 〜５×１０6 ｃｍ
-3となる深さ方向のＢＭＤ密度プロファイルを有するウ
ェーハが作成される。
図２（Ａ）に示すような、表面２１からの深さが２０μ
ｍ以上の内部では５×１０7 ｃｍ-3以上であって、上記
表面２１付近の浅い層では５×１０2 〜５×１０6 ｃｍ
-3となる深さ方向のＢＭＤ密度プロファイルを有するウ
ェーハが作成される。
【００２７】このＢＭＤ密度プロファイルは、このウェ
ーハに対し、次のような処理を施すことで顕微鏡等によ
り図２（Ｂ）に示すような状態に視認可能になる。
ーハに対し、次のような処理を施すことで顕微鏡等によ
り図２（Ｂ）に示すような状態に視認可能になる。
【００２８】すなわち、まず、そのウェーハに対し、酸
素雰囲気中で、７８０℃、３時間の熱処理を施す（ステ
ージＳＴ４）。続いて、同じく酸素雰囲気中で、１００
０℃、１６時間の熱処理を施す（ステージＳＴ５）。こ
れにより、ステージＳＴ４で形成されたＢＭＤ核が大き
くなり、図２（Ｂ）に示すような状態となるのである。
素雰囲気中で、７８０℃、３時間の熱処理を施す（ステ
ージＳＴ４）。続いて、同じく酸素雰囲気中で、１００
０℃、１６時間の熱処理を施す（ステージＳＴ５）。こ
れにより、ステージＳＴ４で形成されたＢＭＤ核が大き
くなり、図２（Ｂ）に示すような状態となるのである。
【００２９】これにより、ウェーハの評価が可能とな
る。実際に、ステージＳＴ３として、前述した、１００
％Ｈ２ガス中での１２００℃、１時間の熱処理を採用
し、作成したウェーハを試料として評価を行ってみた。
このとき比較のために、第１の従来例としてＣＺウェー
ハを、第２の従来例としてＣＺウェーハに対し、Ｎ２／
Ｏ２雰囲気中で、１２００℃、４時間熱処理を行ったＩ
Ｇウェーハを、同時に試料として評価を行った。
る。実際に、ステージＳＴ３として、前述した、１００
％Ｈ２ガス中での１２００℃、１時間の熱処理を採用
し、作成したウェーハを試料として評価を行ってみた。
このとき比較のために、第１の従来例としてＣＺウェー
ハを、第２の従来例としてＣＺウェーハに対し、Ｎ２／
Ｏ２雰囲気中で、１２００℃、４時間熱処理を行ったＩ
Ｇウェーハを、同時に試料として評価を行った。
【００３０】この際、もちろん各ウェーハに対し上記ス
テージＳＴ４，ＳＴ５の熱処理を施した。
テージＳＴ４，ＳＴ５の熱処理を施した。
【００３１】赤外トモグラフ法により、本発明により作
成されたウェーハと、従来のＣＺウェーハ、ＩＧウェー
ハのＢＭＤ密度を観察すると、本実施例では図２（Ａ）
に示すよう明確なＤＺ層が観察される。第１の従来例で
あるＣＺウェーハは、図３（Ａ）に示すように、表面Ｂ
ＭＤ密度も高く、深さ方向にほぼ均一にＢＭＤが観察さ
れた。第２の従来例であるＩＧウェーハ図３（Ｂ）では
図３（Ａ）に見られるように表面ＢＭＤの低下がＣＺウ
ェーハよりは見られるが、本実施例図２（Ａ）に比べ多
くなっており、ウェーハ内部に向いゆるやかなＢＭＤ増
加が見られる。
成されたウェーハと、従来のＣＺウェーハ、ＩＧウェー
ハのＢＭＤ密度を観察すると、本実施例では図２（Ａ）
に示すよう明確なＤＺ層が観察される。第１の従来例で
あるＣＺウェーハは、図３（Ａ）に示すように、表面Ｂ
ＭＤ密度も高く、深さ方向にほぼ均一にＢＭＤが観察さ
れた。第２の従来例であるＩＧウェーハ図３（Ｂ）では
図３（Ａ）に見られるように表面ＢＭＤの低下がＣＺウ
ェーハよりは見られるが、本実施例図２（Ａ）に比べ多
くなっており、ウェーハ内部に向いゆるやかなＢＭＤ増
加が見られる。
【００３２】更に、本実施例のステージＳＴ１〜ＳＴ３
より作成されたウェーハと、第１、第２従来例のウェー
ハを用い、１６ＭＤＲＡＭを試作してそのデバイス特性
を調べた結果、製造歩留まりは実施例＞第２従来例＞第
１従来例であった。
より作成されたウェーハと、第１、第２従来例のウェー
ハを用い、１６ＭＤＲＡＭを試作してそのデバイス特性
を調べた結果、製造歩留まりは実施例＞第２従来例＞第
１従来例であった。
【００３３】因みに、本実施例によれば１０％の製造歩
留まり向上が見られた。これは表面部分の結晶欠陥に起
因するＰ−Ｎ接合リーク不良やキャパシタのデータ保持
能力を示すポーズ不良が減少したためであることを確認
した。また、内部ＢＭＤ密度を従来例と比べ高くできる
ため、デバイスプロセスでの汚染を起因とする製造歩留
まりの不安定化防止ができたためであるとも確認した。
留まり向上が見られた。これは表面部分の結晶欠陥に起
因するＰ−Ｎ接合リーク不良やキャパシタのデータ保持
能力を示すポーズ不良が減少したためであることを確認
した。また、内部ＢＭＤ密度を従来例と比べ高くできる
ため、デバイスプロセスでの汚染を起因とする製造歩留
まりの不安定化防止ができたためであるとも確認した。
【００３４】また、本実施例のウェーハと、第１従来例
ウェーハ、及び第２従来例ウェーハそれぞれに対し上記
ステージＳＴ４，ＳＴ５の熱処理を施し、それぞれのウ
ェーハの表面〜１０μｍの平均ＢＭＤ密度、及び２０μ
ｍ以降のＢＭＤ密度を評価した所、表１に示すように本
実施例が本発明の条件を満すことを確認した。また、表
面欠陥の一種であるＳＭＤ（Surface Micro Defed)、酸
化膜耐圧及び酸化膜の絶縁性破壊の時間依存性であるＴ
ＤＤＢ（Time Dependent Dielectric Breakdown)試験に
おける偶発不良率を評価した。表２は各評価結果を示
す。
ウェーハ、及び第２従来例ウェーハそれぞれに対し上記
ステージＳＴ４，ＳＴ５の熱処理を施し、それぞれのウ
ェーハの表面〜１０μｍの平均ＢＭＤ密度、及び２０μ
ｍ以降のＢＭＤ密度を評価した所、表１に示すように本
実施例が本発明の条件を満すことを確認した。また、表
面欠陥の一種であるＳＭＤ（Surface Micro Defed)、酸
化膜耐圧及び酸化膜の絶縁性破壊の時間依存性であるＴ
ＤＤＢ（Time Dependent Dielectric Breakdown)試験に
おける偶発不良率を評価した。表２は各評価結果を示
す。
【００３５】なお、ＳＭＤについては、各ウェーハに対
し、１９７０年に米国ＲＣＡ社が提唱したＲＣＡ洗浄の
うちのアンモニア：過酸化水素：水＝１：１〜２：５〜
７のＳＣ−１液を用いた洗浄（以下、ＳＣ−１洗浄とい
う。）後評価を行った。
し、１９７０年に米国ＲＣＡ社が提唱したＲＣＡ洗浄の
うちのアンモニア：過酸化水素：水＝１：１〜２：５〜
７のＳＣ−１液を用いた洗浄（以下、ＳＣ−１洗浄とい
う。）後評価を行った。
【００３６】
【表１】
【００３７】
【表２】 表２から解るように、本実施例のウェーハでは基板表面
部分のＢＭＤ以外の結晶欠陥であるＳＭＤにおいても第
１従来例、第２従来例と比べて低密度であり、本実施例
により酸化膜耐圧不良、ＴＤＤＢ偶発不良いづれも大幅
に低減できることが確認できた。
部分のＢＭＤ以外の結晶欠陥であるＳＭＤにおいても第
１従来例、第２従来例と比べて低密度であり、本実施例
により酸化膜耐圧不良、ＴＤＤＢ偶発不良いづれも大幅
に低減できることが確認できた。
【００３８】なお、上記ステージＳＴ３の熱処理を行う
場合、Ｈ２、ＣＯ、ＣＯ２、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、
Ｘｅ等の単独の非酸化雰囲気でも、また、上記ガスを混
合した雰囲気でも同様の効果が得られることも確認して
いる。熱処理温度、時間は１１５０℃以上、及び３０分
以上でなければＳｉ基板に固溶している酸素の十分な外
拡散が行えずウェーハ表面付近の十分な結晶欠陥低減が
行えないため、１１５０℃以上、３０分以上の熱処理温
度、時間が必要である。ただし、ステージＳＴ３の熱処
理では温度が１４１５℃以上になると、シリコンの溶解
が生じる。したがって、熱処理温度は１１５０℃以上、
１４１５℃未満とする。
場合、Ｈ２、ＣＯ、ＣＯ２、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、
Ｘｅ等の単独の非酸化雰囲気でも、また、上記ガスを混
合した雰囲気でも同様の効果が得られることも確認して
いる。熱処理温度、時間は１１５０℃以上、及び３０分
以上でなければＳｉ基板に固溶している酸素の十分な外
拡散が行えずウェーハ表面付近の十分な結晶欠陥低減が
行えないため、１１５０℃以上、３０分以上の熱処理温
度、時間が必要である。ただし、ステージＳＴ３の熱処
理では温度が１４１５℃以上になると、シリコンの溶解
が生じる。したがって、熱処理温度は１１５０℃以上、
１４１５℃未満とする。
【００３９】
【発明の効果】以上説明したように本発明によれば、ウ
ェーハ表面からの深さが２０μｍ以上の内部では５×１
０7 ｃｍ-3以上であって、上記表面付近の浅い層では５
×１０2 〜５×１０6 ｃｍ-3となる深さ方向のＢＭＤ密
度プロファイルを有する半導体基板が作成され、ウェー
ハ表面付近を事実上無欠陥化することができると同時に
内部においては十分なゲッタ能力を実現することができ
る。
ェーハ表面からの深さが２０μｍ以上の内部では５×１
０7 ｃｍ-3以上であって、上記表面付近の浅い層では５
×１０2 〜５×１０6 ｃｍ-3となる深さ方向のＢＭＤ密
度プロファイルを有する半導体基板が作成され、ウェー
ハ表面付近を事実上無欠陥化することができると同時に
内部においては十分なゲッタ能力を実現することができ
る。
【００４０】なお、ウェーハ表面より１０μｍまでのＢ
ＭＤ密度が５×１０6 ｃｍ-3より多い場合は表層ＢＭＤ
によるＰ−Ｎ接合リーク不良等のデバイス不良が発生し
問題となる。この場合に当るのが第２従来例であり、よ
り極端な場合が第１従来例である。一方、本発明ではＢ
ＭＤ密度プロファイルが急峻となる。また、ＢＭＤの実
体はＳｉ基板内に固溶している酸素がＳｉＯ２として析
出したものであり、ＢＭＤの成長に従いＢＭＤの体積増
加が消費される母体Ｓｉ結晶の体積減少を上まわる。こ
のためＢＭＤの成長に従い格子歪みが発生し、本発明の
ような急峻なＢＭＤ密度プロファイルでは一層格子歪み
が増大する。このためＢＭＤによる格子歪みが大きすぎ
るとデバイス製造プロセス中熱工程での熱ストレスでＳ
ｉウェーハに転位が発生し、転位によりＰ−Ｎ接合不良
等のデバイス不良が発生する。対策としてはプロセス中
熱工程での熱ストレスの緩和がまず考えられるが、デバ
イス製造プロセスのスループットを落とすことになるた
め、本発明では表面から１０μｍまでのＢＭＤ密度を５
×１０2 ｃｍ-3以上とすることによりデバイス製造プロ
セスのスループットを極端に落とすことなくＢＭＤ密度
プロファイル起因の格子歪みの問題を解決した。また、
ウェーハ表面から１０μｍまでのＢＭＤ密度が５×１０
2 ｃｍ-3未満では現状のＳｉ結晶成長方法では基板内部
のＢＭＤ密度が５×１０7 ｃｍ-3以下となってしまい、
デバイス製造工程での十分なゲッタリング能力が得られ
ずデバイス不良が発生してしまうためこの観点からも表
面から１０μｍまでのＢＭＤ密度を５×１０2 ｃｍ-3以
上とする必要がある。実際に２０μｍ以上内部でのＢＭ
Ｄ密度が５×１０7 ｃｍ-3以下ではゲッタ能力不足のた
めデバイス製造プロセス中の金属汚染によりウェーハ表
面に結晶欠陥（ＯＳＦ、転位）が発生し、Ｐ−Ｎ接合リ
ーク不良等のデバイス不良が発生する事を１６ＭＤＲＡ
Ｍ、及びゲートアレイで確認しており、表面より２０μ
ｍ以上内部のＢＭＤ密度は５×１０7 ｃｍ-3以上必要で
ある事を確認した。
ＭＤ密度が５×１０6 ｃｍ-3より多い場合は表層ＢＭＤ
によるＰ−Ｎ接合リーク不良等のデバイス不良が発生し
問題となる。この場合に当るのが第２従来例であり、よ
り極端な場合が第１従来例である。一方、本発明ではＢ
ＭＤ密度プロファイルが急峻となる。また、ＢＭＤの実
体はＳｉ基板内に固溶している酸素がＳｉＯ２として析
出したものであり、ＢＭＤの成長に従いＢＭＤの体積増
加が消費される母体Ｓｉ結晶の体積減少を上まわる。こ
のためＢＭＤの成長に従い格子歪みが発生し、本発明の
ような急峻なＢＭＤ密度プロファイルでは一層格子歪み
が増大する。このためＢＭＤによる格子歪みが大きすぎ
るとデバイス製造プロセス中熱工程での熱ストレスでＳ
ｉウェーハに転位が発生し、転位によりＰ−Ｎ接合不良
等のデバイス不良が発生する。対策としてはプロセス中
熱工程での熱ストレスの緩和がまず考えられるが、デバ
イス製造プロセスのスループットを落とすことになるた
め、本発明では表面から１０μｍまでのＢＭＤ密度を５
×１０2 ｃｍ-3以上とすることによりデバイス製造プロ
セスのスループットを極端に落とすことなくＢＭＤ密度
プロファイル起因の格子歪みの問題を解決した。また、
ウェーハ表面から１０μｍまでのＢＭＤ密度が５×１０
2 ｃｍ-3未満では現状のＳｉ結晶成長方法では基板内部
のＢＭＤ密度が５×１０7 ｃｍ-3以下となってしまい、
デバイス製造工程での十分なゲッタリング能力が得られ
ずデバイス不良が発生してしまうためこの観点からも表
面から１０μｍまでのＢＭＤ密度を５×１０2 ｃｍ-3以
上とする必要がある。実際に２０μｍ以上内部でのＢＭ
Ｄ密度が５×１０7 ｃｍ-3以下ではゲッタ能力不足のた
めデバイス製造プロセス中の金属汚染によりウェーハ表
面に結晶欠陥（ＯＳＦ、転位）が発生し、Ｐ−Ｎ接合リ
ーク不良等のデバイス不良が発生する事を１６ＭＤＲＡ
Ｍ、及びゲートアレイで確認しており、表面より２０μ
ｍ以上内部のＢＭＤ密度は５×１０7 ｃｍ-3以上必要で
ある事を確認した。
【図１】本発明の一実施例に係る製法プロセスの流れを
示すブロック図。
示すブロック図。
【図２】図１に示す製法によって作成されるウェーハの
ＢＭＤ密度プロファイルをグラフ（Ａ）及び拡大断面図
（Ｂ）によって示す説明図。
ＢＭＤ密度プロファイルをグラフ（Ａ）及び拡大断面図
（Ｂ）によって示す説明図。
【図３】従来のウェーハのＢＭＤ密度プロファイルをグ
ラフ（Ａ）（ＣＺ、ＩＧ）及び拡大断面図（Ｂ）（Ｉ
Ｇ）によって示す説明図。
ラフ（Ａ）（ＣＺ、ＩＧ）及び拡大断面図（Ｂ）（Ｉ
Ｇ）によって示す説明図。
ＳＴ１ チョクラルスキー（ＣＺ）法によるＳｉ育成ス
テージ ＳＴ２ ウェーハ成形ステージ ＳＴ３ ＢＭＤ密度プロファイル形成のための熱処理ス
テージ ＳＴ４ ＢＭＤ核形成のための熱処理ステージ ＳＴ５ ＢＭＤ核拡大のための熱処理ステージ ＳＴ６ ＢＭＤ評価ステージ ２１ デバイス形成面（ウェーハ表面） ２２ ＢＭＤ
テージ ＳＴ２ ウェーハ成形ステージ ＳＴ３ ＢＭＤ密度プロファイル形成のための熱処理ス
テージ ＳＴ４ ＢＭＤ核形成のための熱処理ステージ ＳＴ５ ＢＭＤ核拡大のための熱処理ステージ ＳＴ６ ＢＭＤ評価ステージ ２１ デバイス形成面（ウェーハ表面） ２２ ＢＭＤ
Claims (4)
- 【請求項１】酸素雰囲気中で、７８０℃、３時間の熱処
理を施し、続いて、酸素雰囲気中で、１０００℃、１６
時間の熱処理を施した後にＢＭＤ観察を行ったときの基
板表面から１０μｍの深さまでの平均ＢＭＤ密度が５×
１０2 〜５×１６6 ｃｍ-3であることを特徴とする半導
体基板。 - 【請求項２】基板表面から、２０μｍ以上の深さの層に
おけるＢＭＤ密度が５×１０7 ｃｍ-3以上であることを
特徴とする請求項１記載の半導体基板。 - 【請求項３】溶融半導体中に単結晶の半導体種子結晶を
ひたし、そして引き上げて、前記種子結晶の方位配列を
有する半導体結晶を得る工程と、 前記半導体結晶からなる結晶体を基板状に成形する工程
と、 その基板状成形体に対し非酸化雰囲気中で、１１５０℃
以上、３０分以上の熱処理を施す工程とを含むことを特
徴とする半導体基板の製造方法。 - 【請求項４】前記熱処理工程は、Ｈ２、ＣＯ、ＣＯ２、
Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅの少なくとも１つの非酸
化雰囲気中で、前記基板状成形体に熱処理を施すことを
特徴とする請求項３記載の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6024385A JPH06310517A (ja) | 1993-02-23 | 1994-02-22 | 半導体基板及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-33574 | 1993-02-23 | ||
| JP3357493 | 1993-02-23 | ||
| JP6024385A JPH06310517A (ja) | 1993-02-23 | 1994-02-22 | 半導体基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310517A true JPH06310517A (ja) | 1994-11-04 |
Family
ID=26361887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6024385A Pending JPH06310517A (ja) | 1993-02-23 | 1994-02-22 | 半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310517A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6146911A (en) * | 1998-03-19 | 2000-11-14 | Kabushiki Kaisha Toshiba | Semiconductor wafer and method of manufacturing the same |
| JP2002100631A (ja) * | 2000-09-20 | 2002-04-05 | Shin Etsu Handotai Co Ltd | シリコンウエーハおよびシリコンエピタキシャルウエーハならびにこれらの製造方法 |
| DE10114027A1 (de) * | 2001-03-22 | 2002-10-02 | Infineon Technologies Ag | Verfahren zur Behandlung von Siliziumrohwafern |
| JP2007235153A (ja) * | 2002-04-26 | 2007-09-13 | Sumco Corp | 高抵抗シリコンウエーハ及びその製造方法 |
| JP2008103673A (ja) * | 2006-09-20 | 2008-05-01 | Siltronic Ag | 半導体用シリコンウエハ、およびその製造方法 |
| JP2018190903A (ja) * | 2017-05-10 | 2018-11-29 | グローバルウェーハズ・ジャパン株式会社 | 半導体ウェハの製造方法及び半導体ウェハ |
-
1994
- 1994-02-22 JP JP6024385A patent/JPH06310517A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6146911A (en) * | 1998-03-19 | 2000-11-14 | Kabushiki Kaisha Toshiba | Semiconductor wafer and method of manufacturing the same |
| JP2002100631A (ja) * | 2000-09-20 | 2002-04-05 | Shin Etsu Handotai Co Ltd | シリコンウエーハおよびシリコンエピタキシャルウエーハならびにこれらの製造方法 |
| US6858094B2 (en) | 2000-09-20 | 2005-02-22 | Shin-Etsu Handotai Co., Ltd. | Silicon wafer and silicon epitaxial wafer and production methods therefor |
| DE10114027A1 (de) * | 2001-03-22 | 2002-10-02 | Infineon Technologies Ag | Verfahren zur Behandlung von Siliziumrohwafern |
| JP2007235153A (ja) * | 2002-04-26 | 2007-09-13 | Sumco Corp | 高抵抗シリコンウエーハ及びその製造方法 |
| JP2008103673A (ja) * | 2006-09-20 | 2008-05-01 | Siltronic Ag | 半導体用シリコンウエハ、およびその製造方法 |
| JP2018190903A (ja) * | 2017-05-10 | 2018-11-29 | グローバルウェーハズ・ジャパン株式会社 | 半導体ウェハの製造方法及び半導体ウェハ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010109 |