JPH06310536A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 出力電流が十分に高くて高速なＦＥＴ、並び
にチャネル電子の移動度が高く飽和電子速度の高いＦＥ
Ｔを提供する。 【構成】 半絶縁性ＧａＡｓ半導体基板１上に、バッフ
ァ層２、第１のチャネル層３、第１のスペーサ層４、第
２のチャネル層５、第２のスペーサ層６、第３のチャネ
ル層７およびキャップ層８が順次結晶成長される。次
に、ドレイン領域９およびソース領域１０が形成され、
キャップ層８にショットキ接触してゲート電極１１が形
成される。ドレイン領域９およびソース領域１０にオー
ミック接触してドレイン電極１２およびソース電極１３
が形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、超高速動作をする電界
効果トランジスタ（ＦＥＴ）の構造およびその製造方法
に関するものである。

【０００２】

【従来の技術】従来、超高速動作を実現するＦＥＴとし
て、電流チャネルが形成される活性層をいわゆるパルス
ドープ構造にしたものがある。このパルスドープ構造の
ＦＥＴにおいては、活性層の不純物プロファイルは基板
表面から所定の深さまではアンドープ状態になってい
る。しかし、基板表面から所定の深さに達すると不純物
濃度はパルス状もしくはステップ状に変化して高濃度に
なり、さらに、深い基板位置では再びアンドープ状態に
戻る。このようなパルスドープ構造ＦＥＴとしては、例
えば、米国特許４１６３９８４号公報や次の文献の759
頁に示されている。

【０００３】1986 IEEE IEDM 「A 760mS/mm N+SELF-AL
IGNED ENHANCEMENT MODE DOPED-CHANNEL MIS-LIKE FET
(DMT)」しかし、このようなパルスドープ構造ＦＥＴに
おいては、電流チャネルを形成する電子量を十分に確保
することができない。このため、本出願人による別途の
特許出願（特開平４−２４５６４６号公報）において、
活性層を２層設けたパルスドープ構造を持つＦＥＴが提
案されている。このようなＦＥＴによれば、活性層が２
層設けられているため、電流チャネルを形成する電子量
は増加し、高出力化が図られる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の活性層を２層設ける構造のＦＥＴにおいて、ドレイ
ン電極側の表面空乏層に起因して長ゲート効果が発生す
ると、実効ゲート長が増大すると共にこの表面空乏層に
より、基板の表面側に設けられた活性層が空乏化してし
まう。活性層が空乏化してしまうとチャネル電子の走行
は妨げられ、電流チャネルを形成する電子の総量は減少
した。この結果、上記従来の構造をしたＦＥＴにおいて
は高い電流出力が得られないことがあった。

【０００５】また、上記米国特許に示されるような従来
のパルスドープ構造ＦＥＴにおいては、チャネルを形成
する電子は低電界領域において不純物濃度の高い活性層
を走行する。このため、電子は不純物散乱の影響を大き
く受け、低電界領域において電子移動度は低下した。こ
の結果、素子の高周波動作特性は十分に向上されなかっ
た。また、ゲート電圧の変化に対するドレイン電流の変
化量を表す相互コンダクタンスｇ_m は、一定のゲート電
圧変化にわたって一定値を保持することができなかっ
た。

【０００６】

【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、不純物を高濃度に含
んで薄層化された半導体層をチャネル層とするＦＥＴに
おいて、上記チャネル層はアンドープ層を挟んで上記半
導体層が３層以上形成されていることを特徴とするもの
である。

【０００７】また、不純物を高濃度に含んで薄層化され
た半導体層をチャネル層とするＦＥＴにおいて、上記チ
ャネル層はアンドープ層を挟んで上記半導体層が複数形
成され、これら半導体層のうち最も基板表面側に位置す
る半導体層の上部にアンドープ層を挟んでドーピング層
が形成され、このドーピング層の不純物濃度および厚さ
は、表面空乏層が上記チャネル層にまで広がらない所定
の不純物濃度および所定の厚さに形成されていることを
特徴とするものである。

【０００８】また、不純物を高濃度に含んで薄層化され
た半導体層をチャネル層とするＦＥＴにおいて、上記チ
ャネル層を構成する上記半導体層は複数形成され、これ
ら各半導体層間にはこれら半導体層の不純物濃度に比較
して低濃度に不純物を含む中間濃度層が形成されている
ものである。

【０００９】また、上記中間濃度層は、各半導体層の不
純物が熱処理によってアンドープ層に拡散して形成され
ているものであり、また、不純物濃度が制御された結晶
成長によって形成されているものである。

【００１０】

【作用】表面空乏層の基板表面から深部へ向けての延び
は、最も基板表面側に位置する半導体層によって遮られ
る。チャネル層を構成する半導体層はアンドープ層を挟
んで３層以上形成されており、最も基板表面側に位置す
る半導体層より深い半導体基板には複数の半導体層が設
けられている。このため、最も基板表面側に位置する半
導体層が空乏化しても、電流チャネルを形成する電子量
は十分に確保される。

【００１１】また、最も基板表面側に位置するチャネル
層の上部に所定の不純物濃度および厚さでドーピング層
が形成されていると、表面空乏層の基板表面から深部へ
向けての延びは、チャネル層の上部に設けられたこのド
ーピング層によって遮られる。このドーピング層の下部
にはチャネル層を構成する複数の半導体層が設けられて
いるため、電流チャネルを形成する電子量は十分に確保
される。

【００１２】また、複数の半導体層間に中間濃度層が形
成されたＦＥＴにおいては、この中間濃度層に低濃度に
不純物が含まれているため、この中間濃度層に存在する
不純物によってもチャネル電子が生成される。従って、
電流チャネルを形成する電子は、低電界領域においても
半導体層間の中間濃度層に分布し、半導体層よりも不純
物濃度の低い中間濃度層を走行するようになる。

【００１３】また、この中間濃度層が熱処理が加えられ
て形成される場合には、複数の各半導体層を最も外側で
挟む各層にも不純物が低濃度に含まれ、チャネル電子は
この両最外層にも分布するようになる。従って、チャネ
ル電子は中間濃度層以外にも不純物濃度の低いこの両最
外層を走行するようになる。

【００１４】

【実施例】図１は本発明の第１の実施例によるＦＥＴの
製造方法を示す工程断面図である。以下にこの製造方法
について説明する。

【００１５】半絶縁性ＧａＡｓ半導体基板１上に、ＭＢ
Ｅ（分子線エピタキシ）法やＯＭＶＰＥ（有機金属気相
エピタキシャル）法などの結晶成長技術を用いて以下に
述べる各半導体層が順次堆積させられる。まず、ＧａＡ
ｓ半導体基板１上にアンドープのＧａＡｓバッファ層２
が結晶成長される。このバッファ層２は、ＯＭＶＰＥ法
で形成した場合、III 族原料であるＧａおよびＶ族原料
であるＡｓの各供給比が制御されてバックグラウンド導
電型がｐ^- 型のアンドープに設定される。その不純物濃
度は５×１０¹⁶［cm^-3］以下の低い不純物濃度に抑えら
れる。

【００１６】次に、バッファ層２上にＳｉドープＧａＡ
ｓ層が結晶成長され、第１の半導体層としての第１のチ
ャネル層３が形成される。この第１のチャネル層３はｎ
型不純物であるＳｉイオンを３×１０¹⁸［cm^-3］程度に
高濃度に含み、厚さは８０Åに薄層化される。引き続い
て、この第１のチャネル層３上にアンドープＧａＡｓか
らなる第１のスペーサ層４が５０Åの厚さに結晶成長さ
れる。この第１のスペーサ層４のバックグラウンド導電
性はＯＭＶＰＥ法で形成した場合にはｎ^- 型になってお
り、その不純物濃度は５×１０¹⁵［cm^-3］以下の低い不
純物濃度に抑えられる。なお、この第１のスペーサ層４
のバックグラウンド導電性は、ＭＢＥ法で形成した場合
にはｐ^- 型になる。

【００１７】さらに、この第１のスペーサ層４上に、第
２の半導体層としての第２のチャネル層５、第２のスペ
ーサ層６、第３の半導体層としての第３のチャネル層７
およびキャップ層８が順次結晶成長される（図１（ａ）
参照）。これら第２、第３の各チャネル層５、７は、第
１のチャネル層３と同じ不純物濃度のＳｉドープＧａＡ
ｓを用いて形成され、第２のチャネル層５は７０Åの厚
さ、第３のチャネル層７は８０Åの厚さに形成される。
また、第２のスペーサ層６は第１のスペーサ層４と同じ
アンドープＧａＡｓで同じ厚さに形成される。また、キ
ャップ層８は第１および第２の各スペーサ層４、６と同
じアンドープＧａＡｓによって形成されるが、その厚
さ、つまり、基板表面から第３のチャネル層７までの深
さは４００Åに形成される。

【００１８】次に、リソグラフィ技術を用いてソース・
ドレイン領域パターンが基板表面に形成され、このパタ
ーンをマスクとして高濃度のＳｉイオンが選択的にイオ
ン注入される。この選択イオン注入により、ｎ⁺ 型のド
レイン領域９およびソース領域１０が形成される。次
に、蒸着技術、リソグラフィ技術およびエッチング技術
等を用いてゲート電極１１が形成される（同図（ｂ）参
照）。このゲート電極１１はドレイン領域９から遠ざけ
られた位置に形成される。

【００１９】最後に、同様な蒸着技術やリソグラフィ技
術等が用いられ、ドレイン領域９およびソース領域１０
にオーミック接触したドレイン電極１２およびソース電
極１３が形成される。この電極形成により、ショットキ
接触型ＦＥＴ（ＭＥＳＦＥＴ）が完成される（同図
（ｃ）参照）。

【００２０】本実施例におけるゲート電極１１下の不純
物プロファイルは図２のグラフに示す構成になってい
る。同グラフの横軸は基板表面からの深さｄ［μｍ］を
示し、縦軸はｎ型Ｓｉ不純物の濃度Ｎ_D ［ｃｍ^-3］を示
す。この不純物プロファイルにおいては局部的にパルス
状に不純物濃度が高くなっている。基板表面側のパルス
状部分は高濃度に不純物を含む第３のチャネル層７に相
当するプロファイルであり、これに隣接するパルス状部
分は同じく高濃度に不純物を含む第２のチャネル層５、
さらに基板深部のパルス状部分は第１のチャネル層３に
相当するプロファイルである。

【００２１】このような本実施例によるＦＥＴにおい
て、ドレイン電極１２側の基板表面の界面準位に起因し
て表面空乏層が生じても、この表面空乏層の基板深部へ
の延びは、最も基板の表面側に位置する第３のチャネル
層７によって遮られる。また、この第３のチャネル層７
より深い基板位置には第２および第１の２つのチャネル
層５、３が設けられている。従って、第３のチャネル層
７を走行する電子が表面空乏層によって遮られても、第
２および第１の各チャネル層５、３に高濃度に存在する
不純物によってチャネル電子の量は十分に確保される。

【００２２】すなわち、ドレイン・ソース間に低い電界
が印加されている時には、複数の各チャネル層５、３に
生じた多量の電子の一部は、電子輸送特性の優れたアン
ドープの第２および第１の各スペーサ層６、４並びにバ
ッファ層２に存在する確率が高い。このため、不純物散
乱の影響を受けることなく多くの電子がドレイン・ソー
ス間を高速に走行する。また、ドレイン・ソース間に高
い電界が印加されると、チャネルを形成するさらに多く
の電子はエネルギを得、複数の各チャネル層５、３を挟
んでいる電子輸送特性の優れたアンドープの各スペーサ
層６、４並びにバッファ層２へ飛び出す。このため、や
はり、不純物散乱の影響を受けることなく多量の電子が
ドレイン・ソース間を走行する。この結果、チャネル層
が２層しか形成されていない従来のＦＥＴに比較し、電
子輸送特性の優れた各スペーサ層６、４並びにバッファ
層２にキャリアが存在する割合は増大し、出力電流は表
面空乏層の影響を受けることなく十分に高く維持され
る。従って、従来のように出力が低下するといった問題
は生じない。

【００２３】次に、不純物を高濃度に含んで薄層化され
た半導体層が３層設けられてチャネル層が形成された本
実施例によるパルスドープ構造ＦＥＴと、チャネル層に
半導体層が１層しか形成されていない従来のパルスドー
プ構造ＦＥＴとの特性を比較すると、以下のようにな
る。

【００２４】ここで、従来のパルスドープ構造ＦＥＴは
図３に示される断面構造を有している。つまり、半絶縁
性ＧａＡｓ半導体基板２１上にバックグラウンド導電性
がｐ^- 型のアンドープＧａＡｓバッファ層２２が形成さ
れており、このバッファ層２２上にＳｉ不純物を高濃度
に含むチャネル層２３が形成されている。このチャネル
層２３のＳｉ不純物濃度は３×１０¹⁸［ｃｍ^-3］であ
り、その厚さは２３０Åである。さらに、このチャネル
層２３上にバックグラウンド導電性がｎ^- 型のアンドー
プＧａＡｓからなるキャップ層２４が４００Åの厚さに
形成されている。また、チャネル層２３を挟んでｎ⁺ 型
のドレイン領域２５およびソース領域２６が形成されて
おり、キャップ層２４にショットキ接触してゲート電極
２７が、ドレイン、ソース領域２５、２６にオーミック
接触してドレイン、ソース電極２８、２９が形成されて
いる。

【００２５】図４に示すグラフは上記本実施例によるゲ
ート長０．７μｍ、ゲート幅２０μｍのＦＥＴの特性を
示し、図５に示すグラフは図３に示される従来のゲート
長０．７μｍ、ゲート幅２０μｍのＦＥＴの特性を示し
ている。各グラフの横軸はゲート電圧Ｖ_G ［Ｖ］を示し
ており、０．５０００［Ｖ］／ｄｉｖ．で目盛られてい
る。また、各グラフの縦軸はドレイン電流Ｉ_D ［ｍＡ］
および相互コンダクタンスｇ_m ［ｍＳ］を示している。
各グラフの左に示される縦軸は特性線Ａに対応するドレ
イン電流Ｉ_D を示しており、１．０００［ｍＡ］／ｄｉ
ｖ．で目盛られている。また、各グラフの右に示される
縦軸は特性線Ｂに対応する相互コンダクタンスｇ_m を示
しており、２５．００［ｍＳ］／ｄｉｖ．で目盛られて
いる。

【００２６】各グラフにおける特性線Ａはゲート電圧Ｖ
_G の変化に対するドレイン電流Ｉ_Dの変化を示してお
り、特性線Ｂはゲート電圧Ｖ_G の変化に対する相互コン
ダクタンスｇ_m の変化を示している。これら各グラフの
特性線Ａから、ゲート電圧Ｖ_Gが０［Ｖ］の時における
ドレイン電流Ｉ_D は、図４に示す本実施例によるＦＥＴ
では約７．７［ｍＡ］あるのに対し、図５に示す従来Ｆ
ＥＴでは約６．７［ｍＡ］しかないことが理解される。
すなわち、本実施例によるＦＥＴにおいては高い電流出
力が得られており、高出力のＦＥＴが提供されている。

【００２７】また、各グラフの特性線Ｂから、ゲート電
圧Ｖ_G が０［Ｖ］の時における相互コンダクタンスｇ_m
は、図４に示す本実施例によるＦＥＴでは約１６１［ｍ
Ｓ］あるのに対し、図５に示す従来ＦＥＴでは約１３７
［ｍＳ］しかないことが理解される。すなわち、本実施
例によるＦＥＴにおいては高いｇ_m が得られている。し
かも、本実施例によるＦＥＴにおいては、ｇ_m 値はゲー
ト電圧Ｖ_G 変化に対してより広い範囲にわたって一定に
保たれている。従って、本実施例によるＦＥＴにおいて
はＶ_G −ｇ_m 特性が向上しており、高周波特性の良好な
ＦＥＴが提供される。

【００２８】なお、上記実施例の説明においては、第１
および第３のチャネル層３、７を８０Å、第２のチャネ
ル層５を７０Åの厚さに形成したが、これら各チャネル
層は５０〜１５０Å程度の範囲内の厚さに形成されてい
ればよい。また、第１および第２のスペーサ層４、６を
５０Åの厚さに形成したが、この厚さは、電子の波動関
数の拡がり程度の厚さ、つまり、５０〜２００Å程度の
範囲内の厚さに形成されればよい。また、キャップ層８
を４００Åの厚さに形成したが、３００〜５００Å程度
の範囲内の厚さに形成されればよい。各半導体層をこれ
らの厚さに形成した場合においても上記実施例と同様な
効果が奏される。

【００２９】また、上記実施例の説明においては、第
１，第２および第３のチャネル層３，５および７の各不
純物濃度を３×１０¹⁸［ｃｍ^-3］としたが、１×１０¹⁸
〜５×１０¹⁸［ｃｍ^-3］の範囲の不純物濃度で各チャネ
ル層を形成してもよく、この場合においても上記実施例
と同様な効果が奏される。

【００３０】また、上記実施例の説明においてはチャネ
ル層を構成する半導体層を３層形成した場合について説
明したが、層数はこれに限定されるものでなく、３層以
上形成されていればよく、この場合においても上記実施
例と同様な効果が奏される。

【００３１】また、上記実施例の説明においては各チャ
ネル層３、５、７を等間隔に形成したが、最も基板表面
に近い第３のチャネル層７の基板表面からの形成位置の
みを変えることにより、表面空乏層の基板深部への影響
を除去するようにしてもよい。この場合においても上記
実施例と同様な効果が奏される。

【００３２】図６は本発明の第２の実施例によるＦＥＴ
の構造を示す断面図である。

【００３３】半絶縁性ＧａＡｓ半導体基板３１上には、
バックグラウンド導電性がｐ^- 型に設定されたアンドー
プのＧａＡｓバッファ層３２が結晶成長されている。こ
のバッファ層３２上には第１の半導体層としての第１の
チャネル層３３、第１のスペーサ層３４、第２の半導体
層としての第２のチャネル層３４および第２のスペーサ
層３６が結晶成長されている。第１のチャネル層３３お
よび第２のチャネル層３５はｎ型不純物であるＳｉイオ
ンが高濃度にドープされたＧａＡｓによって形成されて
おり、その不純物濃度は４×１０¹⁸［cm^-3］に高濃度に
設定されている。なお、このチャネル層３３，３５の不
純物濃度は１×１０¹⁸〜５×１０¹⁸［cm^-3］の範囲に設
定される。また、第１および第２の各チャネル層３３、
３５の厚さは８０Åに薄層化されている。第１および第
２の各スペーサ層３４、３６はバックグラウンド導電性
がｎ^- 型のアンドープのＧａＡｓからなり、その不純物
濃度は１×１０¹⁵［cm^-3］以下に設定されている。ま
た、第１のスペーサ層３４の厚さは５０Å、第２のスペ
ーサ層３６の厚さは１５０Åに設定されている。

【００３４】第２のスペーサ３６上にはｎ型のＳｉイオ
ンを不純物に含むドーピング層３７が形成されている。
このドーピング層３７の不純物濃度および厚さは、表面
空乏層が第１および第２の各チャネル層３３、３５にま
で広がらない所定の不純物濃度および所定の厚さ、例え
ば、不純物濃度が４×１０¹⁸［cm^-3］で厚さが５０Åに
形成されている。ドーピング層３７のこの不純物濃度は
１×１０¹⁸〜５×１０¹⁸［cm^-3］の範囲に設定され、こ
の厚さは数１０〜１００Å程度の厚さに形成される。さ
らに、このドーピング層３７上にはキャップ層３８が形
成されており、このキャップ層３８はバックグラウンド
導電性がｎ^- 型のアンドープのＧａＡｓからなり、その
不純物濃度は１×１０¹⁵［cm^-3］以下に設定されてい
る。

【００３５】また、Ｓｉイオンが高濃度にドープされた
ｎ⁺ 型のドレイン領域３９およびソース領域４０が各チ
ャネル層３３、３５およびドーピング層３７に重ねて形
成されている。ゲート電極４１はキャップ層３８にオー
ミック接触して形成されており、ドレイン電極４２およ
びソース電極４３はドレイン領域３９およびソース領域
４０にオーミック接触して形成されている。

【００３６】このような第２の実施例によるＦＥＴにお
いて、ドレイン電極４２側の基板表面の界面準位に起因
して表面空乏層が生じ、この表面空乏層が基板深部に延
びようとしても、この延びはドーピング層３７が上述の
ように所定の不純物濃度および厚さに形成されているた
めに遮られる。また、このドーピング層３７より深い基
板位置には第２および第１の２つのチャネル層３５、３
３が設けられている。従って、電流チャネルを形成する
電子量は、第２および第１の各チャネル層３５、３３に
存在する不純物によって十分に確保され、各チャネル層
３５、３３を挟む電子輸送特性の優れた第２および第１
の各スペーサ層３６、３４にキャリアが存在する確率は
高くなっている。このため、本実施例によっても出力電
流は表面空乏層の影響を受けることなく十分に高く維持
される。また、ドーピング層３７が表面空乏層によって
空乏化することにより、ゲート・ドレイン間の絶縁性は
低下せず、ドレイン耐圧は向上する。

【００３７】なお、上記各実施例の説明においては、半
導体基板１および３１をＧａＡｓによって形成したが、
これに限定されるものではなく、例えば、ＩｎＰやＩｎ
ＧａＡｓ等の半導体基板でも良い。また、ｎ型不純物と
してＳｉを用いたが、ＳｅやＳ等であっても良い。この
ような材料を用いてＦＥＴを形成しても、上記各実施例
と同様な効果が奏される。

【００３８】また、上記実施例の説明においてはチャネ
ル層を構成する半導体層を２層形成した場合について説
明したが、層数はこれに限定されるものでなく、３層以
上形成されていてもよく、この場合においても上記実施
例と同様な効果が奏される。

【００３９】図７は本発明の第３の実施例によるＦＥＴ
の構造を示す断面図であり、このＦＥＴは図８に示す工
程断面図に従って製造される。以下にこの製造方法につ
いて説明する。

【００４０】半絶縁性ＧａＡｓ半導体基板５１上に、Ｍ
ＢＥ（分子線エピタキシ）法やＯＭＶＰＥ（有機金属気
相エピタキシャル）法などの結晶成長技術を用いて以下
に述べる各半導体層が順次堆積させられる。まず、Ｇａ
Ａｓ半導体基板５１上にＧａＡｓバッファ層５２が結晶
成長される（図８（ａ）参照）。このバッファ層５２に
は１×１０¹⁶［cm^-3］程度にｐ型の不純物が含まれる
が、高くても１×１０¹⁷［cm^-3］以下の低い不純物濃度
に抑えられる。

【００４１】次に、バッファ層５２上にＳｉドープＧａ
Ａｓ層が結晶成長され、第１の半導体層としての第１の
チャネル層５３が形成される。この第１のチャネル層５
３はｎ型不純物であるＳｉイオンを３〜５×１０¹⁸［cm
^-3］程度または１〜５×１０¹⁸［cm^-3］程度に高濃度に
含み、厚さは５０〜１００Åに薄層化される。引き続い
て、この第１のチャネル層５３上にアンドープの中間濃
度層５４が１００〜５００Å程度の厚さに結晶成長され
る（同図（ｂ）参照）。この中間濃度層５４はアンドー
プに形成されるため、不純物濃度はまだ極めて低くなっ
ている。

【００４２】次に、この中間濃度層５４上にＳｉドープ
ＧａＡｓ層が結晶成長され、第２の半導体層としての第
２のチャネル層５５が形成される。この第２のチャネル
層５５はＳｉ不純物を第１のチャネル層５３と同程度に
高濃度に含み、また、その厚さも第１のチャネル層５３
と同程度に薄層化される。続いて、この第２のチャネル
層５５上にアンドープＧａＡｓ層が結晶成長され、キャ
ップ層５６が形成される。このキャップ層５６の不純物
濃度はバッファ層５２と同程度に極めて低く設定される
（同図（ｃ）参照）。

【００４３】次に、リソグラフィ技術を用いてソース・
ドレイン領域パターンが基板表面に形成され、このパタ
ーンをマスクとして高濃度のＳｉイオンが選択的にイオ
ン注入される。この選択イオン注入により、ｎ⁺ 型のド
レイン領域５８およびソース領域５９が形成される。次
に、このような積層構造を持つエピタキシャルウエハに
８００〜９００℃で１〜１０秒間のアニール処理が行わ
れる。その後、蒸着技術、リソグラフィ技術およびエッ
チング技術等を用いてゲート電極５７が形成される（同
図（ｄ）参照）。このゲート電極５７はドレイン領域５
８から遠ざけられた位置に形成される。

【００４４】最後に、同様な蒸着技術やリソグラフィ技
術等が用いられ、ドレイン領域５８およびソース領域５
９にオーミック接触したドレイン電極６０，ソース電極
６１が形成される。この電極形成により、図７に示され
る構造のショットキ接触型ＦＥＴ（ＭＥＳＦＥＴ）が完
成されることになる。

【００４５】本実施例においては、各層５２〜５６を結
晶成長した後に上述したアニール処理が行われるため、
電流チャネルが形成されるゲート電極５７下部の不純物
プロファイルは図９のグラフに示す構成になっている。
同グラフの横軸は基板表面からの深さｄ［オングストロ
ーム］を示し、縦軸はｎ型Ｓｉ不純物の濃度Ｎ_D ［ｃｍ
^-3］を示す。また、実線で示される不純物プロファイル
Ａはアニール処理後のプロファイルを示し、点線で示さ
れる不純物プロファイルＢはアニール処理前のプロファ
イルを示している。アニール前のプロファイルＢにおい
てはパルス状に不純物濃度が高くなっており、基板表面
側のパルス状部分は高濃度に不純物を含む第２のチャネ
ル層５５に相当し、基板の深い側のパルス状部分は同じ
く高濃度に不純物を含む第１のチャネル層５３に相当し
ている。このような不純物プロファイルを持つ積層構造
にアニール処理が行われることにより、各チャネル層５
３，５５に高濃度に含まれたＳｉイオンは、各チャネル
層５３，５５を挟むバッファ層５２，中間濃度層５４お
よびキャップ層５６に拡散する。このため、ゲート電極
下の不純物プロファイル形状は、段階的なパルス状から
少しだれた山状になり、図示する不純物プロファイルＡ
になる。

【００４６】すなわち、各チャネル層５３，５５に挟ま
れて形成されたアンドープ状態であった中間濃度層５４
は、約１×１０¹⁷［cm^-3］程度の濃度の不純物を含むよ
うになる。この中間濃度層５４の不純物濃度は、第１の
チャネル層５３および第２のチャネル層５５の不純物濃
度３〜５×１０¹⁸［cm^-3］または１〜５×１０¹⁸［c
m^-3］よりも低く設定される。また、各チャネル層５
３，５５を最も外側で挟むバッファ層５２およびキャッ
プ層５６にも各チャネル層５３，５５に含まれていた不
純物が拡散し、この両最外層のチャネル層接触部分にも
各チャネル層５３，５５の不純物濃度よりも低い濃度の
不純物が含まれるようになる。

【００４７】従って、このような構造をした本実施例に
よるＭＥＳＦＥＴにおいては、各チャネル層５３，５５
を挟むバッファ層５２，中間濃度層５４およびキャップ
層５６に低濃度に不純物が含まれるため、これら各層５
２，５４，５６に存在するＳｉ不純物によってもチャネ
ル電子が生成される。従って、電流チャネルを形成する
電子は、低電界領域、つまり、ドレイン側に比べて低い
電界が形成されるソース側において、各チャネル層５
３，５５を挟む各層５２，５４および５６に分布する。
このため、チャネル電子は各チャネル層５３，５５より
も不純物濃度の低いこれら各層５２，５４および５６を
も走行するようになり、不純物散乱を受ける影響は低減
する。この結果、ソース側の低電界領域における電子移
動度は向上する。

【００４８】また、高電界が形成されるドレイン側にお
いては、各チャネル層５３，５５を走行する電子はこの
高電界からエネルギを得てより高いエネルギ準位に存在
するようになる。従って、チャネル電子は高濃度に不純
物を含む各チャネル層５３，５５から飛び出し、各チャ
ネル層５３，５５を挟む不純物濃度の低いバッファ層５
２，中間濃度層５４およびキャップ層５６を走行するよ
うになる。このため、ドレイン側の高電界領域において
も、チャネル電子が不純物散乱から受ける影響は少な
く、電子飽和速度は低下しない。

【００４９】従って、本実施例によるＦＥＴによれば、
ソース側からドレイン側のチャネル全体にわたって電子
移動度は高くなる。また、電子飽和速度も劣化しない。
このため、素子の高周波特性は向上する。また、ＦＥＴ
の相互コンダクタンスｇ_m は一定のゲート電圧変化にわ
たって一定値に保持されるようになり、相互コンダクタ
ンスｇ_m のゲート電圧変化に対する変化は平坦な特性を
示すようになる。

【００５０】また、上記第３の実施例の説明において
は、アニール処理により、各チャネル層５３，５５にあ
る不純物をアンドープ状態の半導体層に拡散させ、中間
濃度層５４を形成したが、次のように中間濃度層５４を
形成してもよい。つまり、半導体基板５１上に堆積させ
る各半導体層を結晶成長する際に、原料に含ませる不純
物濃度を制御することによっても適度に不純物を含む中
間濃度層を形成することが可能である。また、バッファ
層およびキャップ層に相当する層に、上記実施例と同様
に適度に不純物を含ませて形成することも可能である。
このような製造方法および構造によっても上記実施例と
同様な効果が奏され、チャネル電子の移動度は高くな
り、また、電子飽和速度も高く維持される。

【００５１】なお、上記第３の実施例の説明において
は、半導体基板５１をＧａＡｓによって形成したが、こ
れに限定されるものではなく、例えば、ＩｎＰやＩｎＧ
ａＡｓ等の半導体基板でも良い。また、ｎ型不純物とし
てＳｉを用いたが、ＳｅやＳ等であっても良い。このよ
うな材料を用いてＦＥＴを形成しても、上記実施例と同
様な効果が奏される。

【００５２】また、上記各実施例の説明においては、ゲ
ート電極１１，４１，５７がドレイン電極１２，４２，
６０から遠ざけられて形成され、ゲート・ドレイン間の
耐圧特性が向上されたＦＥＴについて説明したが、これ
に限定されるものではない。すなわち、ゲート電極がド
レイン・ソース間の中央に形成された構造のＦＥＴや、
ゲート電極がリセスに形成された構造のＦＥＴ等に上記
各実施例を適用してもよく、上記各実施例と同様な効果
が奏される。

【００５３】

【発明の効果】以上説明したように本発明によれば、表
面空乏層の基板表面から深部へ向けての延びは、最も基
板表面側に位置する半導体層によって遮られる。または
チャネル層の上部に設けられたドーピング層によって遮
られる。また、最も基板表面側に位置する半導体層また
はドーピング層よりも深い半導体基板には複数の半導体
層が設けられている。このため、電流チャネルを形成す
る電子量は、チャネル層を構成するこれら複数の半導体
層によって十分に確保される。従って、出力電流は表面
空乏層の影響を受けることなく十分に高く維持され、高
出力で高速動作をするＦＥＴが提供される。

【００５４】また、複数の半導体層間の中間濃度層には
低濃度に不純物が含まれているため、中間濃度層に存在
する不純物によってもチャネル電子が生成される。従っ
て、電流チャネルを形成する電子は、低電界領域におい
ても半導体層間の中間濃度層に分布し、チャネル形成す
る半導体層よりも不純物濃度の低い中間濃度層を走行す
るようになる。このため、低電界領域におけるチャネル
電子の移動度は高くなり、また、電子飽和速度も高く維
持され、素子の高周波特性は向上する。また、相互コン
ダクタンスｇ_m も一定のゲート電圧変化にわたって一定
値が保持されるようになる。

【００５５】また、熱処理が加えられて中間濃度層が形
成される場合には、複数の各半導体層を最も外側で挟む
各層にも不純物が低濃度に含まれ、チャネル電子はこの
両最外層にも分布するようになる。従って、チャネル電
子は中間濃度層以外にも不純物濃度の低いこの両最外層
を走行するようになる。このため、低電界領域における
チャネル電子の移動度はさらに高まり、素子の高周波特
性はさらに向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるＦＥＴの製造工程
を示す工程断面図である。

【図２】第１の実施例によるＦＥＴのゲート電極下の不
純物プロファイルを示すグラフである。

【図３】第１の実施例によるＦＥＴの有効性を示すため
にこれと比較される従来の単一チャネル構造のＦＥＴを
示す断面図である。

【図４】図１に示された第１の実施例によるＦＥＴの特
性を示すグラフである。

【図５】図３に示された従来のＦＥＴの特性を示すグラ
フである。

【図６】本発明の第２の実施例によるＦＥＴの構造を示
す断面図である。

【図７】本発明の第３の実施例によるＦＥＴの構造を示
す断面図である。

【図８】図７に示された第３の実施例によるＦＥＴの製
造方法を示す工程断面図である。

【図９】第３の実施例によるＦＥＴのゲート電極下の不
純物プロファイルを示すグラフである。

【符号の説明】

１，３１，５１…半絶縁性ＧａＡｓ半導体基板、２，３
２，５２…バッファ層、３，３３，５３…第１のチャネ
ル層（半導体層）、４，３４…第１のスペーサ層、５，
３５，５５…第２のチャネル層（半導体層）、６，３６
…第２のスペーサ層、７…第３のチャネル層（半導体
層）、８，３８，５６…キャップ層、９，３９，５８…
ドレイン領域、１０，４０，５９…ソース領域、１１，
４１，５７…ゲート電極、１２，４２，６０…ドレイン
電極、１３，４３，６１…ソース電極、５４…中間濃度
層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 成 神奈川県横浜市栄区田谷町１番地 住友電 気工業株式会社横浜製作所内 (72)発明者 桑田 展周 神奈川県横浜市栄区田谷町１番地 住友電 気工業株式会社横浜製作所内 (72)発明者 乙部 健二 神奈川県横浜市栄区田谷町１番地 住友電 気工業株式会社横浜製作所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 不純物を高濃度に含んで薄層化された半
   導体層をチャネル層とする電界効果トランジスタにおい
   て、 前記チャネル層はアンドープ層を挟んで前記半導体層が
   ３層以上形成されていることを特徴とする電界効果トラ
   ンジスタ。
2. 【請求項２】 不純物を高濃度に含んで薄層化された半
   導体層をチャネル層とする電界効果トランジスタにおい
   て、 前記チャネル層はアンドープ層を挟んで前記半導体層が
   複数形成され、これら半導体層のうち最も基板表面側に
   位置する半導体層の上部にアンドープ層を挟んでドーピ
   ング層が形成され、このドーピング層の不純物濃度およ
   び厚さは、表面空乏層が前記チャネル層にまで広がらな
   い所定の不純物濃度および所定の厚さに形成されている
   ことを特徴とする電界効果トランジスタ。
3. 【請求項３】 不純物を高濃度に含んで薄層化された半
   導体層をチャネル層とする電界効果トランジスタにおい
   て、 前記チャネル層を構成する前記半導体層は複数形成さ
   れ、これら各半導体層間にはこれら各半導体層の不純物
   濃度に比較して低濃度に不純物を含む中間濃度層が形成
   されていることを特徴とする電界効果トランジスタ。
4. 【請求項４】 前記中間濃度層は、前記チャネル層を構
   成する前記各半導体層の不純物が熱処理によってアンド
   ープ層に拡散して形成されていることを特徴とする請求
   項３記載の電界効果トランジスタ。
5. 【請求項５】 前記中間濃度層は、不純物濃度が制御さ
   れた結晶成長によって形成されていることを特徴とする
   請求項３記載の電界効果トランジスタ。
6. 【請求項６】 アンドープ層を形成する工程と、不純物
   を高濃度に含んで薄層化された半導体層を前記アンドー
   プ上に形成する工程と、前記アンドープ層を形成する前
   記工程および前記半導体層を形成する前記工程を繰り返
   して前記半導体層を複数設け前記チャネル層を形成する
   工程と、これら工程の後に熱処理を行って前記各半導体
   層に含まれる不純物を前記各アンドープ層に拡散させて
   前記中間濃度層を形成する工程とを備え、請求項４記載
   の電界効果トランジスタを製造することを特徴とする電
   界効果トランジスタの製造方法。
7. 【請求項７】 不純物を高濃度に含んで薄層化された半
   導体層を形成する工程と、不純物濃度が制御された結晶
   成長によって前記半導体層の不純物濃度に比較して低濃
   度に不純物を含む中間濃度層を形成する工程と、前記半
   導体層を形成する前記工程および前記中間濃度層を形成
   する前記工程を繰り返して前記半導体層を複数設け前記
   チャネル層を形成する工程とを備え、請求項５記載の電
   界効果トランジスタを製造することを特徴とする電界効
   果トランジスタの製造方法。