JPH06310601A - レイアウト設計方法 - Google Patents

Abstract

(57)【要約】 【構成】 レイアウト後に遅延解析を行ないパス遅延が
要求仕様を満たさないパスをクリティカルパスとして抽
出し（１２）、クリティカルパスを構成するネットのう
ちファンアウトが大きなネットに対して、駆動側のセル
を複写して、クリティカルパスに属するピンペアを複写
したセルで駆動するように回路変更を行ない配線容量・
セルの入力容量による遅延を減少させるファンアウト分
解し（１３〜１６）、セルの複写によって配線が長くな
ることを避けるために複写したセルと元のセルとを１つ
のグループに近接して配置されるようにグループ制約を
自動的に付加し（１８）、複写したセルの前段のセルの
駆動力不足が起こる場合には自動的にセルの駆動力変更
を行ない（１７）、変更した論理接続情報と制約情報を
もとにレイアウトを再実行する。 【効果】 レイアウト中にクリティカルパスの遅延を減
少させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファンアウトが大きく
配線長の長い部分についてクリティカルパスのファンア
ウトを減らす様に回路変更（ＥＣＯ）して遅延を減少さ
せることができるレイアウト設計方法、およびファンア
ウトの大きなネットにつながるセルに対してグループ制
約を自動的に生成し、ゲート配置の広がりをおさえ配線
遅延を減少させることができるレイアウト設計方法に関
する。

【０００２】

【従来の技術】半導体集積回路において、信号伝達時間
（遅延）が要求仕様を満たさないか、要求仕様に近いパ
スをクリティカルパスと呼ぶ。半導体集積回路が正常な
動作をして、高い性能を発揮するためにはクリティカル
パスの遅延を減少させる必要がある。クリティカルパス
は典型的には２つのフリップフロップ間のゲートとネッ
トの連鎖で表現される。近年、回路の微細化、大規模化
に伴いクリティカルパスにおける遅延は、ゲートの内部
遅延よりも配線部分の遅延が支配的になってきている。

【０００３】従来の設計手法では、図１５のように、論
理設計１０１においてネットリストを決定し、そのネッ
トリストに従ってレイアウト１０２を行なう。論理設計
１０１の段階では配置配線後の配線長を予測して遅延計
算を行なう。この計算結果を用いて、セルの駆動力の決
定や、遅延最適化処理を行なっている。しかしながら、
論理設計段階ではセルが未配置状態のため、レイアウト
１０２後の配線長を精度良く見積もることは困難であ
り、遅延計算はどうしても誤差を多く含んだものとなっ
てしまい最適化が十分になされないという問題がある。

【０００４】一方、レイアウト１０２においては、与え
られたネットリストに従って配置配線を行ない、ネット
リストは変更しない。そのため、ネットリストの最適化
が不十分な場合には、その不十分なネットリストで最適
なものしか得ることができないという問題があった。

【０００５】特に、ファンアウトの大きなネットについ
ては、論理設計１０１の段階で高駆動力セルを使用する
などの対策はとられているが、予測よりも大幅に配線長
が長くなった場合にはそれでは不十分であるという問題
があった。

【０００６】ところで、クリティカルパスの遅延を減ら
すためには配線長を減らすことが重要になる。配線長を
減らして遅延を減少させるために、従来、図１６のよう
にクリティカルパス上のゲートが互いに近くに配置され
るように、指定したゲートが決められた範囲以上に広が
って配置されないようにグループ制約をつけるという手
法が存在する（特開平４−３６４７１）。

【０００７】グループ制約は指定されたゲートが指定範
囲内に配置されるようにする制約のことを指す。この手
法では、クリティカルパス上のゲートは互いに近くに配
置されるが、同じネットにつながっていながらも、クリ
ティカルパス上に無いゲートが散らばって配置されてし
まうことがあり、クリティカルパス上のあるゲートとゲ
ート間のネットは短くなるが、遅延としてはあまり変化
がないという場合がある。

【０００８】これは、パスのネットの遅延は配線に付随
する配線容量によって決まってくるが、配線容量はパス
上のゲートとゲート間の配線長だけで決まるのではな
く、パス上にはないがネットにはつながっているゲート
との間の配線長も関係してくるからである。

【０００９】つまり、パス上のゲートを寄せて配置した
場合でも、そのネットにつながったゲートとの間の配線
が長いままだと遅延が改善されない場合がある（図１７
参照）。特にファンアウトが大きなネットは配線長が長
くなる傾向にあり、クリティカルパス中でその部分がネ
ックになる場合があった。

【００１０】

【発明が解決しようとする課題】従来の設計フローで
は、論理設計の段階でネットリストを決定し、それに従
ってレイアウトを行なっている。論理設計の段階では、
レイアウト後の配線長を精度良く見積もることは困難で
あるため精度の高い遅延計算はできない場合がある。そ
のため、論理設計段階での見積もりの遅延を用いた最適
化では不十分な場合があり、その結果を使用して行なわ
れるレイアウト結果も最適なものが得られないという欠
点があった。特にファンアウトの大きなネットは予想以
上に配線長が長くなることがあり遅延の要因となってい
た。

【００１１】また、従来の設計方法では、クリティカル
パス上のあるゲートとゲート間のネットは短くなるが、
遅延としてはあまり変化がないという欠点もあった。

【００１２】そこで、この発明は、このような事情に鑑
みて成されたものであり、第１の発明の目的とするとこ
ろは、クリティカルパスのファンアウトを減らす様に回
路変更してクリティカルパスの遅延を減少させることが
できるレイアウト設計方法を提供することにある。

【００１３】また、第２の発明の目的とするところは、
ファンアウトの大きなネットに接続していてクリティカ
ルパス上にないゲートに対して、グループ制約を自動的
に生成して、ゲートの配置の広がりを抑えることでクリ
ティカルパスの遅延を減少させることができるレイアウ
ト設計方法を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成させるた
め、第１の発明は、半導体基盤上に複数のゲートを配置
し、論理ゲート間を信号配線で接続する半導体集積回路
のレイアウト設計方法において、レイアウト後に遅延解
析を行ないパス遅延が要求仕様を満たさないパスをクリ
ティカルパスとして抽出する工程と、前記クリティカル
パスを構成するネットのうちファンアウトが大きなネッ
トに対して、駆動側のセルを複写して、クリティカルパ
スに属するピンペアを複写したセルで駆動するように回
路変更を行ない配線容量・セルの入力容量による遅延を
減少させるファンアウト分解の工程と、セルの複写によ
って配線が長くなることを避けるために複写したセルと
元のセルとを１つのグループに近接して配置されるよう
にグループ制約を自動的に付加する工程と、複写したセ
ルの前段のセルの駆動力不足が起こる場合には自動的に
セルの駆動力変更を行なう工程と、変更した論理接続情
報と制約情報をもとにレイアウトを再実行する工程とを
含むことを特徴としている。

【００１５】特に、第１の発明における前記ファンアウ
ト分解の工程では、同じネットを通るクリティカルパス
のピンペアが複数存在する場合には、それぞれがファン
アウト１となるようにファンアウト分解を行ない、同じ
ネットを通るクリティカルパスのピンペアのほとんどが
クリティカルパスに含まれており、複写セルのファンア
ウト及び接続するネットの配線長が遅延に対して与える
影響が無視できなくなる場合には、上記ピンペアに接続
するセルを近接して配置されているセル同士や、出力が
同一のセルで使用されているセル同士など論理的に関係
の深いセル同士をグループとしてまとめてピンペアの集
合を複数のグループに分類し、グループ１つ毎に駆動側
セルの複写を行ない、グループのセルに対してグループ
制約を付加し、セルの複写の結果、冗長セルが生じた場
合には削除することを特徴としている。

【００１６】特に、第１の発明における前記ファンアウ
ト分解の工程では、同じネットを通るクリティカルパス
のピンペアが複数存在する場合には、それぞれがファン
アウト１となるようにファンアウト分解を行ない、同じ
ネットを通るクリティカルパスのピンペアのほとんどが
クリティカルパスに含まれており、複写セルのファンア
ウト及び接続するネットの配線長が遅延に対して与える
影響が無視できなくなる場合には、上記ピンペアに接続
するセルを近接して配置されているセル同士や、出力が
同一のセルで使用されているセル同士など論理的に関係
の深いセル同士をグループとしてまとめてピンペアの集
合を複数のグループに分類し、グループ１つ毎に駆動側
セルの複写を行ない、グループのセルに対してグループ
制約を付加し、セルの複写の結果、冗長セルが生じた場
合には削除することを特徴としている。

【００１７】また、第２の発明は、半導体基盤上に複数
のゲートを配置し、論理ゲート間を信号配線で接続する
半導体集積回路のレイアウト設計方法において、初期的
なレイアウトが与えられている場合に、遅延解析をおこ
ないパス遅延が要求仕様を満たさないパスをクリティカ
ルパスとして抽出する工程と、ゲート間を結ぶすべての
ネットのファンアウト毎の平均配線長を求める工程と、
前記クリティカルパスを構成するネットのうち、前記の
平均配線長よりも長いネット長を持つネットを抽出する
工程と、抽出されたネットの内、ファンアウトが指定さ
れた値より大きな値を持つネットを抽出する工程と、前
記ネットにつながるゲートに対してグループのサイズを
計算してグループ制約を生成する工程とを含むことを特
徴としている。

【００１８】

【作用】上記手段により、第１の発明は、配置後の遅延
解析の情報を用いることで、配線による遅延を精度良く
見積もることができる。遅延解析結果から、仕様以上の
遅延を持ったクリティカルパスを抽出する。チップを動
作させるためにはクリティカルパスの遅延を仕様以下に
減少させる必要がある。

【００１９】ファンアウト分解するためにはクリティカ
ルパスからファンアウトの大きなネットを選び出す。こ
れは、ファンアウトの大きなネットは配線が長く遅延が
大きいことに加え、駆動するセル容量も大きいため、分
解によって遅延の大幅な改善が期待できるためである。

【００２０】クリティカルパスの遅延のみ減少させるこ
とで十分なため、クリティカルパスのウェイの遅延を減
少させるようにファンアウト分解する。ファンアウト分
解とは、対象ネットのファンアウト数を減少させるよう
な回路変更のことを指す。ファンアウトを減らすこと
で、配線長及び次段以降の駆動容量を減らすことができ
るため、遅延を減少させることができる。

【００２１】ファンアウト分解するため、クリティカル
パスのウェイとなるピンペアに対して、ピンペアが属す
るネットを駆動するセルを複写する。上記ピンペアが新
しく複写されたセルで駆動されるように回路の接続を変
更する複写したセルの入力は複写前と同じものを使用す
る。

【００２２】実際に回路変更する前に回路変更後の配線
長を見積もって遅延計算し、遅延が減少する場合は、変
更する。この際、複写したセルを駆動するセルは負荷が
増大するために、駆動するセルが駆動能力の上限を越え
たり、もしくはそれに近くなることで性能が悪化する場
合がある。このような場合はセルの駆動力が変更した場
合の遅延計算も行ない遅延が減少するか否かを判断す
る。

【００２３】一つのネットに対して複数のクリティカル
パスのピンペアが存在する場合がある。このような場合
には、着目ネットのうちクリティカルパスに属するピン
ペアは全てファンアウト１になるようにファンアウト分
解する。これは、配線がもっとも短くなり容量の点でも
最適となるためである。

【００２４】しかしながら、前段セルに対する負荷が増
大するために制限が存在する。このため、前段セルのフ
ァンアウトの増大を抑えるために、クリティカルパスに
属するピンペアが多数存在する場合は複数のピンペアを
まとめたグループとし、グループ毎に１つ駆動側セルの
複写を行なう。グループを作成する際には、近接されて
配置されたセル同士や出力が同じセルで使われているセ
ル同士をグループにするなど、セルの配置位置、論理的
な接続を考慮する。

【００２５】複数のセルを１つのセルで駆動するため、
ファンアウト１にまで分解した場合よりも配線長が増大
する。この影響を最小限に抑えるため、対象セルにグル
ープ制約をつけて配置の広がりを抑え、効果が上がるよ
うにする。ファンアウトを減少させた結果、駆動力向上
のために挿入されていたインバータチェイン等（インバ
ータを２個直列に並べたもの）が不必要になる場合があ
る。削除した方が遅延が減少する場合には削除する。

【００２６】また、第２の発明は、ゲートを初期配置し
て、遅延解析を行ないクリティカルパスを抽出する。こ
れはゲートの概略位置を決定することで配線長の予測精
度を上げるためである。次に、グループをつける際の指
標とするためにファンアウト（ネットの分岐数）毎の平
均配線長を計算する。

【００２７】これはファンアウトを無視して平均配線長
をとると、ネットの中で多数を占めるファンアウトの小
さなネットで平均長が決まってしまい、ファンアウトの
大きなネット（ゲート数が多いためにネット長が長くな
る傾向にある）が必要がないにもかかわらず選択されて
しまうのを避けるためである。

【００２８】これを用いて、指定したファンアウト以上
のネットの内、平均以上の配線長を持ったネットを抽出
する。配線長が長いものを短くしたものを短くした方が
効果が高いため、このようにする。それらのネットにつ
ながるゲートのうち、クリティカルパスの駆動側につな
がるゲート以外をグループの対象とする。

【００２９】これは、クリティカルパス上にあるゲート
は従来手法でよせて配置することができるためである。
選択されたゲートの組に対して、グループのサイズを計
算してグループ制約を生成する。

【００３０】

【実施例】以下、本発明の実施例を図を用いて説明す
る。 第１の発明 図１は、第１の発明に係わるレイアウト設計方法の大ま
かなフローチャートである。論理設計１の後、レイアウ
ト２を行うのは従来と同様であるが、レイアウト２の処
理中に通常、論理設計１で行われるＥＣＯ処理（回路変
更）４が配置・配線３後に追加されている。

【００３１】図２は、図１で示したレイアウト２の詳細
を示すフローチャートである。図中、ステップ１４〜１
８が第１の発明の特徴となるＥＣＯ処理の部分である。
図２において、まず配置後に遅延解析を行ないクリティ
カルパスの抽出をする（１１，１２）。もしクリティカ
ルパスが存在しないなら要求仕様を満たしているので終
了する（１３否定）。

【００３２】クリティカルパスが存在する場合には、ク
リティカルパスのネットのうち、ファンアウトが指定値
以上のものを選び出す（１４）。選び出されクリティカ
ルネットの中から１つのネットを選び出し、ネットに接
続する被駆動側のセルをクリティカルパスに属するか否
かで２つに分ける（１５）。

【００３３】まず、クリティカルなピンペアが１つのみ
存在する場合は、着目したネットのクリティカルパスに
属するピンペアの数だけ駆動側のセルを複写する（１
６）。新しく複写したセル一つで、クリティカルパスに
属するピンペア一つを駆動する。このようにしてクリテ
ィカルパスに属するピンペアがファンアウト１となるよ
うにする（図３参照）。

【００３４】一方、同一ネットに複数のクリティカルな
ピンペアが存在する場合は、前記のようにした場合、ネ
ットに多数のクリティカルピンペアが存在すると前段セ
ルの部分でファンアウトが増大して、遅延が増大する場
合がある。そこで、クリティカルピンペア数だけセルを
複写した場合の前段の入力容量による遅延が、複写前の
着目ネットが属する段の入力容量による遅延よりも大き
くなる場合は、以下のようにグループを作る（図４，５
参照）。

【００３５】配置位置を見て、近接したセル、もしくは
出力が同じセルで使用されているセル同士など、配置位
置や論理的な接続で関係の深いものをまとめてグループ
とする（図６参照）。複数のピンペアをグループにした
場合は、図５のように配置位置の広がりを抑えるため
に、ピンペアにつながったセルに対してグループ制約を
合わせて付加する。

【００３６】クリティカルパスに属さないセルはそのま
ま元のセルに接続しておく。複写したセルと元のセルと
が離れて配置されると、遅延が増大するため、図７のよ
うに元のセルと複写したセルとを１つのグループにして
グループ制約をつける（１８）。回路変更した場合の遅
延の減少分を見積もり、この変更を受け入れるかどうか
の指標とする。

【００３７】遅延の減少分＝着目ネットの配線容量およ
び入力容量の減少による遅延の減少分 遅延の増大分＝前段のネットのファンアウトの増大によ
る配線遅延の増大分および、入力容量による遅延の増大
分 遅延減少分＞遅延増大分 の時のみ、変更を行う。

【００３８】ここで、必要ならば、セル駆動力の調整を
行う（１７）。また、ファンアウトが減った結果インバ
ータチェイン（IV−IVの連鎖）などが不必要になった場
合は削除する（図８参照）。最後に、まだネットが残っ
ていたらステップ１６を繰り返す。

【００３９】なお、変換の結果、セル数が増えるために
配置に負担がかかる。変更される部分が多くこれが問題
となる場合には、遅延改善の効果の高いものから選択し
て変更することでこれを回避することができる。

【００４０】第２の発明 図９は、第２の発明に係わる一実施例のフローチャート
である。始めに配置をして遅延解析を行ないクリティカ
ルパスの抽出をする（２１）。もしクリティカルパスが
存在しないなら要求仕様を満たしているので終了する。
存在する場合は、遅延時間の解析結果から全てのネット
についての平均配線長をファンアウト毎に集計して算出
する（２２）。

【００４１】クリティカルパスに含まれるネットのう
ち、この平均配線長よりも長く、ファンアウトが指定し
た値よりも大きいネットを抽出する（２３）。抽出され
たネットから遅延が大きい順に一つ選んで（２４）、そ
のネットにつながるゲートをグループの対象とする（図
１０参照）。

【００４２】ただし、クリティカルパスの駆動ゲートは
除いてグループとする。また、すでにグループに含まれ
ているゲートは新たにグループにはしない。これは一つ
のゲートが多数のグループに属すると、配置の難易度を
あげ、実行時間を増大させる可能性があるからである
（図１１参照）。選んだゲートに対してグループのサイ
ズを計算する（２５）。グループのサイズの計算は、例
として次の３つの方法が考えられる。

【００４３】・まず、パスの遅延を構成するネットに理
想ネット遅延の比で割り振る。理想ネット遅延はファン
アウトから計算することができる。また、ネットの遅延
とファンアウト、ゲートのドライブ力からネット長を見
積もることが可能である。これを用いて各ネットの遅延
からネット長を算出する。これを目的ネット長とする。
最後に目的ネット長をグループのハーフペリメータのサ
イズとする（図１２参照）。

【００４４】・ゲートの母体サイズと、ゲートの数（フ
ァンアウト数）から配線長を見積もることができる（図
１３参照）。これを逆に使い、配線長（目的）とゲート
数から仮想的な母体サイズを算出して、それをグループ
のサイズとする。 ・グループにするゲートを縦に敷き詰めた場合、横に敷
き詰めた場合をそれぞれグループの縦横の長さとする
（図１４参照）。 抽出されたネット全てに対してこの操作を繰り返してグ
ループ制約を生成する（２７）。

【００４５】

【発明の効果】以上のように、第１の発明により、ファ
ンアウトを減らすことでファンアウト容量を減らすこと
に加え、配線も短くなり、クリティカルパスの遅延を減
少させることができる。セルを増やすためにその部分の
遅延は増大するが、全体の遅延が減少する場合のみに変
換するので問題とはならない。

【００４６】また、第２の発明は、ファンアウトが大き
く配線長の長いネットにつながるゲートに対して、自動
的にグループ制約を生成して、クリティカルパスの遅延
を減らすことができる。

【図面の簡単な説明】

【図１】第１の発明においてＥＣＯ処理を加えたレイア
ウト設計フロー。

【図２】第１の発明におけるＥＣＯ処理のフローチャー
ト。

【図３】第１の発明におけるファンアウト分割の一例。

【図４】第１の発明における複数のピンペアがある場合
のファンアウト分割の一例。

【図５】第１の発明におけるピンペアをグループにまと
めてグループ制約をつける例。

【図６】第１の発明における出力が同一のセルの入力と
なっているセルの例。

【図７】第１の発明における複写したセルと元のセルに
グループ制約をつける例。

【図８】第１の発明におけるセルの複写後に冗長なセル
を削除する一例。

【図９】第２の発明に係わる一実施例のフローチャー
ト。

【図１０】第２の発明におけるグループの付け方を説明
するための図。

【図１１】第２の発明における一つのゲートが複数のグ
ループに含まれた例。

【図１２】第２の発明におけるネット長をグループのサ
イズのハーフペリメータとするグループサイズ付け方の
例。

【図１３】第２の発明におけるゲートの母体サイズと配
線長の関係。

【図１４】第２の発明におけるグループをつけるゲート
を縦横に敷き詰めた大きさをそれぞれのグループサイズ
とする例。

【図１５】第１の発明に対する従来の設計フロー。

【図１６】第２の発明に対する従来方式のグループの付
け方の説明図。

【図１７】第２の発明に対する従来の欠点を説明するた
めの図。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基盤上に複数のゲートを配置し、
   論理ゲート間を信号配線で接続する半導体集積回路のレ
   イアウト設計方法において、 レイアウト後に遅延解析を行ないパス遅延が要求仕様を
   満たさないパスをクリティカルパスとして抽出する工程
   と、 前記クリティカルパスを構成するネットのうちファンア
   ウトが大きなネットに対して、駆動側のセルを複写し
   て、クリティカルパスに属するピンペアを複写したセル
   で駆動するように回路変更を行ない配線容量・セルの入
   力容量による遅延を減少させるファンアウト分解の工程
   と、 セルの複写によって配線が長くなることを避けるために
   複写したセルと元のセルとを１つのグループに近接して
   配置されるようにグループ制約を自動的に付加する工程
   と、 複写したセルの前段のセルの駆動力不足が起こる場合に
   は自動的にセルの駆動力変更を行なう工程と、 変更した論理接続情報と制約情報をもとにレイアウトを
   再実行する工程とを含むことを特徴とするレイアウト設
   計方法。