JPH06310730A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH06310730A JPH06310730A JP5094045A JP9404593A JPH06310730A JP H06310730 A JPH06310730 A JP H06310730A JP 5094045 A JP5094045 A JP 5094045A JP 9404593 A JP9404593 A JP 9404593A JP H06310730 A JPH06310730 A JP H06310730A
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Abstract
(57)【要約】
【目的】 ＭＩＳトランジスタを有する半導体集積回路
装置の製造に際して、製造工程数の大幅な増加を招くこ
となく、ゲート長のバラツキを低減する。 【構成】 半導体基板１のｎ形半導体領域１ａ上に、成
膜処理によって形成された第１半導体層６ａと、その上
層に成膜処理によって形成された第２半導体層６ｂとか
らなる島状部６を設けるとともに、その島状部６の側壁
に、ゲート絶縁膜７を介してゲート電極８ａを設けて縦
形ＭＯＳトランジスタ５を形成した。
装置の製造に際して、製造工程数の大幅な増加を招くこ
となく、ゲート長のバラツキを低減する。 【構成】 半導体基板１のｎ形半導体領域１ａ上に、成
膜処理によって形成された第１半導体層６ａと、その上
層に成膜処理によって形成された第２半導体層６ｂとか
らなる島状部６を設けるとともに、その島状部６の側壁
に、ゲート絶縁膜７を介してゲート電極８ａを設けて縦
形ＭＯＳトランジスタ５を形成した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＭＩＳ（Metal Insula
tor Semiconductor)トランジスタを有する半導体集積回
路装置に適用して有効な技術に関するものである。
よびその製造技術に関し、特に、ＭＩＳ（Metal Insula
tor Semiconductor)トランジスタを有する半導体集積回
路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＭＩＳトランジスタを代表する従来の通
常のＭＯＳトランジスタは、半導体基板の主面上にゲー
ト酸化膜を介して形成されたゲート電極と、半導体基板
においてゲート電極の両側に形成された一対の拡散層と
から構成されている。
常のＭＯＳトランジスタは、半導体基板の主面上にゲー
ト酸化膜を介して形成されたゲート電極と、半導体基板
においてゲート電極の両側に形成された一対の拡散層と
から構成されている。
【０００３】ところで、ＭＯＳトランジスタにおいて
は、ゲート長を短くすることが動作速度の向上を図る上
で重要な要素であるため、ゲート長の短縮化が進められ
ている。
は、ゲート長を短くすることが動作速度の向上を図る上
で重要な要素であるため、ゲート長の短縮化が進められ
ている。
【０００４】しかし、通常のＭＯＳトランジスタのゲー
ト長は、縮小露光装置の性能によって左右されるため、
ゲート長の短縮化が進むにつれてそのバラツキが顕著と
なり、ＭＯＳトランジスタの性能のバラツキも顕著とな
る問題があった。
ト長は、縮小露光装置の性能によって左右されるため、
ゲート長の短縮化が進むにつれてそのバラツキが顕著と
なり、ＭＯＳトランジスタの性能のバラツキも顕著とな
る問題があった。
【０００５】一方、縮小露光装置の性能に左右されるこ
となくゲート長を設定できるトランジスタとして、例え
ばＳＧＴ（Surrounding Gate Transister)がある。ＳＧ
Ｔについては、例えばアイ・イー・ディー・エム（ＩＥ
ＤＭ)'８８ Ｐ２２２〜Ｐ２２５に記載がある。
となくゲート長を設定できるトランジスタとして、例え
ばＳＧＴ（Surrounding Gate Transister)がある。ＳＧ
Ｔについては、例えばアイ・イー・ディー・エム（ＩＥ
ＤＭ)'８８ Ｐ２２２〜Ｐ２２５に記載がある。
【０００６】ＳＧＴは、半導体基板の一部をエッチング
除去することにより半導体基板上に半導体からなる凸状
部を設け、その凸状部の上部および凸状部の周囲の半導
体基板部分に所定の導電形の不純物が導入されてなる一
対の拡散層と、凸状部の側壁にゲート酸化膜を介して形
成されたゲート電極とから構成されている。すなわち、
ＳＧＴは、凸状部の側壁に沿ってチャネルが形成される
構造のトランジスタである。
除去することにより半導体基板上に半導体からなる凸状
部を設け、その凸状部の上部および凸状部の周囲の半導
体基板部分に所定の導電形の不純物が導入されてなる一
対の拡散層と、凸状部の側壁にゲート酸化膜を介して形
成されたゲート電極とから構成されている。すなわち、
ＳＧＴは、凸状部の側壁に沿ってチャネルが形成される
構造のトランジスタである。
【０００７】
【発明が解決しようとする課題】ところが、上記従来の
ＳＧＴにおいては、以下の問題があることを本発明者は
見い出した。
ＳＧＴにおいては、以下の問題があることを本発明者は
見い出した。
【０００８】すなわち、ＳＧＴと通常のＭＯＳトランジ
スタとを１つの半導体ウエハ上に形成する場合、界面処
理等のような新たな工程を付加する必要が生じるため、
製造工程数が増え、製品コストが高くなるという問題が
あった。
スタとを１つの半導体ウエハ上に形成する場合、界面処
理等のような新たな工程を付加する必要が生じるため、
製造工程数が増え、製品コストが高くなるという問題が
あった。
【０００９】本発明は上記課題に着目してなされたもの
であり、その目的は、ＭＩＳトランジスタを有する半導
体集積回路装置の製造に際して、製造工程数の大幅な増
加を招くことなく、ゲート長のバラツキを低減すること
のできる技術を提供することにある。
であり、その目的は、ＭＩＳトランジスタを有する半導
体集積回路装置の製造に際して、製造工程数の大幅な増
加を招くことなく、ゲート長のバラツキを低減すること
のできる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明は、半導体基板の第１導
電形半導体領域上に、成膜処理によって形成された第２
導電形の半導体層または真性半導体層と、その上層に成
膜処理によって形成された第１導電形の半導体層とから
なる島状部を形成する工程と、前記島状部の側壁にゲー
ト絶縁膜を形成する工程と、前記半導体基板上に導体膜
を堆積した後、その導体膜をパターニングすることによ
り、前記第２導電形の半導体層または真性半導体層の側
壁に前記保護膜をパターン形成すると同時に、前記半導
体基板の素子形成領域に前記半導体基板の主面に対して
平行に延在するゲート電極をパターン形成する工程と、
前記半導体基板上に絶縁膜を堆積した後、その絶縁膜を
パターニングすることにより、前記島状部の側壁全体に
前記保護膜を被覆するように耐酸化性膜をパターン形成
すると同時に、前記ゲート電極の側壁に側壁絶縁膜をパ
ターン形成する工程と、前記耐酸化性膜から露出する部
分に所定の導体との化合物層を形成する工程と、前記化
合物層の表面を酸化する工程と、前記耐酸化性膜を除去
する工程と、前記半導体基板上にゲート電極形成用の導
体膜を堆積した後、その導体膜をパターニングすること
により、前記島状部の側壁に側壁ゲート電極を形成する
工程とを有する半導体集積回路装置の製造方法とするも
のである。
電形半導体領域上に、成膜処理によって形成された第２
導電形の半導体層または真性半導体層と、その上層に成
膜処理によって形成された第１導電形の半導体層とから
なる島状部を形成する工程と、前記島状部の側壁にゲー
ト絶縁膜を形成する工程と、前記半導体基板上に導体膜
を堆積した後、その導体膜をパターニングすることによ
り、前記第２導電形の半導体層または真性半導体層の側
壁に前記保護膜をパターン形成すると同時に、前記半導
体基板の素子形成領域に前記半導体基板の主面に対して
平行に延在するゲート電極をパターン形成する工程と、
前記半導体基板上に絶縁膜を堆積した後、その絶縁膜を
パターニングすることにより、前記島状部の側壁全体に
前記保護膜を被覆するように耐酸化性膜をパターン形成
すると同時に、前記ゲート電極の側壁に側壁絶縁膜をパ
ターン形成する工程と、前記耐酸化性膜から露出する部
分に所定の導体との化合物層を形成する工程と、前記化
合物層の表面を酸化する工程と、前記耐酸化性膜を除去
する工程と、前記半導体基板上にゲート電極形成用の導
体膜を堆積した後、その導体膜をパターニングすること
により、前記島状部の側壁に側壁ゲート電極を形成する
工程とを有する半導体集積回路装置の製造方法とするも
のである。
【００１３】
【作用】上記した発明によれば、ＭＩＳトランジスタの
ゲート長を、成膜処理時における膜厚の制御によって設
定することができるので、ゲート長のバラツキを低減す
ることが可能となる。したがって、性能の均一なＭＩＳ
トランジスタを再現性良く形成することが可能となる。
ゲート長を、成膜処理時における膜厚の制御によって設
定することができるので、ゲート長のバラツキを低減す
ることが可能となる。したがって、性能の均一なＭＩＳ
トランジスタを再現性良く形成することが可能となる。
【００１４】また、島状部の側壁に保護膜をパターン形
成する際、同時に通常のＭＩＳトランジスタのゲート電
極をパターニングするとともに、耐酸化性膜を形成する
際、同時に通常のＭＩＳトランジスタのゲート電極の側
壁に側壁膜を形成することにより、製造工程数の大幅な
増加を招かない。したがって、ＭＩＳトランジスタを有
する半導体集積回路装置の製造コストを低下させること
が可能となる。
成する際、同時に通常のＭＩＳトランジスタのゲート電
極をパターニングするとともに、耐酸化性膜を形成する
際、同時に通常のＭＩＳトランジスタのゲート電極の側
壁に側壁膜を形成することにより、製造工程数の大幅な
増加を招かない。したがって、ＭＩＳトランジスタを有
する半導体集積回路装置の製造コストを低下させること
が可能となる。
【００１５】
【実施例】図１は本発明の一実施例である半導体集積回
路装置の要部断面図、図２は図１の半導体集積回路装置
の要部平面図、図３は図１の半導体集積回路装置の周辺
回路領域における部分断面図、図４〜図１２は図１の半
導体集積回路装置の製造工程中における半導体基板の要
部断面図である。
路装置の要部断面図、図２は図１の半導体集積回路装置
の要部平面図、図３は図１の半導体集積回路装置の周辺
回路領域における部分断面図、図４〜図１２は図１の半
導体集積回路装置の製造工程中における半導体基板の要
部断面図である。
【００１６】本実施例の半導体集積回路装置は、例えば
周辺回路部にＣＭＯＳ回路を有するゲートアレイであ
る。以下、本実施例の半導体集積回路装置を図１〜図３
によって説明する。
周辺回路部にＣＭＯＳ回路を有するゲートアレイであ
る。以下、本実施例の半導体集積回路装置を図１〜図３
によって説明する。
【００１７】半導体基板１は、例えばシリコン（Ｓｉ）
単結晶からなり、その上面の素子分離領域には、例えば
二酸化ケイ素（ＳｉＯ2)からなるフィールド絶縁膜２が
形成されている。
単結晶からなり、その上面の素子分離領域には、例えば
二酸化ケイ素（ＳｉＯ2)からなるフィールド絶縁膜２が
形成されている。
【００１８】なお、フィールド絶縁膜２の下層には、チ
ャネルストッパ３が形成されている。また、周辺回路領
域（図３参照）において、半導体基板１の上部には、ｎ
ウエル４ｗn およびｐウエル４ｗp が形成されている。
ャネルストッパ３が形成されている。また、周辺回路領
域（図３参照）において、半導体基板１の上部には、ｎ
ウエル４ｗn およびｐウエル４ｗp が形成されている。
【００１９】内部回路領域（図１および図２参照）にお
ける半導体基板１上において、フィールド絶縁膜２に囲
まれた素子形成領域には、例えばｎチャネルの縦形ＭＯ
Ｓトランジスタ（ＶＥＲＴＥＸ：Vertical Channel Enc
ircled by Selectively Grown Oxide)５が形成されてい
る。
ける半導体基板１上において、フィールド絶縁膜２に囲
まれた素子形成領域には、例えばｎチャネルの縦形ＭＯ
Ｓトランジスタ（ＶＥＲＴＥＸ：Vertical Channel Enc
ircled by Selectively Grown Oxide)５が形成されてい
る。
【００２０】縦形ＭＯＳトランジスタ５は、主として、
素子形成領域における半導体基板１の上部のｎ形半導体
領域（第１導電形半導体領域）１ａと、その上面に形成
された島状部６と、島状部６の側壁にゲート絶縁膜７を
介して形成されたゲート電極８ａとから構成されてい
る。
素子形成領域における半導体基板１の上部のｎ形半導体
領域（第１導電形半導体領域）１ａと、その上面に形成
された島状部６と、島状部６の側壁にゲート絶縁膜７を
介して形成されたゲート電極８ａとから構成されてい
る。
【００２１】島状部６は、例えば平面正方形状に形成さ
れてなり、第１半導体層（第２導電形の半導体層）６ａ
と、第２半導体層（第１導電形の半導体層）６ｂとが下
層から順に積層されて構成されている。
れてなり、第１半導体層（第２導電形の半導体層）６ａ
と、第２半導体層（第１導電形の半導体層）６ｂとが下
層から順に積層されて構成されている。
【００２２】第１半導体層６ａは、例えばＳｉにｐ形不
純物のホウ素が導入されてなり、その側壁が縦形ＭＯＳ
トランジスタ５のチャネルを形成する部分となってい
る。すなわち、第１半導体層６ａの厚さが縦形ＭＯＳト
ランジスタ５のゲート長となっている。
純物のホウ素が導入されてなり、その側壁が縦形ＭＯＳ
トランジスタ５のチャネルを形成する部分となってい
る。すなわち、第１半導体層６ａの厚さが縦形ＭＯＳト
ランジスタ５のゲート長となっている。
【００２３】第１半導体層６ａは、後述するように、例
えばＣＶＤ法等のような成膜処理によって形成されてい
る。このため、その厚さの設定精度、すなわち、ゲート
長の設定精度が非常に高いので、縦形ＭＯＳトランジス
タ５の形成時にゲート長にバラツキが生ずるのを抑制す
ることが可能となっている。第１半導体層６ａの厚さ
は、例えば0.１μｍ程度である。
えばＣＶＤ法等のような成膜処理によって形成されてい
る。このため、その厚さの設定精度、すなわち、ゲート
長の設定精度が非常に高いので、縦形ＭＯＳトランジス
タ５の形成時にゲート長にバラツキが生ずるのを抑制す
ることが可能となっている。第１半導体層６ａの厚さ
は、例えば0.１μｍ程度である。
【００２４】ｎ形半導体領域１ａは、縦形ＭＯＳトラン
ジスタ５のドレインを構成する部分である。第２半導体
層６ｂは、例えばＳｉにｎ形不純物のリンが導入されて
なり、縦形ＭＯＳトランジスタ５のソースを構成する層
となっている。
ジスタ５のドレインを構成する部分である。第２半導体
層６ｂは、例えばＳｉにｎ形不純物のリンが導入されて
なり、縦形ＭＯＳトランジスタ５のソースを構成する層
となっている。
【００２５】島状部６の幅は、縦形ＭＯＳトランジスタ
５の駆動時に、第１半導体層６ａが完全空乏化するよう
に、例えば0.２μｍ以下の狭い幅に設定されている。島
状部６の上部には、例えばケイ化チタン（ＴｉＳｉ2)か
らなるシリサイド層９ａが形成されている。
５の駆動時に、第１半導体層６ａが完全空乏化するよう
に、例えば0.２μｍ以下の狭い幅に設定されている。島
状部６の上部には、例えばケイ化チタン（ＴｉＳｉ2)か
らなるシリサイド層９ａが形成されている。
【００２６】また、島状部６の周囲の半導体基板１の上
面にも、例えばＴｉＳｉ2 からなるシリサイド層９ｂが
形成されている。このシリサイド層９ｂは、ドレインの
引出し電極として機能する。ゲート絶縁膜７は、例えば
ＳｉＯ2 からなり、その厚さは、例えば５ｎｍ程度であ
る。
面にも、例えばＴｉＳｉ2 からなるシリサイド層９ｂが
形成されている。このシリサイド層９ｂは、ドレインの
引出し電極として機能する。ゲート絶縁膜７は、例えば
ＳｉＯ2 からなり、その厚さは、例えば５ｎｍ程度であ
る。
【００２７】ゲート電極８ａは、例えばＳｉからなり、
それを被覆するゲート電極配線８ｂと電気的に接続され
ている。ゲート電極配線８ｂは、例えば低抵抗ポリシリ
コンからなる。なお、半導体基板１上には、ゲート電極
配線８ｂを被覆するように、例えばＰＳＧ（Phospho Si
licate Glass）からなる絶縁膜１０ａが堆積されてい
る。
それを被覆するゲート電極配線８ｂと電気的に接続され
ている。ゲート電極配線８ｂは、例えば低抵抗ポリシリ
コンからなる。なお、半導体基板１上には、ゲート電極
配線８ｂを被覆するように、例えばＰＳＧ（Phospho Si
licate Glass）からなる絶縁膜１０ａが堆積されてい
る。
【００２８】一方、周辺回路領域（図３参照）における
半導体基板１上のｎウエル４ｗn 、ｐウエル４ｗp に
は、それぞれｐチャネルＭＯＳトランジスタ（以下、ｐ
ＭＯＳという）１１ｐ、ｎチャネルＭＯＳトランジスタ
（以下、ｎＭＯＳという）１１ｎが形成されており、そ
れぞれのＭＯＳトランジスタ１１ｐ，１１ｎによってＣ
ＭＯＳ回路が構成されている。
半導体基板１上のｎウエル４ｗn 、ｐウエル４ｗp に
は、それぞれｐチャネルＭＯＳトランジスタ（以下、ｐ
ＭＯＳという）１１ｐ、ｎチャネルＭＯＳトランジスタ
（以下、ｎＭＯＳという）１１ｎが形成されており、そ
れぞれのＭＯＳトランジスタ１１ｐ，１１ｎによってＣ
ＭＯＳ回路が構成されている。
【００２９】ｎＭＯＳ１１ｎは、ｐウエル４ｗp の上部
に形成された一対の拡散層１２ｎと、例えばＳｉＯ2 か
らなるゲート絶縁膜１３と、低抵抗ポリシリコンからな
るゲート電極１４とを有している。
に形成された一対の拡散層１２ｎと、例えばＳｉＯ2 か
らなるゲート絶縁膜１３と、低抵抗ポリシリコンからな
るゲート電極１４とを有している。
【００３０】拡散層１２ｎは、例えばｎ形不純物のリン
が導入されてなるｎ- 形領域１２ｎ1 と、例えばヒ素
（Ａｓ）等が導入されてなるｎ+ 形領域１２ｎ2 とから
構成されている。ゲート電極１４の上部および拡散層１
２ｎの上面には、例えばＴｉＳｉ2 からなるシリサイド
層９ｃ，９ｄが形成されている。ゲート電極１４の側壁
には、例えば窒化シリコン（Ｓｉ3 Ｎ4)からなる側壁絶
縁膜１５が形成されており、ｎＭＯＳ１１ｎは、ＬＤＤ
（Lightly Doped Drain)構造となっている。
が導入されてなるｎ- 形領域１２ｎ1 と、例えばヒ素
（Ａｓ）等が導入されてなるｎ+ 形領域１２ｎ2 とから
構成されている。ゲート電極１４の上部および拡散層１
２ｎの上面には、例えばＴｉＳｉ2 からなるシリサイド
層９ｃ，９ｄが形成されている。ゲート電極１４の側壁
には、例えば窒化シリコン（Ｓｉ3 Ｎ4)からなる側壁絶
縁膜１５が形成されており、ｎＭＯＳ１１ｎは、ＬＤＤ
（Lightly Doped Drain)構造となっている。
【００３１】ｐＭＯＳ１１ｐは、ｎウエル４ｗn の上部
に形成された一対の拡散層１２ｐと、例えばＳｉＯ2 か
らなるゲート絶縁膜１３と、低抵抗ポリシリコンからな
るゲート電極１４とを有している。拡散層１２ｐは、例
えばｐ形不純物のホウ素等が導入されてなり、ｐ- 形領
域１２ｐ1 とｐ+ 形領域１２ｐ2 とから構成されてい
る。ゲート電極１４の上部および拡散層１２ｐの上面に
は、例えばＴｉＳｉ2 からなるシリサイド層９ｃ，９ｄ
が形成されている。ゲート電極１４の側壁にも、例えば
Ｓｉ3 Ｎ4 からなる側壁絶縁膜１５が形成されており、
ｐＭＯＳ１１ｐもＬＤＤ構造となっている。
に形成された一対の拡散層１２ｐと、例えばＳｉＯ2 か
らなるゲート絶縁膜１３と、低抵抗ポリシリコンからな
るゲート電極１４とを有している。拡散層１２ｐは、例
えばｐ形不純物のホウ素等が導入されてなり、ｐ- 形領
域１２ｐ1 とｐ+ 形領域１２ｐ2 とから構成されてい
る。ゲート電極１４の上部および拡散層１２ｐの上面に
は、例えばＴｉＳｉ2 からなるシリサイド層９ｃ，９ｄ
が形成されている。ゲート電極１４の側壁にも、例えば
Ｓｉ3 Ｎ4 からなる側壁絶縁膜１５が形成されており、
ｐＭＯＳ１１ｐもＬＤＤ構造となっている。
【００３２】次に、本実施例の半導体集積回路装置の製
造方法を図４〜図１２によって説明する。なお、図４〜
図６、図８、図１０および図１２は、内部回路領域にお
ける製造工程中の半導体基板１の要部断面図、図７、図
９および図１１は、周辺回路領域における製造工程中の
半導体基板１の部分断面図である。
造方法を図４〜図１２によって説明する。なお、図４〜
図６、図８、図１０および図１２は、内部回路領域にお
ける製造工程中の半導体基板１の要部断面図、図７、図
９および図１１は、周辺回路領域における製造工程中の
半導体基板１の部分断面図である。
【００３３】まず、図４に示すように、半導体基板１上
の素子分離領域に、例えばＬＯＣＯＳ法によってＳｉＯ
2 からなるフィールド絶縁膜２を形成した後、フィール
ド絶縁膜２に囲まれた素子形成領域に、例えばｎ形不純
物のＡｓを５×１０15ｃｍ-2のドーズ量でイオン打ち込
みしてｎ形半導体領域１ａを形成する。
の素子分離領域に、例えばＬＯＣＯＳ法によってＳｉＯ
2 からなるフィールド絶縁膜２を形成した後、フィール
ド絶縁膜２に囲まれた素子形成領域に、例えばｎ形不純
物のＡｓを５×１０15ｃｍ-2のドーズ量でイオン打ち込
みしてｎ形半導体領域１ａを形成する。
【００３４】続いて、半導体基板１上に、例えばＣＶＤ
法によってｐ形Ｓｉからなる第１半導体層（パターニン
グする前の半導体層は図示せず）を堆積する。この時の
不純物は、例えばホウ素であり、その量は、例えば１×
１０16ｃｍ-3以下である。
法によってｐ形Ｓｉからなる第１半導体層（パターニン
グする前の半導体層は図示せず）を堆積する。この時の
不純物は、例えばホウ素であり、その量は、例えば１×
１０16ｃｍ-3以下である。
【００３５】その後、その第１半導体層６ａ上に、例え
ばＣＶＤ法によってｎ形Ｓｉからなる第２半導体層（パ
ターニングする前の半導体層は図示せず）を堆積する。
この時の不純物は、例えばリンであり、その量は、例え
ば１×１０20ｃｍ-3である。
ばＣＶＤ法によってｎ形Ｓｉからなる第２半導体層（パ
ターニングする前の半導体層は図示せず）を堆積する。
この時の不純物は、例えばリンであり、その量は、例え
ば１×１０20ｃｍ-3である。
【００３６】そして、その第１半導体層および第２半導
体層をフォトリソグラフィ技術によってパターニングす
ることによって、半導体基板１上に、第１半導体層６ａ
と第２半導体層６ｂとが積層されてなる島状部６を形成
する。
体層をフォトリソグラフィ技術によってパターニングす
ることによって、半導体基板１上に、第１半導体層６ａ
と第２半導体層６ｂとが積層されてなる島状部６を形成
する。
【００３７】次いで、半導体基板１に対して熱処理を施
すことにより、図５に示すように、半導体基板１の露出
上面および島状部６の表面にゲート絶縁膜７を形成す
る。本実施例においては、この際、同時に、図３に示し
た周辺回路領域のｎＭＯＳ１１ｎおよびｐＭＯＳ１１ｐ
のゲート絶縁膜１３も形成する。
すことにより、図５に示すように、半導体基板１の露出
上面および島状部６の表面にゲート絶縁膜７を形成す
る。本実施例においては、この際、同時に、図３に示し
た周辺回路領域のｎＭＯＳ１１ｎおよびｐＭＯＳ１１ｐ
のゲート絶縁膜１３も形成する。
【００３８】続いて、半導体基板１上に、例えばＣＶＤ
法によってＳｉからなる半導体層を堆積した後、その半
導体層をエッチバックすることにより、図６に示すよう
に、島状部６の第１半導体層６ａの側壁に、その側壁の
ゲート絶縁膜７を保護するための保護膜１６（図１およ
び図２のゲート電極８ａに当たる）を形成する。この時
の保護膜１６の導電形は、真性が望ましいが、例えばｎ
形でも良い。
法によってＳｉからなる半導体層を堆積した後、その半
導体層をエッチバックすることにより、図６に示すよう
に、島状部６の第１半導体層６ａの側壁に、その側壁の
ゲート絶縁膜７を保護するための保護膜１６（図１およ
び図２のゲート電極８ａに当たる）を形成する。この時
の保護膜１６の導電形は、真性が望ましいが、例えばｎ
形でも良い。
【００３９】また、本実施例においては、保護膜１６の
形成と同時に、図７に示すように、フォトレジストパタ
ーン１７ａをエッチングマスクとして、保護膜１６の構
成材料である半導体層をパターニングすることにより、
周辺回路領域のゲート電極１４もパターン形成する。
形成と同時に、図７に示すように、フォトレジストパタ
ーン１７ａをエッチングマスクとして、保護膜１６の構
成材料である半導体層をパターニングすることにより、
周辺回路領域のゲート電極１４もパターン形成する。
【００４０】なお、ゲート電極１４を形成した後、ｎＭ
ＯＳ形成領域の半導体基板１には、ゲート電極１４をマ
スクとして、例えばｎ形不純物のリンを１×１０13〜１
×１０14ｃｍ-2程度イオン打ち込みしてｎ- 形領域１２
ｎ1 を形成し、ｐＭＯＳ形成領域の半導体基板１には、
ゲート電極１４をマスクとして、例えばｐ形不純物のホ
ウ素を１×１０13〜１×１０14ｃｍ-2程度イオン打ち込
みしてｐ- 形領域１２ｐ1 を形成する。
ＯＳ形成領域の半導体基板１には、ゲート電極１４をマ
スクとして、例えばｎ形不純物のリンを１×１０13〜１
×１０14ｃｍ-2程度イオン打ち込みしてｎ- 形領域１２
ｎ1 を形成し、ｐＭＯＳ形成領域の半導体基板１には、
ゲート電極１４をマスクとして、例えばｐ形不純物のホ
ウ素を１×１０13〜１×１０14ｃｍ-2程度イオン打ち込
みしてｐ- 形領域１２ｐ1 を形成する。
【００４１】その後、半導体基板１上に、例えばＳｉ3
Ｎ4 からなる絶縁膜を堆積した後、その絶縁膜を異方性
のエッチング法によってエッチバックすることにより、
図８に示すように島状部６の側壁に耐酸化性膜１８を形
成するとともに、図９に示すように周辺回路領域のゲー
ト電極１４の側壁に側壁絶縁膜１５を形成する。
Ｎ4 からなる絶縁膜を堆積した後、その絶縁膜を異方性
のエッチング法によってエッチバックすることにより、
図８に示すように島状部６の側壁に耐酸化性膜１８を形
成するとともに、図９に示すように周辺回路領域のゲー
ト電極１４の側壁に側壁絶縁膜１５を形成する。
【００４２】なお、Ｓｉ3 Ｎ4 からなる絶縁膜のエッチ
バックに際しては、島状部６の上面のゲート絶縁膜７も
除去し、島状部の第２半導体層６ｂの上面が露出するよ
うにエッチング処理を行う。
バックに際しては、島状部６の上面のゲート絶縁膜７も
除去し、島状部の第２半導体層６ｂの上面が露出するよ
うにエッチング処理を行う。
【００４３】その後、周辺回路領域においては、ｎＭＯ
Ｓ形成領域の半導体基板１には、例えばｎ形不純物のＡ
ｓを５×１０15ｃｍ-2程度イオン打ち込みしてｎ+ 形領
域１２ｎ2 を形成し、ｐＭＯＳ形成領域の半導体基板１
には、例えばｐ形不純物のホウ素を１×１０15ｃｍ-2程
度イオン打ち込みしてｐ+ 形領域１２ｐ2 を形成する。
なお、これにより、ゲート電極１４に不純物を導入し、
ゲート電極１４を低抵抗化する。
Ｓ形成領域の半導体基板１には、例えばｎ形不純物のＡ
ｓを５×１０15ｃｍ-2程度イオン打ち込みしてｎ+ 形領
域１２ｎ2 を形成し、ｐＭＯＳ形成領域の半導体基板１
には、例えばｐ形不純物のホウ素を１×１０15ｃｍ-2程
度イオン打ち込みしてｐ+ 形領域１２ｐ2 を形成する。
なお、これにより、ゲート電極１４に不純物を導入し、
ゲート電極１４を低抵抗化する。
【００４４】次いで、半導体基板１上に、例えばＴｉ等
からなる厚さ３００Å程度の金属膜（図示せず）を堆積
した後、半導体基板１に対して、例えば７００℃程度の
熱処理を施すことによりシリサイド化反応を起こす。
からなる厚さ３００Å程度の金属膜（図示せず）を堆積
した後、半導体基板１に対して、例えば７００℃程度の
熱処理を施すことによりシリサイド化反応を起こす。
【００４５】続いて、Ｔｉ等からなる金属膜において未
反応部分をエッチング除去することにより、図１０に示
すように、第２半導体層６ｂの上部および半導体基板１
の上面に、それぞれシリサイド層９ａ，９ｂを形成する
とともに、図１１に示すように、ゲート電極１４の上部
および拡散層１２ｎ，１２ｐの上面にシリサイド層９
ｃ，９ｄを同時に形成する。
反応部分をエッチング除去することにより、図１０に示
すように、第２半導体層６ｂの上部および半導体基板１
の上面に、それぞれシリサイド層９ａ，９ｂを形成する
とともに、図１１に示すように、ゲート電極１４の上部
および拡散層１２ｎ，１２ｐの上面にシリサイド層９
ｃ，９ｄを同時に形成する。
【００４６】その後、半導体基板１に対して、例えば８
００℃程度の熱処理を施すことにより、シリサイド層９
ａ〜９ｄを低抵抗化した後、シリサイド層９ａ〜９ｄを
酸化することにより、図１２に示す絶縁膜１９を形成す
る。この際、耐酸化性膜１８および側壁絶縁膜１５は、
耐酸化マスクとして機能する。
００℃程度の熱処理を施すことにより、シリサイド層９
ａ〜９ｄを低抵抗化した後、シリサイド層９ａ〜９ｄを
酸化することにより、図１２に示す絶縁膜１９を形成す
る。この際、耐酸化性膜１８および側壁絶縁膜１５は、
耐酸化マスクとして機能する。
【００４７】次いで、内部回路領域における島状部６の
側壁の耐酸化性膜１８のみを除去した後、半導体基板１
上に、例えばｎ形不純物のリンの導入されたｎ形Ｓｉか
らなる半導体層を堆積し、さらにその半導体層の不純物
を耐酸化性膜１８に拡散させることにより、図１に示し
たゲート電極８ａを形成する。
側壁の耐酸化性膜１８のみを除去した後、半導体基板１
上に、例えばｎ形不純物のリンの導入されたｎ形Ｓｉか
らなる半導体層を堆積し、さらにその半導体層の不純物
を耐酸化性膜１８に拡散させることにより、図１に示し
たゲート電極８ａを形成する。
【００４８】続いて、その半導体層をパターニングする
ことにより、ゲート電極配線８ｂを形成した後、半導体
基板１上に、ゲート電極配線８ｂを被覆するように、例
えばＰＳＧからなる絶縁膜１０ａを堆積する。
ことにより、ゲート電極配線８ｂを形成した後、半導体
基板１上に、ゲート電極配線８ｂを被覆するように、例
えばＰＳＧからなる絶縁膜１０ａを堆積する。
【００４９】その後、図示はしないが、絶縁膜１０ａに
コンタクトホールを形成した後、半導体基板１上に、例
えばＡｌ−Ｓｉ−Ｃｕ合金からなる金属膜を堆積する。
そして、その金属膜をフォトリソグラフィ技術によって
パターニングすることによって配線を形成する。以降
は、通常のウエハプロセスに従って半導体集積回路装置
の製造を終了する。
コンタクトホールを形成した後、半導体基板１上に、例
えばＡｌ−Ｓｉ−Ｃｕ合金からなる金属膜を堆積する。
そして、その金属膜をフォトリソグラフィ技術によって
パターニングすることによって配線を形成する。以降
は、通常のウエハプロセスに従って半導体集積回路装置
の製造を終了する。
【００５０】このように、本実施例によれば、以下の効
果を得ることが可能となる。
果を得ることが可能となる。
【００５１】(1).縦形ＭＯＳトランジスタ５のゲート長
を、成膜処理時における膜厚の制御によって設定するこ
とにより、ゲート長のバラツキを低減することができる
ので、性能が均一な縦形ＭＯＳトランジスタ５を有する
半導体集積回路装置を再現性良く製造することが可能と
なる。
を、成膜処理時における膜厚の制御によって設定するこ
とにより、ゲート長のバラツキを低減することができる
ので、性能が均一な縦形ＭＯＳトランジスタ５を有する
半導体集積回路装置を再現性良く製造することが可能と
なる。
【００５２】(2).縦形ＭＯＳトランジスタ５の形成と同
時に、通常のｐＭＯＳ１１ｐ、ｎＭＯＳ１１ｎを形成す
ることにより、製造工程数の大幅な増加を招かない。し
たがって、製品のコストを低減することが可能となる。
時に、通常のｐＭＯＳ１１ｐ、ｎＭＯＳ１１ｎを形成す
ることにより、製造工程数の大幅な増加を招かない。し
たがって、製品のコストを低減することが可能となる。
【００５３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５４】例えば前記実施例においては、島状部の平
面形状を正方形とした場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えば図
１３に示すように、島状部６の平面形状を、例えばＴ字
状としても良い。この場合、島状部６の縦棒部分の幅
は、縦形ＭＯＳトランジスタ５の動作時に第１半導体層
（図１３には図示せず）が完全に空乏化するように、例
えば0.２μｍ以下に設定されている。
面形状を正方形とした場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えば図
１３に示すように、島状部６の平面形状を、例えばＴ字
状としても良い。この場合、島状部６の縦棒部分の幅
は、縦形ＭＯＳトランジスタ５の動作時に第１半導体層
（図１３には図示せず）が完全に空乏化するように、例
えば0.２μｍ以下に設定されている。
【００５５】また、前記実施例においては、縦形ＭＯＳ
トランジスタをｎチャネルとした場合について説明した
が、これに限定されるものではなく、例えばｐチャネル
としても良い。この場合、半導体基板のｎ形半導体領域
をｐ形半導体領域とし、第１半導体層をｎ形半導体と
し、第２半導体層をｐ形半導体とすれば良い。
トランジスタをｎチャネルとした場合について説明した
が、これに限定されるものではなく、例えばｐチャネル
としても良い。この場合、半導体基板のｎ形半導体領域
をｐ形半導体領域とし、第１半導体層をｎ形半導体と
し、第２半導体層をｐ形半導体とすれば良い。
【００５６】また、前記実施例においては、縦形ＭＯＳ
トランジスタのチャネル層となる第１半導体層をｐ形半
導体とした場合について説明したが、これに限定される
ものではなく、例えば第１半導体層の厚さを0.１μｍ以
下とした場合は、キャリヤの移動をバリスティックに移
動させることができるので、第１半導体層を真性半導体
としても良い。
トランジスタのチャネル層となる第１半導体層をｐ形半
導体とした場合について説明したが、これに限定される
ものではなく、例えば第１半導体層の厚さを0.１μｍ以
下とした場合は、キャリヤの移動をバリスティックに移
動させることができるので、第１半導体層を真性半導体
としても良い。
【００５７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である周辺回
路部にＣＭＯＳ回路を有するゲートアレイに適用した場
合について説明したが、これに限定されず種々適用可能
であり、例えばＳＲＡＭ（Static RAM）やＤＲＡＭ（Dy
namic RAM)等のような他の半導体集積回路装置に適用す
ることも可能である。
なされた発明をその背景となった利用分野である周辺回
路部にＣＭＯＳ回路を有するゲートアレイに適用した場
合について説明したが、これに限定されず種々適用可能
であり、例えばＳＲＡＭ（Static RAM）やＤＲＡＭ（Dy
namic RAM)等のような他の半導体集積回路装置に適用す
ることも可能である。
【００５８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００５９】すなわち、前記した発明によれば、島状部
の側壁に保護膜をパターン形成する際、同時に通常のＭ
ＩＳトランジスタのゲート電極をパターニングするとと
もに、耐酸化性膜を形成する際、同時に通常のＭＩＳト
ランジスタのゲート電極の側壁に側壁膜を形成すること
により、製造工程数の大幅な増加を招かない。また、Ｍ
ＩＳトランジスタのゲート長を、成膜処理時における膜
厚の制御によって設定することができるので、ゲート長
のバラツキを低減することが可能となる。したがって、
性能が均一なＭＩＳトランジスタを有する半導体集積回
路装置を再現性良く、しかも低コストで製造することが
可能となる。
の側壁に保護膜をパターン形成する際、同時に通常のＭ
ＩＳトランジスタのゲート電極をパターニングするとと
もに、耐酸化性膜を形成する際、同時に通常のＭＩＳト
ランジスタのゲート電極の側壁に側壁膜を形成すること
により、製造工程数の大幅な増加を招かない。また、Ｍ
ＩＳトランジスタのゲート長を、成膜処理時における膜
厚の制御によって設定することができるので、ゲート長
のバラツキを低減することが可能となる。したがって、
性能が均一なＭＩＳトランジスタを有する半導体集積回
路装置を再現性良く、しかも低コストで製造することが
可能となる。
【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。
要部断面図である。
【図２】図１の半導体集積回路装置の要部平面図であ
る。
る。
【図３】図１の半導体集積回路装置の周辺回路領域にお
ける部分断面図である。
ける部分断面図である。
【図４】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
る半導体基板の要部断面図である。
【図５】図１の半導体集積回路装置の図４に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図６】図１の半導体集積回路装置の図５に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図８】図１の半導体集積回路装置の図７に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図９】図１の半導体集積回路装置の図８に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における半導体基板の要部断面図である。
工程中における半導体基板の要部断面図である。
【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１２】図１の半導体集積回路装置の図１１に続く製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１３】本発明の他の実施例である半導体集積回路装
置の要部平面図である。
置の要部平面図である。
１ 半導体基板 １ａ ｎ形半導体領域（第１導電形半導体領域） ２ フィールド絶縁膜 ３ チャネルストッパ ４ｗp ｐウエル ４ｗn ｎウエル ５ 縦形ＭＯＳトランジスタ ６ 島状部 ６ａ 第１半導体層（第２導電形の半導体層） ６ｂ 第２半導体層（第１導電形の半導体層） ７ ゲート絶縁膜 ８ａ ゲート電極 ８ｂ ゲート電極配線 ９ａ〜９ｄ シリサイド層 １０ａ 絶縁膜 １１ｐ ｐチャネルＭＯＳトランジスタ １１ｎ ｎチャネルＭＯＳトランジスタ １２ｎ 拡散層 １２ｎ1 ｎ- 形領域 １２ｎ2 ｎ+ 形領域 １２ｐ 拡散層 １２ｐ1 ｐ- 形領域 １２ｐ2 ｐ+ 形領域 １３ ゲート絶縁膜 １４ ゲート電極 １５ 側壁絶縁膜 １６ 保護膜 １７ａ フォトレジストパターン １８ 耐酸化性膜 １９ 絶縁膜
Claims (5)
- 【請求項１】 半導体基板の第１導電形半導体領域上
に、成膜処理によって形成された第２導電形の半導体層
または真性半導体層と、その上層に成膜処理によって形
成された第１導電形の半導体層とからなる島状部を設け
るとともに、前記島状部の側壁に、ゲート絶縁膜を介し
てゲート電極を設けたことを特徴とする半導体集積回路
装置。 - 【請求項２】 前記島状部の幅を、前記第１半導体層が
完全に空乏化する程度に狭く設定したことを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項３】 半導体基板の第１導電形半導体領域上
に、成膜処理によって形成された第２導電形の半導体層
または真性半導体層と、その上層に成膜処理によって形
成された第１導電形の半導体層とからなる島状部を形成
する工程と、前記島状部の側壁にゲート絶縁膜を形成す
る工程と、前記第２導電形の半導体層または真性半導体
層の側壁に前記ゲート絶縁膜を保護するための保護膜を
形成する工程と、前記島状部の側壁全体に前記保護膜を
被覆するように耐酸化性膜を形成する工程と、前記耐酸
化性膜から露出する部分に所定の導体との化合物層を形
成する工程と、前記化合物層の表面を酸化する工程と、
前記耐酸化性膜を除去する工程と、前記半導体基板上に
ゲート電極形成用の導体膜を堆積した後、その導体膜を
パターニングすることにより、前記島状部の側壁に側壁
ゲート電極を形成する工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項４】 前記半導体基板上に導体膜を堆積した
後、その導体膜をパターニングすることにより、前記第
２導電形の半導体層または真性半導体層の側壁に前記保
護膜をパターン形成すると同時に、前記半導体基板の素
子形成領域に前記半導体基板の主面に対して平行に延在
するゲート電極をパターン形成することを特徴とする請
求項３記載の半導体集積回路装置の製造方法。 - 【請求項５】 前記半導体基板上に絶縁膜を堆積した
後、その絶縁膜をパターニングすることにより、前記島
状部の側壁全体に前記保護膜を被覆するように耐酸化性
膜をパターン形成すると同時に、前記半導体基板の素子
形成領域において、前記半導体基板の主面に対して平行
に延在するように配置されたゲート電極の側壁に側壁絶
縁膜をパターン形成することを特徴とする請求項３また
は４記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094045A JPH06310730A (ja) | 1993-04-21 | 1993-04-21 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094045A JPH06310730A (ja) | 1993-04-21 | 1993-04-21 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310730A true JPH06310730A (ja) | 1994-11-04 |
Family
ID=14099601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5094045A Pending JPH06310730A (ja) | 1993-04-21 | 1993-04-21 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310730A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009075031A1 (ja) * | 2007-12-12 | 2009-06-18 | Unisantis Electronics ( Japan ) Ltd. | 半導体装置 |
| US8896056B2 (en) | 2007-12-05 | 2014-11-25 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor semiconductor device |
-
1993
- 1993-04-21 JP JP5094045A patent/JPH06310730A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8896056B2 (en) | 2007-12-05 | 2014-11-25 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor semiconductor device |
| WO2009075031A1 (ja) * | 2007-12-12 | 2009-06-18 | Unisantis Electronics ( Japan ) Ltd. | 半導体装置 |
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