JPH06314196A - 情報処理方法および装置 - Google Patents
情報処理方法および装置Info
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- JPH06314196A JPH06314196A JP10334493A JP10334493A JPH06314196A JP H06314196 A JPH06314196 A JP H06314196A JP 10334493 A JP10334493 A JP 10334493A JP 10334493 A JP10334493 A JP 10334493A JP H06314196 A JPH06314196 A JP H06314196A
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- JP
- Japan
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- instruction
- stage
- pipeline
- memory device
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Abstract
(57)【要約】
【目的】 パイプライン長を可変とすることにより、メ
モリ装置を参照しない命令の実行を早め、処理速度の向
上を図る。 【構成】 メモリ装置１５０を参照する命令か否かを判
定する可変パイプライン判定回路２２０と、メモリ装置
１５０を参照するパイプラインステージに対応した情報
格納レジスタであるＡＲＥＧ２３０，２４０、ＴＲＥＧ
２６０，２７０、ＢＲＥＧ２９０，３００と、当該パイ
プラインステージの有効性を示す有効識別子２５０，２
８０，３１０と、命令キュー１７０，１８０の内容と上
記情報格納レジスタの内容を選択する選択回路３２０，
３３０と、上記選択回路の制御を行うパイプライン制御
回路３４０などにより構成され、上記可変パイプライン
判定回路２２０の判定結果の状態と上記有効識別子の状
態によりメモリ装置１５０を参照するパイプラインステ
ージのバイパス制御を行う。
モリ装置を参照しない命令の実行を早め、処理速度の向
上を図る。 【構成】 メモリ装置１５０を参照する命令か否かを判
定する可変パイプライン判定回路２２０と、メモリ装置
１５０を参照するパイプラインステージに対応した情報
格納レジスタであるＡＲＥＧ２３０，２４０、ＴＲＥＧ
２６０，２７０、ＢＲＥＧ２９０，３００と、当該パイ
プラインステージの有効性を示す有効識別子２５０，２
８０，３１０と、命令キュー１７０，１８０の内容と上
記情報格納レジスタの内容を選択する選択回路３２０，
３３０と、上記選択回路の制御を行うパイプライン制御
回路３４０などにより構成され、上記可変パイプライン
判定回路２２０の判定結果の状態と上記有効識別子の状
態によりメモリ装置１５０を参照するパイプラインステ
ージのバイパス制御を行う。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にパイプライン長を可変とすることにより効率良く命令
の処理を行うパイプライン処理技術に適用して有効な技
術に関する。
にパイプライン長を可変とすることにより効率良く命令
の処理を行うパイプライン処理技術に適用して有効な技
術に関する。
【０００２】
【従来の技術】図３は従来の情報処理装置の構成を示す
ブロック図、図４は説明のために用いる命令列を示す概
略説明図、図５は従来技術における命令列を実行する場
合の処理の流れを示すタイムチャートである。
ブロック図、図４は説明のために用いる命令列を示す概
略説明図、図５は従来技術における命令列を実行する場
合の処理の流れを示すタイムチャートである。
【０００３】まず、従来の情報処理装置の構成を説明す
る。
る。
【０００４】ＩＢＲ１００は命令の高速アクセスを可能
とするための命令バッファレジスタ、ＩＲ１１０はＩＢ
Ｒ１００から読み出された命令を格納する命令レジス
タ、ＩＧＲ１２０はたとえば１６本のレジスタ群からな
るアドレス生成用の汎用レジスタであり、各々０番〜１
５番の識別番号が割り当てられている。
とするための命令バッファレジスタ、ＩＲ１１０はＩＢ
Ｒ１００から読み出された命令を格納する命令レジス
タ、ＩＧＲ１２０はたとえば１６本のレジスタ群からな
るアドレス生成用の汎用レジスタであり、各々０番〜１
５番の識別番号が割り当てられている。
【０００５】アドレス加算器１３０は命令により指定さ
れる汎用レジスタの内容と命令により与えられる変位値
より論理アドレスを求めるアドレス加算器であり、ＴＬ
Ｂ１４０はアドレス加算器１３０によって求まった論理
アドレスを物理アドレスに変換する変換索引緩衝機構、
メモリ装置１５０は物理アドレスにより所望のデータを
供給するメモリ装置である。
れる汎用レジスタの内容と命令により与えられる変位値
より論理アドレスを求めるアドレス加算器であり、ＴＬ
Ｂ１４０はアドレス加算器１３０によって求まった論理
アドレスを物理アドレスに変換する変換索引緩衝機構、
メモリ装置１５０は物理アドレスにより所望のデータを
供給するメモリ装置である。
【０００６】命令デコーダ１６０は命令の解読を行うも
のであり、命令キュー１７０は第１の命令解読情報をキ
ューイングするものであり、命令キュー１８０は第２の
命令解読情報をキューイングするものである。
のであり、命令キュー１７０は第１の命令解読情報をキ
ューイングするものであり、命令キュー１８０は第２の
命令解読情報をキューイングするものである。
【０００７】制御記憶１９０は命令の実行に関するオペ
レーションをマイクロプログラムとして記憶するもので
あり、ＧＧＲ２００は演算実行用の汎用レジスタであ
り、ＡＬＵ２１０は算術／論理演算ユニットである。
レーションをマイクロプログラムとして記憶するもので
あり、ＧＧＲ２００は演算実行用の汎用レジスタであ
り、ＡＬＵ２１０は算術／論理演算ユニットである。
【０００８】なお、ＩＧＲ１２０とＧＧＲ２００は論理
的には同等のものであり物理的にはどちらか一方あれば
良く、また本例のようにコピーを持っても良い。
的には同等のものであり物理的にはどちらか一方あれば
良く、また本例のようにコピーを持っても良い。
【０００９】ここで、図４に示される命令列を例にと
り、この命令列の処理動作を図３〜５を用いて説明す
る。
り、この命令列の処理動作を図３〜５を用いて説明す
る。
【００１０】なお、これらの命令列は参照を容易にする
ためにラベル（＃１）〜（＃５）を付加している。
ためにラベル（＃１）〜（＃５）を付加している。
【００１１】また、図５の横軸は時間（サイクル数）を
示し、１〜１８の番号は説明の便宜上つけたものであり
対応するマシンサイクルを示す。
示し、１〜１８の番号は説明の便宜上つけたものであり
対応するマシンサイクルを示す。
【００１２】一般に、高性能情報処理装置の命令処理
は、命令の先取り、解読および実行を高度にオーバラッ
プさせるパイプライン方式がとられている。図３に示し
た従来技術の場合、命令の解読から実行までを６つのパ
イプラインに分割し、各々Ｄステージ、Ａステージ、Ｔ
ステージ、Ｂステージ、ＬステージおよびＥステージと
している。
は、命令の先取り、解読および実行を高度にオーバラッ
プさせるパイプライン方式がとられている。図３に示し
た従来技術の場合、命令の解読から実行までを６つのパ
イプラインに分割し、各々Ｄステージ、Ａステージ、Ｔ
ステージ、Ｂステージ、ＬステージおよびＥステージと
している。
【００１３】そして、Ｄステージでは命令の解読とＡス
テージにおいて行う論理アドレス生成のための汎用レジ
スタ参照を行う。Ａステージでは命令の解読情報のキュ
ーイングと、メモリオペランド読み出しや分岐先命令読
み出しに必要な論理アドレス生成のためのアドレス加算
を行う。
テージにおいて行う論理アドレス生成のための汎用レジ
スタ参照を行う。Ａステージでは命令の解読情報のキュ
ーイングと、メモリオペランド読み出しや分岐先命令読
み出しに必要な論理アドレス生成のためのアドレス加算
を行う。
【００１４】ＴステージではＴＬＢを検索し論理アドレ
スを物理アドレスに変換する。なお、ＴＬＢ検索に関す
る詳細は本発明の範囲外であるためここでは省略する。
スを物理アドレスに変換する。なお、ＴＬＢ検索に関す
る詳細は本発明の範囲外であるためここでは省略する。
【００１５】Ｂステージでは命令の実行に関するオペレ
ーションをマイクロプログラムとして記憶する制御記憶
の参照と、物理アドレスによるメモリ装置の参照を行
う。この場合、メモリ装置はキャッシュメモリであって
も良い。
ーションをマイクロプログラムとして記憶する制御記憶
の参照と、物理アドレスによるメモリ装置の参照を行
う。この場合、メモリ装置はキャッシュメモリであって
も良い。
【００１６】Ｌステージでは汎用レジスタからのレジス
タオペランド読み出しと、メモリ装置から読み出したデ
ータの転送を行う。Ｅステージでは上記レジスタオペラ
ンドやメモリオペランドをもとに演算の実行を行う。
タオペランド読み出しと、メモリ装置から読み出したデ
ータの転送を行う。Ｅステージでは上記レジスタオペラ
ンドやメモリオペランドをもとに演算の実行を行う。
【００１７】（＃１）のＡＲ命令は第１サイクルにおい
てＩＢＲ１００からＩＲ１１０にセットされる。ＩＲ１
１０の内容は命令デコーダ１６０に転送され解読され
る。
てＩＢＲ１００からＩＲ１１０にセットされる。ＩＲ１
１０の内容は命令デコーダ１６０に転送され解読され
る。
【００１８】また、（＃１）のＡＲ命令はレジスタオペ
ランドどうしの算術加算命令であるため論理アドレス生
成の必要はなく、従ってＩＧＲ１２０参照、アドレス加
算器１３０によるアドレス加算、ＴＬＢ１４０の検索お
よびメモリ装置１５０の読み出しおよび転送は行わな
い。
ランドどうしの算術加算命令であるため論理アドレス生
成の必要はなく、従ってＩＧＲ１２０参照、アドレス加
算器１３０によるアドレス加算、ＴＬＢ１４０の検索お
よびメモリ装置１５０の読み出しおよび転送は行わな
い。
【００１９】第２サイクルでは、命令デコーダ１６０に
よる命令解読情報が命令キュー１７０と命令キュー１８
０にキューイングされる。具体的には命令の実行に必要
なレジスタオペランドに対応する汎用レジスタの識別番
号（この場合１番と２番）と命令の実行結果を格納する
汎用レジスタの識別番号（この場合１番）が命令キュー
１７０にキューイングされ、（＃１）のＡＲ命令のオペ
レーションが格納されている制御記憶アドレスが命令キ
ュー１８０にキューイングされる。
よる命令解読情報が命令キュー１７０と命令キュー１８
０にキューイングされる。具体的には命令の実行に必要
なレジスタオペランドに対応する汎用レジスタの識別番
号（この場合１番と２番）と命令の実行結果を格納する
汎用レジスタの識別番号（この場合１番）が命令キュー
１７０にキューイングされ、（＃１）のＡＲ命令のオペ
レーションが格納されている制御記憶アドレスが命令キ
ュー１８０にキューイングされる。
【００２０】第３サイクルでは、（＃１）のＡＲ命令の
場合、ＴＬＢ１４０検索の必要がないためダミーサイク
ルである。第４サイクルでは、命令キュー１８０からの
制御記憶アドレスにより制御記憶１９０を参照する。
場合、ＴＬＢ１４０検索の必要がないためダミーサイク
ルである。第４サイクルでは、命令キュー１８０からの
制御記憶アドレスにより制御記憶１９０を参照する。
【００２１】第５サイクルでは、命令キュー１７０から
の汎用レジスタ識別番号に対応するレジスタオペランド
をＧＧＲ２００から読み出す。第６サイクルでは制御記
憶１９０から読み出されたオペレーションにより、ＧＧ
Ｒ２００から読み出された１番レジスタと２番レジスタ
の算術加算をＡＬＵ２１０において実行し、演算結果
は、ＩＧＲ１２０とＧＧＲ２００の１番レジスタに転送
される。
の汎用レジスタ識別番号に対応するレジスタオペランド
をＧＧＲ２００から読み出す。第６サイクルでは制御記
憶１９０から読み出されたオペレーションにより、ＧＧ
Ｒ２００から読み出された１番レジスタと２番レジスタ
の算術加算をＡＬＵ２１０において実行し、演算結果
は、ＩＧＲ１２０とＧＧＲ２００の１番レジスタに転送
される。
【００２２】次に、（＃２）のＬ命令は第２サイクルに
ＩＢＲ１００からＩＲ１１０にセットされる。ＩＲ１１
０の内容は命令デコーダ１６０に転送され解読される。
（＃２）のＬ命令はメモリオペランドをレジスタへロー
ドする命令であるため論理アドレスの生成が必要であ
る。
ＩＢＲ１００からＩＲ１１０にセットされる。ＩＲ１１
０の内容は命令デコーダ１６０に転送され解読される。
（＃２）のＬ命令はメモリオペランドをレジスタへロー
ドする命令であるため論理アドレスの生成が必要であ
る。
【００２３】しかし、上記命令列によれば、（＃１）の
ＡＲ命令の書き込みレジスタ（１番レジスタ）と（＃
２）のＬ命令のベースレジスタ（１番レジスタ）が同一
番号であるため、（＃１）のＡＲ命令の演算結果が求ま
るまで（＃２）のＬ命令のアドレス加算ができないとい
うアドレス発生インタロックが生じ、従って、第２サイ
クルではＩＧＲ１２０を参照することはできない。
ＡＲ命令の書き込みレジスタ（１番レジスタ）と（＃
２）のＬ命令のベースレジスタ（１番レジスタ）が同一
番号であるため、（＃１）のＡＲ命令の演算結果が求ま
るまで（＃２）のＬ命令のアドレス加算ができないとい
うアドレス発生インタロックが生じ、従って、第２サイ
クルではＩＧＲ１２０を参照することはできない。
【００２４】第３サイクルでは、命令デコーダ１６０に
よる命令解読情報が命令キュー１７０と命令キュー１８
０にキューイングされる。具体的には命令の実行結果を
格納する汎用レジスタの識別番号（この場合には３番）
が命令キュー１７０にキューイングされ、（＃２）のＬ
命令のオペレーションが格納されている制御記憶アドレ
スが、命令キュー１８０にキューイングされる。
よる命令解読情報が命令キュー１７０と命令キュー１８
０にキューイングされる。具体的には命令の実行結果を
格納する汎用レジスタの識別番号（この場合には３番）
が命令キュー１７０にキューイングされ、（＃２）のＬ
命令のオペレーションが格納されている制御記憶アドレ
スが、命令キュー１８０にキューイングされる。
【００２５】一方、（＃１）のＡＲ命令の演算は第６サ
イクルに実行され、その結果がＩＧＲ１２０，ＧＧＲ２
００とともにアドレス加算器１３０に転送される。第７
サイクルでは（＃１）のＡＲ命令の演算結果、すなわち
（＃２）のＬ命令によって指定されたベースレジスタの
内容と、インデックスレジスタの内容と変位値を加算し
て論理アドレスを求める。
イクルに実行され、その結果がＩＧＲ１２０，ＧＧＲ２
００とともにアドレス加算器１３０に転送される。第７
サイクルでは（＃１）のＡＲ命令の演算結果、すなわち
（＃２）のＬ命令によって指定されたベースレジスタの
内容と、インデックスレジスタの内容と変位値を加算し
て論理アドレスを求める。
【００２６】第８サイクルでは、上記論理アドレスによ
りＴＬＢ１４０を検索し物理アドレスに変換する。第９
サイクルでは、上記物理アドレスによりメモリ装置１５
０を参照するとともに、命令キュー１８０からの制御記
憶アドレスにより制御記憶１９０を参照する。
りＴＬＢ１４０を検索し物理アドレスに変換する。第９
サイクルでは、上記物理アドレスによりメモリ装置１５
０を参照するとともに、命令キュー１８０からの制御記
憶アドレスにより制御記憶１９０を参照する。
【００２７】第１０サイクルでは、メモリ装置１５０か
ら読み出されたデータがＡＬＵ２１０に転送される。第
１１サイクルでは、ＡＬＵ２１０において演算が実行さ
れその結果がＩＧＲ１２０，ＧＧＲ２００に転送され
る。
ら読み出されたデータがＡＬＵ２１０に転送される。第
１１サイクルでは、ＡＬＵ２１０において演算が実行さ
れその結果がＩＧＲ１２０，ＧＧＲ２００に転送され
る。
【００２８】（＃３）のＬＴＲ命令は第７サイクルにお
いてＩＢＲ１００からＩＲ１１０にセットされる。ＩＲ
１１０の内容は命令デコーダ１６０に転送され解読され
る。また、（＃３）のＬＴＲ命令はレジスタ間のロード
命令であるため論理アドレス生成の必要はなく、従って
ＩＧＲ１２０参照、アドレス加算器１３０によるアドレ
ス加算、ＴＬＢ１４０の検索、メモリ装置１５０の読み
出しおよび転送は行わない。
いてＩＢＲ１００からＩＲ１１０にセットされる。ＩＲ
１１０の内容は命令デコーダ１６０に転送され解読され
る。また、（＃３）のＬＴＲ命令はレジスタ間のロード
命令であるため論理アドレス生成の必要はなく、従って
ＩＧＲ１２０参照、アドレス加算器１３０によるアドレ
ス加算、ＴＬＢ１４０の検索、メモリ装置１５０の読み
出しおよび転送は行わない。
【００２９】第８サイクルでは、命令デコーダ１６０に
よる命令解読情報が命令キュー１７０と命令キュー１８
０にキューイングされる。具体的には命令の実行に必要
なレジスタオペランドに対応する汎用レジスタの識別番
号（この場合３番）と命令の実行結果を格納する汎用レ
ジスタの識別番号（この場合３番）が命令キュー１７０
にキューイングされ、（＃３）のＬＴＲ命令のオペレー
ションが格納されている制御記憶アドレスが、命令キュ
ー１８０にキューイングされる。
よる命令解読情報が命令キュー１７０と命令キュー１８
０にキューイングされる。具体的には命令の実行に必要
なレジスタオペランドに対応する汎用レジスタの識別番
号（この場合３番）と命令の実行結果を格納する汎用レ
ジスタの識別番号（この場合３番）が命令キュー１７０
にキューイングされ、（＃３）のＬＴＲ命令のオペレー
ションが格納されている制御記憶アドレスが、命令キュ
ー１８０にキューイングされる。
【００３０】第９サイクルは、（＃３）のＬＴＲ命令の
場合、ＴＬＢ１４０検索の必要がないためダミーサイク
ルである。第１０サイクルでは命令キュー１８０からの
制御記憶アドレスにより制御記憶１９０が参照される。
場合、ＴＬＢ１４０検索の必要がないためダミーサイク
ルである。第１０サイクルでは命令キュー１８０からの
制御記憶アドレスにより制御記憶１９０が参照される。
【００３１】上記命令列によれば、（＃２）のＬ命令の
書き込みレジスタ（３番レジスタ）と（＃３）のＬＴＲ
命令のオペランドに対応するレジスタ番号（３番レジス
タ）が同一番号であるため、（＃２）のＬ命令の結果が
求まるまで（＃３）のＬＴＲ命令のレジスタオペランド
読み出しができない。
書き込みレジスタ（３番レジスタ）と（＃３）のＬＴＲ
命令のオペランドに対応するレジスタ番号（３番レジス
タ）が同一番号であるため、（＃２）のＬ命令の結果が
求まるまで（＃３）のＬＴＲ命令のレジスタオペランド
読み出しができない。
【００３２】従って、第１１サイクルでは命令キュー１
７０からの汎用レジスタ識別番号に対応するレジスタオ
ペランドをＧＧＲ２００から読み出すことはできない。
７０からの汎用レジスタ識別番号に対応するレジスタオ
ペランドをＧＧＲ２００から読み出すことはできない。
【００３３】一方、（＃２）のＬ命令は第１１サイクル
に実行され、その結果がＩＧＲ１２０，ＧＧＲ２００に
転送されるとともにＡＬＵ２１０に再入力される。第１
２サイクルでは上記再入力された（＃２）のＬ命令の結
果より（＃３）のＬＴＲの演算がＡＬＵ２１０において
実行されその結果がＩＧＲ１２０，ＧＧＲ２００に転送
される。
に実行され、その結果がＩＧＲ１２０，ＧＧＲ２００に
転送されるとともにＡＬＵ２１０に再入力される。第１
２サイクルでは上記再入力された（＃２）のＬ命令の結
果より（＃３）のＬＴＲの演算がＡＬＵ２１０において
実行されその結果がＩＧＲ１２０，ＧＧＲ２００に転送
される。
【００３４】（＃４）のＢＣ命令は第８サイクルにおい
てＩＢＲ１００からＩＲ１１０にセットされる。ＩＲ１
１０の内容は命令デコーダ１６０に転送され解読され
る。
てＩＢＲ１００からＩＲ１１０にセットされる。ＩＲ１
１０の内容は命令デコーダ１６０に転送され解読され
る。
【００３５】また、（＃４）のＢＣ命令は条件付き分岐
命令であるため分岐先命令の論理アドレス生成が必要で
あり、従って論理アドレス生成のためのＩＧＲ１２０の
参照を行う。
命令であるため分岐先命令の論理アドレス生成が必要で
あり、従って論理アドレス生成のためのＩＧＲ１２０の
参照を行う。
【００３６】第９サイクルでは、命令デコーダ１６０に
よる命令解読情報が命令キュー１７０と命令キュー１８
０にキューイングされるとともにインデックスレジスタ
の内容とベースレジスタの内容と変位値をアドレス加算
器１３０において加算することにより論理アドレスを求
める。
よる命令解読情報が命令キュー１７０と命令キュー１８
０にキューイングされるとともにインデックスレジスタ
の内容とベースレジスタの内容と変位値をアドレス加算
器１３０において加算することにより論理アドレスを求
める。
【００３７】第１０サイクルでは、（＃４）のＢＣ命令
のＴＬＢ１４０検索が行われ、第１１サイクルでは、メ
モリ装置１５０の参照が行われる。第１２サイクルで
は、メモリ装置１５０から読み出した分岐先命令をＩＢ
Ｒ１００とＩＲ１１０に転送する。
のＴＬＢ１４０検索が行われ、第１１サイクルでは、メ
モリ装置１５０の参照が行われる。第１２サイクルで
は、メモリ装置１５０から読み出した分岐先命令をＩＢ
Ｒ１００とＩＲ１１０に転送する。
【００３８】そして、第１３サイクルでは、（＃４）の
ＢＣ命令のマスクフィールドと条件コードの比較が行わ
れ、分岐の成立の可否がチェックされる。なお、条件付
き分岐命令に関する詳細は本発明の範囲外であるためこ
こでは省略する。上記命令列では便宜上分岐成功ケース
を仮定して説明を進める。
ＢＣ命令のマスクフィールドと条件コードの比較が行わ
れ、分岐の成立の可否がチェックされる。なお、条件付
き分岐命令に関する詳細は本発明の範囲外であるためこ
こでは省略する。上記命令列では便宜上分岐成功ケース
を仮定して説明を進める。
【００３９】（＃５）のＡＲ命令はメモリ装置１５０か
ら転送され、第１３サイクルにおいてＩＲ１１０にセッ
トされる。以降、（＃５）のＡＲ命令は（＃１）のＡＲ
命令と同様の処理により第１８サイクルに演算が実行さ
れる。
ら転送され、第１３サイクルにおいてＩＲ１１０にセッ
トされる。以降、（＃５）のＡＲ命令は（＃１）のＡＲ
命令と同様の処理により第１８サイクルに演算が実行さ
れる。
【００４０】なお、この種の装置として関連するものに
は、たとえば特開平３−１９４６３２号公報記載の情報
処理装置が挙げられる。
は、たとえば特開平３−１９４６３２号公報記載の情報
処理装置が挙げられる。
【００４１】
【発明が解決しようとする課題】ところが、前記のよう
な従来技術においては、メモリ装置の参照を行う命令と
メモリ装置の参照を行わない命令により必要なパイプラ
イン段数が異なることに対する考慮がなされておらず、
メモリ装置を参照しない命令についても便宜的に参照ス
テージを割り当てている。このため、メモリ装置の参照
を行わない命令の実行が遅れ、ひいては後続命令の解
読、および演算の実行が遅れるという問題がある。
な従来技術においては、メモリ装置の参照を行う命令と
メモリ装置の参照を行わない命令により必要なパイプラ
イン段数が異なることに対する考慮がなされておらず、
メモリ装置を参照しない命令についても便宜的に参照ス
テージを割り当てている。このため、メモリ装置の参照
を行わない命令の実行が遅れ、ひいては後続命令の解
読、および演算の実行が遅れるという問題がある。
【００４２】そこで、本発明の目的は、メモリ装置の参
照を行わない命令についてはメモリ装置の参照を行うパ
イプラインステージの実行をバイパスすることにより、
その命令の実行を早め、さらに後続命令の解読、実行を
早めて、処理速度の向上を図る情報処理装置を提供する
ことにある。
照を行わない命令についてはメモリ装置の参照を行うパ
イプラインステージの実行をバイパスすることにより、
その命令の実行を早め、さらに後続命令の解読、実行を
早めて、処理速度の向上を図る情報処理装置を提供する
ことにある。
【００４３】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。
【００４４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００４５】すなわち、請求項１記載の情報処理方法
は、複数のパイプラインステージを有してデータ処理を
行う情報処理方法であって、命令を実行する場合に命令
がメモリ装置の参照を行うかどうかを判定し、命令がメ
モリ装置を参照しない場合には、メモリ装置の参照を行
うパイプラインステージをバイパスし次の命令を実行す
るものである。
は、複数のパイプラインステージを有してデータ処理を
行う情報処理方法であって、命令を実行する場合に命令
がメモリ装置の参照を行うかどうかを判定し、命令がメ
モリ装置を参照しない場合には、メモリ装置の参照を行
うパイプラインステージをバイパスし次の命令を実行す
るものである。
【００４６】また、請求項２記載の情報処理装置は、複
数のパイプラインステージを有するパイプライン方式の
情報処理装置であって、命令を実行する場合に命令がメ
モリ装置の参照を行うかどうかを判定する判定手段と、
パイプラインステージに対応して情報を格納する情報格
納手段と、パイプラインステージの有効性を示す有効ス
テージ識別手段と、情報格納手段の内容を選択する選択
手段とを備え、有効ステージ識別手段の状態と判定手段
の情報により処理すべき情報格納手段の内容または命令
を決定するものである。
数のパイプラインステージを有するパイプライン方式の
情報処理装置であって、命令を実行する場合に命令がメ
モリ装置の参照を行うかどうかを判定する判定手段と、
パイプラインステージに対応して情報を格納する情報格
納手段と、パイプラインステージの有効性を示す有効ス
テージ識別手段と、情報格納手段の内容を選択する選択
手段とを備え、有効ステージ識別手段の状態と判定手段
の情報により処理すべき情報格納手段の内容または命令
を決定するものである。
【００４７】そして、請求項３記載の情報処理装置は、
情報格納手段と有効ステージ識別手段をメモリ装置を参
照するパイプラインステージに対応して複数備えるもの
である。
情報格納手段と有効ステージ識別手段をメモリ装置を参
照するパイプラインステージに対応して複数備えるもの
である。
【００４８】さらに、請求項４記載の情報処理装置は、
判定手段よりメモリ装置の参照が必要な命令か否かを検
出し、さらに有効ステージ識別手段の状態により情報格
納手段に命令が存在するか否か検出することにより、選
択手段を制御するパイプライン制御手段を備えるもので
ある。
判定手段よりメモリ装置の参照が必要な命令か否かを検
出し、さらに有効ステージ識別手段の状態により情報格
納手段に命令が存在するか否か検出することにより、選
択手段を制御するパイプライン制御手段を備えるもので
ある。
【００４９】また、請求項５記載の情報処理装置は、複
数の有効ステージ識別手段において、命令が対応するパ
イプラインステージに存在するとき第１の状態とし、命
令が対応するパイプラインステージに存在しないとき第
２の状態とし、いずれかの有効ステージ識別手段が第１
の状態のときは情報格納手段の内容を選択するものであ
る。
数の有効ステージ識別手段において、命令が対応するパ
イプラインステージに存在するとき第１の状態とし、命
令が対応するパイプラインステージに存在しないとき第
２の状態とし、いずれかの有効ステージ識別手段が第１
の状態のときは情報格納手段の内容を選択するものであ
る。
【００５０】さらに、請求項６記載の情報処理装置は、
判定手段において、メモリ装置の参照が必要でない命令
では第１の状態とし、メモリ装置の参照が必要な命令で
は第２の状態とし、第２の状態のときは情報格納手段の
内容を選択するものである。
判定手段において、メモリ装置の参照が必要でない命令
では第１の状態とし、メモリ装置の参照が必要な命令で
は第２の状態とし、第２の状態のときは情報格納手段の
内容を選択するものである。
【００５１】そして、請求項７記載の情報処理装置は、
判定手段において、命令がメモリ装置の参照を必要とし
ない第１の状態であり、かつ複数の有効ステージ識別手
段において、パイプラインステージに命令が存在しない
第２の状態ならば、命令は、パイプラインステージをバ
イパスして命令を実行するものである。
判定手段において、命令がメモリ装置の参照を必要とし
ない第１の状態であり、かつ複数の有効ステージ識別手
段において、パイプラインステージに命令が存在しない
第２の状態ならば、命令は、パイプラインステージをバ
イパスして命令を実行するものである。
【００５２】
【作用】前記した情報処理方法および装置によれば、メ
モリ装置の参照の必要がない命令が解読されると判定手
段によりその旨の判定を行い、可変パイプライン判定結
果を第１の状態（以下、ＯＮ状態と記す）とし、またパ
イプラインステージに命令が存在するとき当該パイプラ
インステージの有効ステージ識別手段を第１の状態（以
下、ＯＮ状態と記す）として、パイプラインステージに
命令が存在しないとき当該パイプラインステージの有効
ステージ識別手段を第２の状態（以下、ＯＦＦ状態と記
す）として、上記可変パイプライン判定結果がＯＮ状態
であり、かつ上記有効ステージ識別手段がＯＦＦ状態で
あるとき、パイプライン制御手段により選択手段にその
旨を報告して命令キューの内容を選択することができ
る。
モリ装置の参照の必要がない命令が解読されると判定手
段によりその旨の判定を行い、可変パイプライン判定結
果を第１の状態（以下、ＯＮ状態と記す）とし、またパ
イプラインステージに命令が存在するとき当該パイプラ
インステージの有効ステージ識別手段を第１の状態（以
下、ＯＮ状態と記す）として、パイプラインステージに
命令が存在しないとき当該パイプラインステージの有効
ステージ識別手段を第２の状態（以下、ＯＦＦ状態と記
す）として、上記可変パイプライン判定結果がＯＮ状態
であり、かつ上記有効ステージ識別手段がＯＦＦ状態で
あるとき、パイプライン制御手段により選択手段にその
旨を報告して命令キューの内容を選択することができ
る。
【００５３】このような制御により、実行する命令がメ
モリ装置の参照を行わない命令の場合には、そのメモリ
装置の参照を行うパイプラインステージをバイパスする
ことができる。
モリ装置の参照を行わない命令の場合には、そのメモリ
装置の参照を行うパイプラインステージをバイパスする
ことができる。
【００５４】また、可変パイプライン判定結果が第２の
状態（以下、ＯＦＦ状態と記す）のときや有効ステージ
識別手段がＯＮ状態のときはメモリ装置の参照を行うパ
イプラインステージのバイパス制御を行わないので誤動
作を防止することができる。
状態（以下、ＯＦＦ状態と記す）のときや有効ステージ
識別手段がＯＮ状態のときはメモリ装置の参照を行うパ
イプラインステージのバイパス制御を行わないので誤動
作を防止することができる。
【００５５】これにより、メモリ装置の参照を行わない
命令を実行する場合には、判定手段によりその旨を判定
し、さらに有効ステージ識別手段がＯＦＦ状態の場合に
は、パイプライン制御手段および選択手段を用いて、メ
モリ装置の参照を行うパイプラインステージをバイパス
してその命令を実行し、後続命令の解読、実行を早める
ことができ、従って情報処理装置の処理速度の向上を図
ることができる。
命令を実行する場合には、判定手段によりその旨を判定
し、さらに有効ステージ識別手段がＯＦＦ状態の場合に
は、パイプライン制御手段および選択手段を用いて、メ
モリ装置の参照を行うパイプラインステージをバイパス
してその命令を実行し、後続命令の解読、実行を早める
ことができ、従って情報処理装置の処理速度の向上を図
ることができる。
【００５６】
【実施例】以下、本発明の実施例を詳細に説明する。
【００５７】図１は本発明の一実施例である情報処理装
置の構成を示すブロック図、図２は本実施例における命
令列を実行する場合の処理の流れを示すタイムチャート
である。
置の構成を示すブロック図、図２は本実施例における命
令列を実行する場合の処理の流れを示すタイムチャート
である。
【００５８】まず、図１により本実施例の情報処理装置
１の構成を説明する。
１の構成を説明する。
【００５９】本実施例の情報処理装置１は、たとえば複
数のパイプラインステージを有するパイプライン方式の
情報処理装置であって、命令バッファレジスタ（ＩＢ
Ｒ）１００と、命令レジスタ（ＩＲ）１１０と、汎用レ
ジスタ（ＩＧＲ）１２０と、アドレス加算器１３０と、
変換索引緩衝機構（ＴＬＢ）１４０と、メモリ装置１５
０と、命令デコーダ１６０と、命令キュー１７０，１８
０と、制御記憶１９０と、汎用レジスタ（ＧＧＲ）２０
０と、算術／論理演算ユニット（ＡＬＵ）２１０と、可
変パイプライン判定回路２２０と、Ａステージ対応レジ
スタ（ＡＲＥＧ）２３０，２４０と、Ａステージ有効識
別子２５０と、Ｔステージ対応レジスタ（ＴＲＥＧ）２
６０，２７０と、Ｔステージ有効識別子２８０と、Ｂス
テージ対応レジスタ（ＢＲＥＧ）２９０，３００と、Ｂ
ステージ有効識別子３１０と、選択回路３２０，３３０
と、パイプライン制御回路３４０などにより構成され
る。
数のパイプラインステージを有するパイプライン方式の
情報処理装置であって、命令バッファレジスタ（ＩＢ
Ｒ）１００と、命令レジスタ（ＩＲ）１１０と、汎用レ
ジスタ（ＩＧＲ）１２０と、アドレス加算器１３０と、
変換索引緩衝機構（ＴＬＢ）１４０と、メモリ装置１５
０と、命令デコーダ１６０と、命令キュー１７０，１８
０と、制御記憶１９０と、汎用レジスタ（ＧＧＲ）２０
０と、算術／論理演算ユニット（ＡＬＵ）２１０と、可
変パイプライン判定回路２２０と、Ａステージ対応レジ
スタ（ＡＲＥＧ）２３０，２４０と、Ａステージ有効識
別子２５０と、Ｔステージ対応レジスタ（ＴＲＥＧ）２
６０，２７０と、Ｔステージ有効識別子２８０と、Ｂス
テージ対応レジスタ（ＢＲＥＧ）２９０，３００と、Ｂ
ステージ有効識別子３１０と、選択回路３２０，３３０
と、パイプライン制御回路３４０などにより構成され
る。
【００６０】命令バッファレジスタ（以下、ＩＢＲ１０
０と記す）１００は命令の高速アクセスを可能とするた
めの命令バッファレジスタ、命令レジスタ（以下、ＩＲ
１１０と記す）１１０はＩＢＲ１００から読み出された
命令を格納する命令レジスタ、汎用レジスタ（以下、Ｉ
ＧＲ１２０と記す）１２０はアドレス生成用の汎用レジ
スタ、アドレス加算器１３０は命令により指定される汎
用レジスタの内容と命令により与えられる変位値とによ
り論理アドレスを求めるアドレス加算器である。
０と記す）１００は命令の高速アクセスを可能とするた
めの命令バッファレジスタ、命令レジスタ（以下、ＩＲ
１１０と記す）１１０はＩＢＲ１００から読み出された
命令を格納する命令レジスタ、汎用レジスタ（以下、Ｉ
ＧＲ１２０と記す）１２０はアドレス生成用の汎用レジ
スタ、アドレス加算器１３０は命令により指定される汎
用レジスタの内容と命令により与えられる変位値とによ
り論理アドレスを求めるアドレス加算器である。
【００６１】変換索引緩衝機構（以下、ＴＬＢ１４０と
記す）１４０はアドレス加算器１３０において求まった
論理アドレスを物理アドレスに変換する変換索引緩衝機
構、メモリ装置１５０は物理アドレスにより所望のデー
タを供給するメモリ装置、命令デコーダ１６０は命令の
解読を行う命令解読装置、可変パイプライン判定回路２
２０（判定手段）は可変パイプラインが可能な命令か否
かを判定する回路。
記す）１４０はアドレス加算器１３０において求まった
論理アドレスを物理アドレスに変換する変換索引緩衝機
構、メモリ装置１５０は物理アドレスにより所望のデー
タを供給するメモリ装置、命令デコーダ１６０は命令の
解読を行う命令解読装置、可変パイプライン判定回路２
２０（判定手段）は可変パイプラインが可能な命令か否
かを判定する回路。
【００６２】可変パイプライン判定結果２２１は可変パ
イプラインが可能な命令はＯＮ状態、可変パイプライン
が不可な命令はＯＦＦ状態となる。
イプラインが可能な命令はＯＮ状態、可変パイプライン
が不可な命令はＯＦＦ状態となる。
【００６３】命令キュー１７０は第１の命令解読情報を
キューイングし、命令キュー１８０は第２の命令解読情
報をキューイングし、制御記憶１９０は命令の実行に関
するオペレーションをマイクロプログラムとして記憶す
る。
キューイングし、命令キュー１８０は第２の命令解読情
報をキューイングし、制御記憶１９０は命令の実行に関
するオペレーションをマイクロプログラムとして記憶す
る。
【００６４】汎用レジスタ（以下、ＧＧＲ２００と記
す）２００は演算実行用の汎用レジスタであり、ＡＬＵ
２１０は算術／論理演算ユニット、ＡＲＥＧ２３０（情
報格納手段）は命令キュー１７０からの命令解読情報を
Ａステージに対応させて保持する第１のＡステージ対応
レジスタ、ＡＲＥＧ２４０（情報格納手段）は命令キュ
ー１８０からの命令解読情報をＡステージに対応させて
保持する第２のＡステージ対応レジスタである。
す）２００は演算実行用の汎用レジスタであり、ＡＬＵ
２１０は算術／論理演算ユニット、ＡＲＥＧ２３０（情
報格納手段）は命令キュー１７０からの命令解読情報を
Ａステージに対応させて保持する第１のＡステージ対応
レジスタ、ＡＲＥＧ２４０（情報格納手段）は命令キュ
ー１８０からの命令解読情報をＡステージに対応させて
保持する第２のＡステージ対応レジスタである。
【００６５】Ａステージ有効識別子２５０（有効ステー
ジ識別手段）はＡＲＥＧ２３０，２４０に有効な命令が
存在するときＯＮ状態、存在しないときＯＦＦ状態とな
る。
ジ識別手段）はＡＲＥＧ２３０，２４０に有効な命令が
存在するときＯＮ状態、存在しないときＯＦＦ状態とな
る。
【００６６】ＴＲＥＧ２６０（情報格納手段）はＡＲＥ
Ｇ２３０からの命令解読情報をＴステージに対応させて
保持する第１のＴステージ対応レジスタ、ＴＲＥＧ２７
０（情報格納手段）はＡＲＥＧ２４０からの命令解読情
報をＴステージに対応させて保持する第２のＴステージ
対応レジスタである。
Ｇ２３０からの命令解読情報をＴステージに対応させて
保持する第１のＴステージ対応レジスタ、ＴＲＥＧ２７
０（情報格納手段）はＡＲＥＧ２４０からの命令解読情
報をＴステージに対応させて保持する第２のＴステージ
対応レジスタである。
【００６７】Ｔステージ有効識別子２８０（有効ステー
ジ識別手段）はＴＲＥＧ２６０，２７０に有効な命令が
存在するときＯＮ状態、存在しないときＯＦＦ状態とな
る。
ジ識別手段）はＴＲＥＧ２６０，２７０に有効な命令が
存在するときＯＮ状態、存在しないときＯＦＦ状態とな
る。
【００６８】ＢＲＥＧ２９０（情報格納手段）はＴＲＥ
Ｇ２６０からの命令解読情報をＢステージに対応させて
保持する第１のＢステージ対応レジスタ、ＢＲＥＧ３０
０（情報格納手段）はＴＲＥＧ２７０からの命令解読情
報をＢステージに対応させて保持する第２のＢステージ
対応レジスタである。
Ｇ２６０からの命令解読情報をＢステージに対応させて
保持する第１のＢステージ対応レジスタ、ＢＲＥＧ３０
０（情報格納手段）はＴＲＥＧ２７０からの命令解読情
報をＢステージに対応させて保持する第２のＢステージ
対応レジスタである。
【００６９】Ｂステージ有効識別子３１０（有効ステー
ジ識別手段）はＢＲＥＧ２９０，３００に有効な命令が
存在するときＯＮ状態、存在しないときＯＦＦ状態とな
る。
ジ識別手段）はＢＲＥＧ２９０，３００に有効な命令が
存在するときＯＮ状態、存在しないときＯＦＦ状態とな
る。
【００７０】選択回路３２０（選択手段）は命令キュー
１７０からの命令解読情報とＢＲＥＧ２９０からの命令
解読情報をセレクト信号３４１の状態に従い選択し、ま
た選択回路３３０（選択手段）は命令キュー１８０から
の命令解読情報とＢＲＥＧ３００からの命令解読情報を
セレクト信号３４１の状態に従い選択する。
１７０からの命令解読情報とＢＲＥＧ２９０からの命令
解読情報をセレクト信号３４１の状態に従い選択し、ま
た選択回路３３０（選択手段）は命令キュー１８０から
の命令解読情報とＢＲＥＧ３００からの命令解読情報を
セレクト信号３４１の状態に従い選択する。
【００７１】パイプライン制御回路３４０（パイプライ
ン制御手段）は可変パイプライン判定結果２２１とＡス
テージ有効識別子２５０とＴステージ有効識別子２８０
とＢステージ有効識別子３１０により選択回路３２０，
３３０を制御する。
ン制御手段）は可変パイプライン判定結果２２１とＡス
テージ有効識別子２５０とＴステージ有効識別子２８０
とＢステージ有効識別子３１０により選択回路３２０，
３３０を制御する。
【００７２】セレクト信号３４１は命令キュー１７０，
１８０を選択するときはＯＮ状態、ＢＲＥＧ２９０，３
００を選択するときはＯＦＦ状態となる。
１８０を選択するときはＯＮ状態、ＢＲＥＧ２９０，３
００を選択するときはＯＦＦ状態となる。
【００７３】また、情報処理装置１は、命令をＩＢＲ１
００からＩＲ１１０へセットするとＤステージを起動す
る。Ｄステージでは命令の解読と命令解読情報のキュー
イングを行い、メモリ装置１５０の参照の必要な命令で
は論理アドレス生成のための汎用レジスタ参照も行う。
００からＩＲ１１０へセットするとＤステージを起動す
る。Ｄステージでは命令の解読と命令解読情報のキュー
イングを行い、メモリ装置１５０の参照の必要な命令で
は論理アドレス生成のための汎用レジスタ参照も行う。
【００７４】パイプライン制御回路３４０は、具体的に
は可変パイプライン判定結果がＯＮ状態（メモリ装置参
照が必要でない命令を解読）であり、かつＡステージ有
効識別子２５０、Ｔステージ有効識別子２８０およびＢ
ステージ有効識別子３１０の全てがＯＦＦ状態であると
きパイプライン制御回路３４０はＤステージの終了、す
なわち次のステージの起動に同期してセレクト信号３４
１をＯＮ状態（命令キュー１７０，１８０の命令を選択
し実行）とする。
は可変パイプライン判定結果がＯＮ状態（メモリ装置参
照が必要でない命令を解読）であり、かつＡステージ有
効識別子２５０、Ｔステージ有効識別子２８０およびＢ
ステージ有効識別子３１０の全てがＯＦＦ状態であると
きパイプライン制御回路３４０はＤステージの終了、す
なわち次のステージの起動に同期してセレクト信号３４
１をＯＮ状態（命令キュー１７０，１８０の命令を選択
し実行）とする。
【００７５】一方、上記条件が成立しないときパイプラ
イン制御回路３４０は次のステージの起動に同期してセ
レクト信号３４１をＯＦＦ状態（ＢＲＥＧ２９０，３０
０を選択し実行）とする。
イン制御回路３４０は次のステージの起動に同期してセ
レクト信号３４１をＯＦＦ状態（ＢＲＥＧ２９０，３０
０を選択し実行）とする。
【００７６】次に、図２，図４を用いて本実施例の作用
を説明する。
を説明する。
【００７７】なお、図２において横軸は時間（サイクル
数）を示し、１〜１２の番号は説明の便宜上つけたもの
であり対応するマシンサイクルを示す。
数）を示し、１〜１２の番号は説明の便宜上つけたもの
であり対応するマシンサイクルを示す。
【００７８】まず、（＃１）では、ＡＲ命令を第１サイ
クルにおいてＩＢＲ１００からＩＲ１１０へセットす
る。そして、ＩＲ１１０の内容を命令デコーダ１６０に
転送し解読する。
クルにおいてＩＢＲ１００からＩＲ１１０へセットす
る。そして、ＩＲ１１０の内容を命令デコーダ１６０に
転送し解読する。
【００７９】さらに、情報処理装置１は、命令デコーダ
１６０からの命令解読情報を命令キュー１７０，１８０
にキューイングする。また、（＃１）のＡＲ命令はレジ
スタオペランドどうしの算術加算命令であるため論理ア
ドレス生成の必要はなく、従ってＩＧＲ１２０の参照、
アドレス加算器１３０によるアドレス加算、ＴＬＢ１４
０の検索、メモリ装置１５０の読み出しおよび転送は行
わない。
１６０からの命令解読情報を命令キュー１７０，１８０
にキューイングする。また、（＃１）のＡＲ命令はレジ
スタオペランドどうしの算術加算命令であるため論理ア
ドレス生成の必要はなく、従ってＩＧＲ１２０の参照、
アドレス加算器１３０によるアドレス加算、ＴＬＢ１４
０の検索、メモリ装置１５０の読み出しおよび転送は行
わない。
【００８０】次に、パイプライン制御回路３４０は可変
パイプライン判定回路２２０からの可変パイプライン判
定結果２２１、Ａステージ有効識別子２５０、Ｔステー
ジ有効識別子２８０およびＢステージ有効識別子３１０
よりＡステージの起動が必要か否かを検出する。
パイプライン判定回路２２０からの可変パイプライン判
定結果２２１、Ａステージ有効識別子２５０、Ｔステー
ジ有効識別子２８０およびＢステージ有効識別子３１０
よりＡステージの起動が必要か否かを検出する。
【００８１】そして、第２サイクルでは、パイプライン
制御回路３４０において上記検出結果よりセレクト信号
３４１を発生する。この場合、（＃１）のＡＲ命令はメ
モリ装置１５０の参照が必要ないため第１サイクルでの
可変パイプライン判定結果２２１がＯＮ状態であり、か
つ全ての有効識別子２５０，２８０，３１０がＯＦＦ状
態であるため第２サイクルにおいてセレクト信号３４１
はＯＮ状態となる。
制御回路３４０において上記検出結果よりセレクト信号
３４１を発生する。この場合、（＃１）のＡＲ命令はメ
モリ装置１５０の参照が必要ないため第１サイクルでの
可変パイプライン判定結果２２１がＯＮ状態であり、か
つ全ての有効識別子２５０，２８０，３１０がＯＦＦ状
態であるため第２サイクルにおいてセレクト信号３４１
はＯＮ状態となる。
【００８２】そして、セレクト信号３４１により選択回
路３２０，３３０は、命令キュー１７０，１８０の出力
を選択する。
路３２０，３３０は、命令キュー１７０，１８０の出力
を選択する。
【００８３】以上の動作により、（＃１）のＡＲ命令で
は、Ａ／Ｔ／Ｂステージをバイパスし、Ｄステージの直
後にＬステージを起動する。
は、Ａ／Ｔ／Ｂステージをバイパスし、Ｄステージの直
後にＬステージを起動する。
【００８４】さらに、ＧＧＲ２００は選択回路３２０か
らのレジスタ番号に対応するレジスタオペランドを読み
出しＡＬＵ２１０に転送する。また、制御記憶１９０は
選択回路３３０からの制御記憶アドレスに対応するオペ
レーションを読み出しＡＬＵ２１０に転送する。
らのレジスタ番号に対応するレジスタオペランドを読み
出しＡＬＵ２１０に転送する。また、制御記憶１９０は
選択回路３３０からの制御記憶アドレスに対応するオペ
レーションを読み出しＡＬＵ２１０に転送する。
【００８５】次に、第３サイクルでは、演算を実行しそ
の結果をＩＧＲ１２０，ＧＧＲ２００、およびアドレス
加算器１３０に転送する。
の結果をＩＧＲ１２０，ＧＧＲ２００、およびアドレス
加算器１３０に転送する。
【００８６】そして、（＃２）では、Ｌ命令を第２サイ
クルにＩＢＲ１００からＩＲ１１０にセットし、ＩＲ１
１０の内容を命令デコーダ１６０に転送し解読する。ま
た、（＃２）のＬ命令は、メモリオペランドからレジス
タへのロード命令であるため、論理アドレスの生成が必
要である。
クルにＩＢＲ１００からＩＲ１１０にセットし、ＩＲ１
１０の内容を命令デコーダ１６０に転送し解読する。ま
た、（＃２）のＬ命令は、メモリオペランドからレジス
タへのロード命令であるため、論理アドレスの生成が必
要である。
【００８７】従って、第２、第３サイクルにおける可変
パイプライン判定結果２２１はＯＦＦ状態となり、Ａス
テージ有効識別子２５０、Ｔステージ有効識別子２８０
およびＢステージ有効識別子３１０の内容に係らず第
３、第４サイクルにおけるセレクト信号３４１がＯＦＦ
状態となる。
パイプライン判定結果２２１はＯＦＦ状態となり、Ａス
テージ有効識別子２５０、Ｔステージ有効識別子２８０
およびＢステージ有効識別子３１０の内容に係らず第
３、第４サイクルにおけるセレクト信号３４１がＯＦＦ
状態となる。
【００８８】以上の動作により、（＃２）のＬ命令は、
Ａ／Ｔ／Ｂステージをバイパスせずに処理を続ける。こ
のとき、（＃１）のＡＲ命令と（＃２）のＬ命令の間に
おいてアドレス発生インタロックが生じるため、（＃
２）のＬ命令のアドレス加算は第４サイクルまで待たさ
れる。
Ａ／Ｔ／Ｂステージをバイパスせずに処理を続ける。こ
のとき、（＃１）のＡＲ命令と（＃２）のＬ命令の間に
おいてアドレス発生インタロックが生じるため、（＃
２）のＬ命令のアドレス加算は第４サイクルまで待たさ
れる。
【００８９】そして、（＃３）では、ＬＴＲ命令を第４
サイクルにＩＢＲ１００からＩＲ１１０へセットし、Ｉ
Ｒ１１０の内容を可変パイプライン判定回路２２０に転
送し判定する。また、（＃３）のＬＴＲ命令はレジスタ
からレジスタへのロード命令であるため、論理アドレス
生成の必要はない。従って、第４サイクルにおける可変
パイプライン判定結果２２１はＯＮ状態となる。
サイクルにＩＢＲ１００からＩＲ１１０へセットし、Ｉ
Ｒ１１０の内容を可変パイプライン判定回路２２０に転
送し判定する。また、（＃３）のＬＴＲ命令はレジスタ
からレジスタへのロード命令であるため、論理アドレス
生成の必要はない。従って、第４サイクルにおける可変
パイプライン判定結果２２１はＯＮ状態となる。
【００９０】一方、（＃２）のＬ命令のＡステージを起
動しているため、第４サイクルでのＡステージ有効識別
子２５０、Ｔステージ有効識別子２８０およびＢステー
ジ有効識別子３１０は各々、ＯＮ状態／ＯＦＦ状態／Ｏ
ＦＦ状態となる。
動しているため、第４サイクルでのＡステージ有効識別
子２５０、Ｔステージ有効識別子２８０およびＢステー
ジ有効識別子３１０は各々、ＯＮ状態／ＯＦＦ状態／Ｏ
ＦＦ状態となる。
【００９１】そして、パイプライン制御回路３４０は上
記可変パイプライン判定結果２２１、Ａステージ有効識
別子２５０、Ｔステージ有効識別子２８０およびＢステ
ージ有効識別子３１０の内容により、第５サイクルにお
いてセレクト信号３４１をＯＦＦ状態とする。
記可変パイプライン判定結果２２１、Ａステージ有効識
別子２５０、Ｔステージ有効識別子２８０およびＢステ
ージ有効識別子３１０の内容により、第５サイクルにお
いてセレクト信号３４１をＯＦＦ状態とする。
【００９２】以上の動作により、（＃３）のＬＴＲ命令
はＡ／Ｔ／Ｂステージをバイパスせずに処理を続ける。
はＡ／Ｔ／Ｂステージをバイパスせずに処理を続ける。
【００９３】次に、（＃４）では、ＢＣ命令を第５サイ
クルにＩＢＲ１００からＩＲ１１０へセットする。そし
て、ＩＲ１１０の内容を命令デコーダ１６０に転送し解
読する。（＃４）のＢＣ命令は条件付き分岐命令であ
り、分岐先命令の論理アドレス生成が必要である。
クルにＩＢＲ１００からＩＲ１１０へセットする。そし
て、ＩＲ１１０の内容を命令デコーダ１６０に転送し解
読する。（＃４）のＢＣ命令は条件付き分岐命令であ
り、分岐先命令の論理アドレス生成が必要である。
【００９４】従って、第５サイクルにおける可変パイプ
ライン判定結果２２１はＯＦＦ状態となり、Ａステージ
有効識別子２５０、Ｔステージ有効識別子２８０および
Ｂステージ有効識別子３１０の内容に係らず第６サイク
ルにおけるセレクト信号３４１がＯＦＦ状態となる。
ライン判定結果２２１はＯＦＦ状態となり、Ａステージ
有効識別子２５０、Ｔステージ有効識別子２８０および
Ｂステージ有効識別子３１０の内容に係らず第６サイク
ルにおけるセレクト信号３４１がＯＦＦ状態となる。
【００９５】以上の動作により、（＃４）のＢＣ命令は
Ａ／Ｔ／Ｂステージをバイパスせずに処理を続ける。
Ａ／Ｔ／Ｂステージをバイパスせずに処理を続ける。
【００９６】さらに、第９サイクルでは、メモリ装置１
５０から読み出した分岐先命令をＩＢＲ１００とＩＲ１
１０に転送する。（＃４）のＢＣ命令の分岐先命令であ
る（＃５）のＡＲ命令を第１０サイクルにおいてＩＲ１
１０にセットする。
５０から読み出した分岐先命令をＩＢＲ１００とＩＲ１
１０に転送する。（＃４）のＢＣ命令の分岐先命令であ
る（＃５）のＡＲ命令を第１０サイクルにおいてＩＲ１
１０にセットする。
【００９７】以降、（＃５）のＡＲ命令は、（＃１）の
ＡＲ命令と同様の処理によりＡ／Ｔ／Ｂステージをバイ
パスし、第１２サイクルにおいて演算を実行する。
ＡＲ命令と同様の処理によりＡ／Ｔ／Ｂステージをバイ
パスし、第１２サイクルにおいて演算を実行する。
【００９８】以上により、本実施例の情報処理装置１に
よれば、従来の情報処理装置がこの命令列の実行に１８
サイクルを要しているのに対して、本実施例においては
１２サイクルにて実行することができるので、６サイク
ル分の時間を短縮することができる。
よれば、従来の情報処理装置がこの命令列の実行に１８
サイクルを要しているのに対して、本実施例においては
１２サイクルにて実行することができるので、６サイク
ル分の時間を短縮することができる。
【００９９】従って、本実施例の情報処理装置１によれ
ば、メモリ装置１５０の参照を行う命令とメモリ装置１
５０の参照を行わない命令とを可変パイプライン判定回
路２２０により判定し、パイプライン制御回路３４０に
より選択回路３２０，３３０を制御することにより、メ
モリ装置１５０の参照を行わない命令ではパイプライン
段数を可変とすることが可能となり、この命令の実行を
早めることができ、パイプラインの効率が向上し、情報
処理装置の処理速度を改善することができる。
ば、メモリ装置１５０の参照を行う命令とメモリ装置１
５０の参照を行わない命令とを可変パイプライン判定回
路２２０により判定し、パイプライン制御回路３４０に
より選択回路３２０，３３０を制御することにより、メ
モリ装置１５０の参照を行わない命令ではパイプライン
段数を可変とすることが可能となり、この命令の実行を
早めることができ、パイプラインの効率が向上し、情報
処理装置の処理速度を改善することができる。
【０１００】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲において種々変更可能であることは言うまでもない。
施例にもとづき具体的に説明したが、本発明は前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲において種々変更可能であることは言うまでもない。
【０１０１】たとえば、本実施例のＡステージ対応レジ
スタ、Ｔステージ対応レジスタ、およびＢステージ対応
レジスタについてはそれぞれ２個備える場合について説
明したが、本発明は前記実施例に限定されるものではな
く、１または２以上の複数個を備える場合についても適
用可能である。
スタ、Ｔステージ対応レジスタ、およびＢステージ対応
レジスタについてはそれぞれ２個備える場合について説
明したが、本発明は前記実施例に限定されるものではな
く、１または２以上の複数個を備える場合についても適
用可能である。
【０１０２】さらに、選択回路についても前記実施例に
限定されることなく、Ａステージ対応レジスタなどの個
数に対応して、１または２以上の複数個を備える場合に
ついても適用可能である。
限定されることなく、Ａステージ対応レジスタなどの個
数に対応して、１または２以上の複数個を備える場合に
ついても適用可能である。
【０１０３】また、パイプライン段数を最も多く必要な
命令に合わせてパイプラインステージを有する情報処理
装置についても、その他の命令はダミーのパイプライン
ステージを発生させて命令を実行することによって本発
明は適用可能である。
命令に合わせてパイプラインステージを有する情報処理
装置についても、その他の命令はダミーのパイプライン
ステージを発生させて命令を実行することによって本発
明は適用可能である。
【０１０４】さらに、必要なパイプライン段数を最も少
ない命令に合わせたパイプラインステージを有する情報
処理装置についても、その他の命令は、実行ステージが
延びたようにみせて命令を実行することにより本発明は
適用可能である。
ない命令に合わせたパイプラインステージを有する情報
処理装置についても、その他の命令は、実行ステージが
延びたようにみせて命令を実行することにより本発明は
適用可能である。
【０１０５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【０１０６】すなわち、本発明によれば、判定手段によ
りメモリ装置の参照を行う命令かメモリ装置の参照を行
わない命令かを判断し、メモリ装置の参照を行わない命
令の場合には制御手段によりパイプライン段数を可変と
し、その命令の実行を早めることができる。
りメモリ装置の参照を行う命令かメモリ装置の参照を行
わない命令かを判断し、メモリ装置の参照を行わない命
令の場合には制御手段によりパイプライン段数を可変と
し、その命令の実行を早めることができる。
【０１０７】また、実行する命令がメモリ装置を参照す
る命令である場合には、判定手段によりその旨を判定
し、有効ステージ識別手段、パイプライン制御手段およ
び選択手段により情報格納手段の内容を選択することに
より、メモリ装置を参照する場合においても制御するこ
とができる。
る命令である場合には、判定手段によりその旨を判定
し、有効ステージ識別手段、パイプライン制御手段およ
び選択手段により情報格納手段の内容を選択することに
より、メモリ装置を参照する場合においても制御するこ
とができる。
【０１０８】この結果、メモリ装置の参照を行わない命
令が高速に実行可能となり、パイプライン処理の効率が
向上し、情報処理装置の処理速度の向上を図ることがで
きる。
令が高速に実行可能となり、パイプライン処理の効率が
向上し、情報処理装置の処理速度の向上を図ることがで
きる。
【図１】本発明の一実施例である情報処理装置の構成を
示すブロック図である。
示すブロック図である。
【図２】本実施例における命令列を実行する場合の処理
の流れを示すタイムチャートである。
の流れを示すタイムチャートである。
【図３】従来の情報処理装置の構成を示すブロック図で
ある。
ある。
【図４】説明のために用いる命令列を示す概略説明図で
ある。
ある。
【図５】従来技術における命令列を実行する場合の処理
の流れを示すタイムチャートである。
の流れを示すタイムチャートである。
１ 情報処理装置 １００ 命令バッファレジスタ（ＩＢＲ） １１０ 命令レジスタ（ＩＲ） １２０ アドレス生成用の汎用レジスタ（ＩＧＲ） １３０ アドレス加算器 １４０ 変換索引緩衝機構（ＴＬＢ） １５０ メモリ装置 １６０ 命令デコーダ １７０，１８０ 命令キュー １９０ 制御記憶 ２００ 演算実行用の汎用レジスタ（ＧＧＲ） ２１０ 算術／論理演算ユニット（ＡＬＵ） ２２０ 可変パイプライン判定回路（判定手段） ２２１ 可変パイプライン判定結果 ２３０，２４０ Ａステージ対応レジスタ（：ＡＲＥＧ
情報格納手段） ２５０ Ａステージ有効識別子（有効ステージ識別手
段） ２６０，２７０ Ｔステージ対応レジスタ（：ＴＲＥＧ
情報格納手段） ２８０ Ｔステージ有効識別子（有効ステージ識別手
段） ２９０，３００ Ｂステージ対応レジスタ（：ＢＲＥＧ
情報格納手段） ３１０ Ｂステージ有効識別子（有効ステージ識別手
段） ３２０，３３０ 選択回路（選択手段） ３４０ パイプライン制御回路（パイプライン制御手
段） ３４１ セレクト信号
情報格納手段） ２５０ Ａステージ有効識別子（有効ステージ識別手
段） ２６０，２７０ Ｔステージ対応レジスタ（：ＴＲＥＧ
情報格納手段） ２８０ Ｔステージ有効識別子（有効ステージ識別手
段） ２９０，３００ Ｂステージ対応レジスタ（：ＢＲＥＧ
情報格納手段） ３１０ Ｂステージ有効識別子（有効ステージ識別手
段） ３２０，３３０ 選択回路（選択手段） ３４０ パイプライン制御回路（パイプライン制御手
段） ３４１ セレクト信号
Claims (7)
- 【請求項１】 複数のパイプラインステージを有してデ
ータ処理を行う情報処理方法であって、命令を実行する
場合に該命令がメモリ装置の参照を行うかどうかを判定
し、該命令が該メモリ装置を参照しない場合には、該メ
モリ装置の参照を行うパイプラインステージをバイパス
し該命令を実行することを特徴とする情報処理方法。 - 【請求項２】 複数のパイプラインステージを有するパ
イプライン方式の情報処理装置であって、命令を実行す
る場合に該命令がメモリ装置の参照を行うかどうかを判
定する判定手段と、前記パイプラインステージに対応し
て情報を格納する情報格納手段と、前記パイプラインス
テージの有効性を示す有効ステージ識別手段と、該情報
格納手段の内容を選択する選択手段とを備え、該有効ス
テージ識別手段の状態と該判定手段の情報により処理す
べき該情報格納手段の内容を決定することを特徴とする
情報処理装置。 - 【請求項３】 前記情報格納手段と前記有効ステージ識
別手段を前記メモリ装置を参照する前記パイプラインス
テージに対応して複数備えることを特徴とする請求項２
記載の情報処理装置。 - 【請求項４】 前記判定手段より前記メモリ装置の参照
が必要な命令か否かを検出し、さらに前記有効ステージ
識別手段の状態により前記情報格納手段に命令が存在す
るか否かを検出することにより、前記選択手段を制御す
るパイプライン制御手段を備えることを特徴とする請求
項２記載の情報処理装置。 - 【請求項５】 前記複数の有効ステージ識別手段におい
て、命令が対応する前記パイプラインステージに存在す
るとき第１の状態とし、該命令が対応する前記パイプラ
インステージに存在しないとき第２の状態とし、いずれ
かの前記有効ステージ識別手段が第１の状態のときは前
記情報格納手段の内容を選択することを特徴とする請求
項３記載の情報処理装置。 - 【請求項６】 前記判定手段において、前記メモリ装置
の参照が必要でない命令では第１の状態とし、前記メモ
リ装置の参照が必要な命令では第２の状態とし、第２の
状態のときは前記情報格納手段の内容を選択することを
特徴とする請求項２記載の情報処理装置。 - 【請求項７】 前記判定手段において、命令が前記メモ
リ装置の参照を必要としない前記第１の状態であり、か
つ前記複数の有効ステージ識別手段においてパイプライ
ンステージに命令が存在しない前記第２の状態ならば、
該命令は、前記パイプラインステージをバイパスして該
命令を実行することを特徴とする請求項３，５または６
記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10334493A JPH06314196A (ja) | 1993-04-30 | 1993-04-30 | 情報処理方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10334493A JPH06314196A (ja) | 1993-04-30 | 1993-04-30 | 情報処理方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314196A true JPH06314196A (ja) | 1994-11-08 |
Family
ID=14351529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10334493A Pending JPH06314196A (ja) | 1993-04-30 | 1993-04-30 | 情報処理方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314196A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010538398A (ja) * | 2007-09-06 | 2010-12-09 | クゥアルコム・インコーポレイテッド | マルチステージデータ処理パイプラインにおける命令実行システム及び方法 |
-
1993
- 1993-04-30 JP JP10334493A patent/JPH06314196A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010538398A (ja) * | 2007-09-06 | 2010-12-09 | クゥアルコム・インコーポレイテッド | マルチステージデータ処理パイプラインにおける命令実行システム及び方法 |
| US8868888B2 (en) | 2007-09-06 | 2014-10-21 | Qualcomm Incorporated | System and method of executing instructions in a multi-stage data processing pipeline |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010925 |