JPH06314255A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】 実装される拡張ボードが持つデータアクセス
性能に従い、互換性を失うことなく、ダイナミックにア
クセススピードを切り替え、アクセススピードの向上を
達成する。 【構成】 業界標準のコンピュータシステムにおいて、
実装される拡張ボードのアクセススピードを判定する手
段と、判定した結果の情報を保持する手段とを設け、拡
張バスクロックの周波数を上げることにより、業界標準
としての互換性を失うことなく、データ転送速度の向上
を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、実装される拡張ボード
が持つデータアクセス性能に従い、自動的にその性能を
判定し、且つその性能を最大限に引き出すようにダイナ
ミックにアクセススピードを切り替えることができるコ
ンピュータシステムに関する。

【０００２】

【従来の技術】近年、半導体技術の進歩により、ＣＰ
Ｕ、メモリＬＳＩ、周辺制御用ＩＣ等のデータ処理能力
は飛躍的に向上している。一方、いわゆる業界標準とな
っているコンピュータシステムにおいては、過去の資産
との互換性の問題から、特に任意のボードが実装される
ことを想定している拡張バススロットのデータ転送速度
は、近年の半導体の処理能力と比べて低くなっている。

【０００３】一般に、業界標準となっているコンピュー
タシステムの拡張バスのデータ転送速度は、当該バスに
出力されるバスクロックによって規定され、そのバスク
ロックはある周波数に固定されている。又、実装される
拡張ボードは、その規定されたバスクロックに従って設
計されている。そのため、例えば図１に示すような従来
のコンピュータシステムにおいて、ＣＰＵクロック１０
８とバスクロック４０１との関係は、図２に示すよう
に、ＣＰＵクロック１０８が規定されたバスクロックよ
りも高い周波数の場合は、分周回路等によって、規定値
に合うように修正されて拡張バスに出力される。なお、
この例では、ＣＰＵクロックが、バスクロックの規定値
の２倍の周波数の場合を示している。

【０００４】

【発明が解決しようとする課題】ここで、例えば、図１
の１０６で示す拡張ボード１がバスクロックより高い周
波数でも動作可能である場合、処理能力を高めるため
に、この拡張ボードの性能に合せてバスクロック４０１
の周波数を高く設定することが考えられる。しかし、図
１の１０７で示す拡張ボード２や、他の任意の拡張ボー
ドが規定されたバスクロックでの動作しか保証されない
という問題がある。

【０００５】この問題を解決するために、例えば、図３
に示すように周波数の異なるバスクロックを複数本（３
０１、３０２、３０３、３０４）用意しておき、ある種
のスイッチによって切り替えて対処する方法が考えられ
る。このスイッチを拡張バススロット毎に設けることに
よって、拡張ボード毎に周波数の異なるバスクロックを
供給することができるになる。しかしながら、この方式
では、例えば拡張ボード１内のアクセスされ得る全ての
デバイスが、供給される高周波数のバスクロックに対応
していなければならないという問題がある。例えば、こ
の拡張ボード１がある種のリード・ライト可能なメモリ
（ＲＡＭ）と、リード専用のメモリ（ＲＯＭ）を搭載し
ており、ＲＡＭのアクセスに関しては高速アクセスが可
能であるが、ＲＯＭに関しては規定のアクセス速度にし
か対応していない場合、結果的にこの拡張ボード１は、
規定内のバスクロック速度でしか動作できないことにな
る。又、この方式では、拡張ボードの抜き差しの度にバ
スクロックの切り替えスイッチ（３０５、３０６）の設
定を確認する必要があり、煩雑であると同時に、誤操作
の原因になるといった問題がある。

【０００６】又、アクセススピードの異なる複数のメモ
リモジュールを搭載したコンピュータシステムにおい
て、メモリのアクセススピードを動的に変化させること
を特徴とした先行技術として、例えば「コンピュータシ
ステム（特開平２−２８７８４５）」がある。該先行技
術は、メモリモジュールからある種のステータス信号を
コンピュータシステムが受け取り、そのステータスの内
容によってアクセススピードを判別し、ＣＰＵのメモリ
アクセスのスピードを制御するものである。該先行技術
は、メモリモジュールの性能に従って個々にアクセスス
ピードを動的に変化させる点で本発明と類似している
が、該先行技術を業界標準の拡張バスに適用しようとす
ると、互換性の面で問題が出てくる。即ち、該先行技術
は拡張ボードからのある種のステータス信号を必要とし
ており、この点で業界標準バスとしての互換性が失われ
るという問題がある。

【０００７】上記のように、近年の半導体技術によって
設計・製造された拡張ボードを、上記業界標準のコンピ
ュータシステムで使用する場合、当該拡張ボードの高い
データ処理能力に拘らず、当該業界標準コンピュータシ
ステムの拡張バスのデータ転送速度が低速なため、当該
拡張ボードの性能を十分に発揮できないという問題があ
った。

【０００８】本発明は、前記従来の問題点を解決するべ
くなされたもので、実装される拡張ボードの動作可能バ
スクロックを検出し、互換性を保証しつつ、バスクロッ
ク周波数を切り替える機能を持つコンピュータシステム
を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、ＣＰＵと、任
意の拡張ボードを接続するための拡張バススロットと、
該ＣＰＵと該拡張バススロットの信号を接続するための
バスインタフェイス回路を備えたコンピュータシステム
において、前記拡張バススロットに接続する拡張ボード
のアクセススピード判定手段と、該判定の結果の情報を
保持する手段と、を前記バスインタフェイス回路に設け
ることにより、前記拡張ボードと、前記コンピュータシ
ステムとの間のデータ転送速度を、向上させるようにし
て、前記目的を達成したものである。

【００１０】

【作用】本発明によれば、業界標準のコンピュータシス
テムに、拡張バススロットに接続する拡張ボードのアク
セススピード判定手段と、該判定の結果の情報を保持す
る手段を付加したことにより、拡張バススロットに対応
した、動作可能なバスクロックの周波数が自動的に決定
され、該決定されたバスクロックの情報が保持され、当
該拡張ボードにアクセスする期間のみ、その拡張ボード
に見合った周波数のバスクロックが供給される。このこ
とにより、実装される拡張ボードの性能に応じて、バス
クロックの速度が自動的に且つダイナミックに切り替え
られるようになり、業界標準コンピュータシステムとし
ての互換性を保持したまま、実装される拡張ボードの性
能を最大限に引き出すことが可能になる。

【００１１】又、これらの一連の処理、即ち拡張ボード
のアクセススピードの判定、及び判定結果の保持はコン
ピュータシステムの電源投入以降自動的に行われるよう
にすることは容易であり、一般のユーザが意識すること
はなく、煩雑さや、誤動作を伴うことがなく実現するこ
とが可能になる。

【００１２】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。

【００１３】図４は、本発明の一実施例を示すブロック
線図である。従来の技術を示すブロック線図である図１
との違いは、１１１、１１２、１１３で示されるバスク
ロックが、バスインタフェイスロジックから、各拡張外
部バススロットに個々に供給されていることである。

【００１４】内部バス１０９には、ＣＰＵ１０１、ＲＯ
Ｍ１０２、メモリ１０３、バスインタフェイスロジック
１０４、及びその他のロジック１０５が接続されてい
る。ＣＰＵクロック１０８はＣＰＵ１０１と、内部バス
１０９に供給され、当該内部バスを介してバスインタフ
ェイスロジック１０４及びその他の必要なブロックに供
給される。バスインタフェイスロジックは、拡張バス１
１０に接続され、内部バスと拡張バスとの間のインタフ
ェイス制御を司る。一般的な当該バスインタフェイスロ
ジックの動作は、図２に示すタイミングチャートに示す
ように、ＣＰＵクロックに同期して動作する各種信号
を、外部バスインタフェイスプロトコルに合うように変
換することである。なお、ここでいう外部バスインタフ
ェイスプロトコルとは、業界標準コンピュータシステム
で規定された外部拡張バス仕様のことである。

【００１５】図２のタイミングチャートは、一般的なバ
スインタフェイスロジックの動作を示したものである。
ここでは、ＣＰＵクロックが外部バスのバスクロックの
２倍の周波数の場合を示している。ここで、ＡＤＳ＃、
ＣＡＤＤＲ、Ｍ／ＩＯ＃、Ｗ／Ｒ＃はそれぞれＣＰＵか
らのアドレスストローブ、アドレス、メモリ／ＩＯエリ
ア、リード／ライトの各信号である。又、ＤＲＹ＃はＣ
ＰＵに入力される信号で、本信号がアクティブになるこ
とにより、ＣＰＵのバスサイクルは終了する。又、ＡＬ
Ｅ、ＭＥＭＷ＃、ＢＡＤＤＲは、上記ＣＰＵからの信号
をバスインタフェイスロジックによって変換され、バス
クロックに同期化されたものであり、それぞれ、アドレ
スラッチイネーブル、メモリライト、バスアドレスの各
信号である。又、ＲＥＡＤＹ＃は実装されている拡張ボ
ードからのバスアクセス終了信号であり、本信号はバス
インタフェイスロジックによってＣＰＵクロックに同期
されたＲＤＹ＃信号となり、ＣＰＵに送出される。

【００１６】図５は、前記バスインタフェイスロジック
に付加されるステータスレジスタを示している。本ステ
ータスレジスタは、拡張バススロット毎に存在する。こ
こでは、メモリアクセス可能ビット（Ａm ）５０１と、
レジスタアクセス可能ビット（Ａr ）５０２、バスクロ
ック切り替えビット（Ｃ）５０３から構成される場合を
示しているが、この構成は固定されているわけではな
く、例えば、メモリアクセス可能ビットを複数用意し
て、きめ細かいアドレスに対応可能なようにしたり、ク
ロック切り替えビットを複数用意して、切り替え可能な
バスクロックの周波数のバリエーションを増やすことも
可能である。

【００１７】上記メモリアクセス可能ビット（Ａm ）
は、後述するテストプログラムによって、実装されてい
る拡張ボード上のメモリが、システムからアクセス可能
な場合に“１（Ｈ）”にセットされる。同様に、上記レ
ジスタアクセス可能ビット（Ａr ）は、実装されている
拡張ボード上のレジスタ類が、システムよりアクセス可
能な場合に“１（Ｈ）”にセットされる。

【００１８】上記クロック切り替えビット（Ｃ）は、異
なるバスクロックの切り替えを指定するビットであり、
本ビットも、後述するテストプログラムによってセット
される。なお、以降に述べる本発明の実施例において
は、本クロック切り替えビット（Ｃ）の値が“０
（Ｌ）”の場合、業界標準バスのクロックとして規定さ
れた周波数のバスクロック（以降標準クロックと呼ぶ）
が出力されることを示し、“１（Ｈ）”に設定された場
合、標準バスクロックの２倍の周波数のバスクロックが
出力され、この２倍の周波数のクロックがＣＰＵクロッ
クになるように構成されている。

【００１９】図６は、上記ステータスレジスタの各ビッ
トをセットするためのテストプログラムのフローチャー
トを示したものである。

【００２０】図７は、本発明を実現するための、前記バ
スインタフェイスロジックに前記ステータスレジスタと
共に付加される回路の一例を示したものである。

【００２１】図８は、前記回路例の動作を表わすタイミ
ングチャートを示したものである。

【００２２】以下、図５、図６、図７、図８を用いて、
本実施例の作用を説明する。

【００２３】図５及び図７に示されているステータスビ
ット５０１、５０２、５０３は、図６に示されるテスト
プログラムによって、以下のように設定される。最初に
全てのステータスレジスタは、“０（Ｌ）”にリセット
される（６０１）。次に拡張バススロット１に対応する
ステータスレジスタに対する設定を行う。６１０で示さ
れるフローチャートは、各拡張バススロットに対するス
テータスレジスタの設定を行うためのプログラムのフロ
ーチャートを示している。まず、メモリアクセスビット
（Ａm ）に“１（Ｈ）”を設定する。次に６１２のステ
ップにおいて、クロック切り替えビット（Ｃ）に“１
（Ｈ）”を設定する。これらの設定により、拡張バスス
ロット１へ供給されるバスクロックは、標準クロックに
比べ、２倍の周波数で出力される。この状態で、拡張バ
ススロットに実装されている拡張ボード上のメモリに対
するテストを行う。ここで実施すべきメモリテストの内
容は、種々考えられるが、実際のアプリケーションある
いはＯＳ（オペレーティングシステム）等のプログラム
で使用されるメモリエリア全てについてテストできるも
のであれば、特定はしない。このメモリテストの結果、
エラーが検出された場合は、Ａm ビットを“０（Ｌ）”
にクリアして（６１４）、次のステップ（６１５）に進
む。又、本メモリテストがＯＫの場合は、Ａm ビットが
“１（Ｈ）”のまま、ステップ６１５へ進む。ステップ
６１５から、ステップ６１７までのステップは、レジス
タに対するテストであり、上記のメモリに対するテスト
と同様である。なお、ここで、もし本拡張バススロット
に拡張ボードが実装されていない場合は、Ａm 、Ａr の
各ビットは前記テストプログラムによってエラーになる
ため、“０（Ｌ）”にクリアされることになる。以上の
処理を、他の全ての拡張バススロットに対応するステー
タスレジスタに対して行う（６０３、６０４）。

【００２４】次に上記の処理によってステータスレジス
タがセットされた後の、実際の動作を図７及び図８を用
いて説明する。なお、ステータスレジスタの設定例とし
て、Ａm ビットが“１（Ｈ）”で、Ａr ビットが“０
（Ｌ）”、又Ｃビットが“１（Ｈ）”の場合について説
明する。この状態では、対応する拡張バススロットに実
装されている拡張ボードに対するメモリアクセスは、標
準クロックの２倍の周波数で動作し、レジスタアクセス
は通常の標準クロックで動作することになる。

【００２５】図７において、ＡＤＳ＃、Ｍ／ＩＯ＃はＣ
ＰＵにより送出される信号で、ＡＤＳ＃はアクティブ
“Ｌ”のアドレスストローブであり、Ｍ／ＩＯ＃は
“Ｈ”の場合メモリアクセスを示し、“Ｌ”の場合はレ
ジスタアクセスを示す信号である。７０９、７１０、７
１４はＡＮＤゲートであり、付随する丸印（○）はイン
バータを示す。７１１はＯＲゲートであり、付随する丸
印（○）は同じくインバータを示す。７１３、７１５は
フリップフロップであり、Ｄはデータ入力、Ｃは立上り
エッジのクロック入力、Ｑは正極性データ出力、Ｑ＃は
負極性データ出力、Ｒはアクティブ“Ｈ”のリセット入
力の各端子である。

【００２６】なお、信号名に＃印が付いているものはア
クティブ“Ｌ”であることを示している。

【００２７】今、実装されている拡張ボード上のメモリ
アクセスの場合の動作を考える。メモリアクセスの際、
ＣＰＵからの信号ＡＤＳ＃は“Ｌ”、Ｍ／ＩＯ＃は
“Ｈ”であり、ＣＰＵからの出力タイミングは、図８に
示すタイミングチャートに示した通りである。ＡＮＤゲ
ート７０９の出力は、Ｍ／ＩＯ＃が“Ｈ”、ＡＤＳ＃が
“Ｌ”、又、ステータスレジスタのＡm ビット５０１は
前述したテストプログラムにより“Ｈ”にセットされて
いるので、Ａm ビットからの出力信号７０１は“Ｈ”で
あるため、ＡＤＳ＃のパルス幅の期間“Ｈ”となる。一
方、ＡＮＤゲート７１０の出力は、Ｍ／ＩＯ＃が“Ｈ”
であるため“Ｌ”であることは明らかである。これら
の、ＡＮＤゲート７０９と７１０の出力結果により、Ｏ
Ｒゲート７１２からの出力信号７０３は、ＡＤＳ＃と同
じタイミングで“Ｈ”となり、本信号の立上りのタイミ
ングで、フリップフロップ７１３は“１”にセットされ
出力信号７０５が“Ｈ”になる。ステータスレジスタの
Ｃビット５０３は、前述したテストプログラムにより
“Ｈ”にセットされているため、ＡＮＤゲート７１４の
出力信号７０６は“Ｈ”となり、セレクタ７０７のセレ
クト信号となる。本実施例の回路では、セレクタ７０７
は、セレクト信号が“Ｈ”の場合バスクロック７１６と
してＣＰＵクロック１０８を選択し、セレクト信号が
“Ｌ”の場合バスクロック７１６は、ＣＰＵクロックを
２分周したものを選択するようになっている。又、この
ＣＰＵクロックを２分周したクロックは、標準バスクロ
ックと同じ周波数になるようになっている。このため、
今の場合、バスクロック７１６はＣＰＵクロックと同じ
周波数となり、これは標準バスのバスクロックに比べて
２倍の周波数となる。拡張バススロットに実装された拡
張ボードは、標準バスのバスクロックと比べ２倍の周波
数で動作し、このアクセスサイクルが終了するとアクセ
スが終了したことを示すＲＥＡＤＹ＃信号を返送する。
このＲＥＡＤＹ＃信号は、バスインタフェイスロジック
を介してＣＰＵに伝えられ、ＣＰＵのバスサイクルを終
了させると共に、ＯＲゲート７１１に入力される。ＯＲ
ゲート７１１の出力は、フリップフロップ７１３のリセ
ット端子に接続されているため、フリップフロップ７１
３は本ＲＥＡＤＹ＃信号によりリセットされ、出力信号
７０５は“Ｌ”になる。その結果、セレクタ７０７のセ
レクト信号７０６は“Ｌ”になり、バスクロックとして
ＣＰＵクロックを２分周したものが選択され、標準バス
のバスクロックと同周波数のバスクロックが出力される
ことになる。

【００２８】拡張バススロットに実装されている拡張ボ
ード上のレジスタへのアクセスについては、ステータス
レジスタのＡr ビットが、前記テストプログラムによっ
て“Ｌ”にセットされているため、フリップフロップ７
１３は“１”にセットされず、その結果拡張バスへのバ
スクロックは、ＣＰＵクロックを２分周したもの、即
ち、標準バスのバスクロックと同じ周波数になることは
明らかである。

【００２９】本実施例による拡張バスのアクセスサイク
ルの短縮効果は、図２と図８のタイミングチャートを比
べてみれば明らかであり、拡張バスサイクル時間は半分
に短縮されている。

【００３０】

【発明の効果】以上説明した通り、本発明によれば、任
意の拡張バススロットの、任意のバスサイクルについて
ダイナミックにバスクロックの周波数を変化させること
によって、業界標準の拡張バス仕様と互換性を保ちつ
つ、拡張ボードの性能を最大限に引き出すことが可能に
なるという効果を有する。

【図面の簡単な説明】

【図１】従来のコンピュータシステムを表わすブロック
線図

【図２】従来のＣＰＵクロックとバスクロックの関係を
示すタイミングチャート

【図３】従来技術の改良例を示すブロック線図

【図４】本発明による実施例のシステムを示すブロック
線図

【図５】本実施例で付加されるステータスレジスタを示
すブロック図

【図６】本実施例の作用を示すフローチャート

【図７】本実施例で付加される回路の例を示す回路図

【図８】本実施例のＣＰＵクロックとバスクロックの関
係を示すタイミングチャート

【符号の説明】

１０１…ＣＰＵ １０２…ＲＯＭ １０３…メモリ １０４…バスインタフェイスロジック １０６、１０７…拡張ボード １０８…ＣＰＵクロック １１１、１１２、１１３…バスクロック

Claims (1)

【特許請求の範囲】
1. 【請求項１】ＣＰＵと、任意の拡張ボードを接続するた
   めの拡張バススロットと、該ＣＰＵと該拡張バススロッ
   トの信号を接続するためのバスインタフェイス回路を備
   えたコンピュータシステムにおいて、 前記拡張バススロットに接続する拡張ボードのアクセス
   スピード判定手段と、 該判定の結果の情報を保持する手段と、 を前記バスインタフェイス回路に設けることにより、前
   記拡張ボードと、前記コンピュータシステムとの間のデ
   ータ転送速度を、向上させるようにしたことを特徴とす
   るコンピュータシステム。