JPH06314256A - 計算装置と複数個の周辺装置との間の交信を行なうためのシステム - Google Patents

計算装置と複数個の周辺装置との間の交信を行なうためのシステム

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JPH06314256A
JPH06314256A JP3217333A JP21733391A JPH06314256A JP H06314256 A JPH06314256 A JP H06314256A JP 3217333 A JP3217333 A JP 3217333A JP 21733391 A JP21733391 A JP 21733391A JP H06314256 A JPH06314256 A JP H06314256A
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Abstract

(57)【要約】 （修正有） 【目的】それぞれの周辺装置の動作パラメタがそれぞれ
の周辺装置にストアされる複数個の周辺装置と計算装置
との間での交信を行なうためのシステムを提供する。 【構成】コンピュータ処理装置１４はバス制御装置９０
に作動的に接続され、作動的接続はＣＰＵアドレスバス
１０２、ＣＰＵデータバス１０４、ＣＰＵ制御と状態バ
ス１０６を含む。バス制御装置９０は複数個の外部バス
１１４を介して複数個の周辺モジュール１０８，１１
０，１１２に作動的に接続される。外部バス１１４はＣ
ＰＵ１４とバス制御装置９０が位置される基板１２の外
部である。外部バス１１４は外部アドレスバス１１６、
外部データバス１１８、外部制御バス１２０、外部フィ
ードバックバス１２２を含む。周辺モジュール１０８，
１１０，１１２は分岐バスによって外部バス１１４に作
動的に接続される。各周辺モジュールのフィードバック
発生回路は各周辺装置に対する動作状態情報を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は計算装置と計算装置と相関の
複数個の支持周辺装置との間の交信を行なうためのシス
テムに向けられる。
【０００２】そのような交信を行なうための先行技術シ
ステムはそれぞれのアドレスによって順次にまたは個々
に、周辺装置をポーリングするバス制御装置を含む。バ
ス制御装置はデータバスを介してバス制御装置と交信す
る様々な複数の周辺装置の中で存在し得る異なるタイミ
ング要求を収容するために十分なかつ適切な回路を含
む。一般的に、フィードバック信号は周辺装置によって
交信データバスを介してそれぞれの周辺装置が含まれる
動作の完了を示すバス制御装置へと送られる。
【０００３】この発明はアドレスによって個々のそれぞ
れの周辺装置をポーリングするためのバス制御装置を含
みかつ相関のフィードバック発生器回路を有するために
各々のそれぞれの周辺装置を準備する。各々のそれぞれ
の周辺装置はその中において、その意図された動作を行
なうための適切な動作パラメタをストアする。バス制御
装置がアドレスによって周辺装置を質問すると、周辺装
置は動作を行なうのに必要な動作パラメタを供給するこ
とによって応答する。
【０００４】そこにその適切な動作パラメタをストアす
るために各々のそれぞれの周辺装置を準備するそのよう
な構成によって、バス制御装置は様々な動作パラメタを
ストアしなければならないことから開放される。したが
って、この発明の好ましい実施例はモジュラーシステム
設計に従い、それは多数の周辺装置を収容するために容
易に拡張可能である。
【０００５】
【発明の要約】この発明は計算装置と複数個の周辺装置
との間での交信を行なうためのシステムである。システ
ムは交信を制御するためのバス制御装置、および動作状
態情報を与えるための複数個のフィードバック発生器回
路を含み、複数個の周辺装置の各々は複数個のフィード
バック発生器回路の相関のものを有する。システムはバ
ス制御装置と複数個の周辺装置との間に信号を運ぶため
のバス構造をさらに含む。
【０００６】この発明の好ましい実施例において、複数
個の周辺装置の各々はそれぞれのアドレスを有し、かつ
複数個のフィードバック発生器回路の各々は動作するた
めにそのそれぞれの相関の周辺装置に必要な動作状態情
報を含む。バス制御装置はアドレス特定された周辺装置
に質問し、その周辺装置は、周辺装置が活性状態であり
かつ作動可能な状態であるということを示すフィードバ
ック信号をバス制御装置へと伝達させることによってそ
のそれぞれのフィードバック発生器回路がそのような質
問に応答することを引起こす。周辺装置がそのような活
性状態でありかつ作動可能な状態にあるとき、それはそ
のそれぞれの動作状態情報をバス制御装置に伝達し、そ
れによってバス制御装置が活性状態の周辺装置の意図さ
れた動作と相関の情報の必要とされる通過を行なうこと
を可能にする。
【０００７】したがって、この発明の目的はそれぞれの
周辺装置のための動作パラメタがそれぞれの周辺装置に
おいてストアされる複数個の周辺装置と計算装置との間
での交信を行なうためのシステムを提供することであ
る。
【０００８】この発明のさらなる目的は付加的な周辺装
置を収容するために拡張の余地がある複数個の周辺装置
と計算装置との間の交信を行なうためのシステムを提供
することである。
【０００９】この発明のさらにさらなる目的は付加的な
周辺装置を収容するためのそのような拡張を行なうよう
なモジュラー設計に従う複数個の周辺装置と計算装置と
の間の交信を行なうためのシステムを提供することであ
る。
【００１０】この発明のさらなる目的および特徴はこの
発明の好ましい実施例を図示する添付の図面と関連して
考慮されると、以下の明細書および請求項から明らかに
なるであろう。
【００１１】「詳細な説明」図１はこの発明の好ましい
実施例のシステムレベル概略図である。図１において、
装置１０は単一基板１２上に位置されるものとして図示
される。装置１０はコンピュータ処理装置１４、Ｓ−バ
スへの接続１６（示されず）およびＳ−バスインタフェ
ース回路２０ならびにバスマスタ支持回路２２を含む支
持周辺装置１８を含む。Ｓ−バス支持周辺装置１８は好
ましくは、いかなる付加的周辺装置も効果的な作動的接
続に必要とされることなしに装置１０へのＳ−バスの直
接接続を収容するように構成される。
【００１２】同様に、Ｍ−バスへの接続２４（示され
ず）はダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）制御装置２８およびシャドウランダムアクセスメモ
リ（ＲＡＭ）制御装置３０を含むＭ−バス支持周辺装置
２６が、それとともに関連づけられている。好ましく
は、Ｍ−バス支持周辺装置２６はいかなる付加的支持周
辺装置も効果的な作動的接続に必要とされることなしに
Ｍ−バス接続２４へのＭ−バスの直接接続を許容するよ
うに構成される。
【００１３】Ｘ−バスとの接続３２（示されず）もまた
装置１０に設けられる。Ｘ−バス接続３２と相関のもの
はＸ−バスインタフェース３６を含むＸ−バス支持周辺
装置３４である。Ｘ−バス支持周辺装置３４は好ましく
は、いかなる付加的周辺装置も効果的な作動的接続に必
要とされることなしにＸ−バス接続３２へのＸ−バスの
直接接続を許容するように構成される。
【００１４】この発明の好ましい実施例が用いられると
予想される環境において、すなわち、ＡＴ構成された計
算システムにおいて、Ｓ−バスは工業標準信号発生器、
タイミング装置、および他の拡張カードならびにサブシ
ステムが接続されるシステム拡張バスとしての使用のた
めに意図される。同様に、そのような好ましいＡＴシス
テム構成において、Ｍ−バスは直接ＤＲＡＭインタフェ
ースへの伝達のために使用されるが、Ｘ−バスはリード
オンリメモリ（ＲＯＭ）、キーボード制御装置、数字コ
プロセッサなどのような装置との接続に影響を与える拡
張バスとして用いられる。
【００１５】装置１０は例として、直接メモリアクセス
（ＤＭＡ）装置４０、割込装置４２、カウンタ／タイマ
装置４４、および実時間時計ならびにスタティックＲＡ
Ｍ装置４６を含む複数個のコア周辺装置３８をさらに含
む。様々なコア周辺装置３８はそれらの意図された機能
を達成するために入力−出力ピンに作動的に接続され
る。こうして、ＤＭＡ装置４０はデータ要求信号（ＤＲ
ＥＱ）を受信しかつデータ応答信号（ＤＡＣＫ）を伝送
するために入力−出力ピン４８に作動的に接続され、割
込装置４２は割込信号（Ｉｎｔ）を受信するために入力
−出力ピン５０に作動的に接続され、カウンタ／タイマ
装置４４はシステムスピーカ（Ｓｐｋｒ）との作動的接
続を与えるために入力−出力ピン５２に作動的に接続さ
れ、かつ実時間時計およびスタティックＲＡＭ装置４６
はＶＢａｔｔのような電源から電力を受けるために入力
−出力ピン５４に作動的に接続される。
【００１６】ＲＯＭおよびキーボード制御装置は装置１
０Ｘ−バス接続３２に接続可能であるが、図１において
図示される装置１０の好ましい実施例はまた入力−出力
ピン５８を介するＲＯＭインタフェース５６への直接Ｒ
ＯＭ接続を準備する。同様に、キーボードインタフェー
ス６０もまた入力−出力ピン６２を介する装置１０への
アクセスを備える。
【００１７】コプロセッサインタフェース６６、リセッ
ト回路６８、電力制御回路７０、およびクロックマルチ
プレクサならびに分周器装置７２を含む付加的な支持周
辺装置６４もまた図１のシステムレベル図において図示
される。入力−出力ピンはコプロセッサインタフェース
６６が入力−出力ピン７４に接続され、リセット回路６
８が入力−出力ピン７６に接続され、かつクロックマル
チプレクサ分周器装置７２が複数個の入力−出力ピン７
８に接続されるように様々な付加的な支持周辺装置６４
へのアクセスのために設けられる。
【００１８】内部バス８０はＳ−バス支持周辺装置１
８、Ｍ−バス支持周辺装置２６、Ｘ−バス支持周辺装置
３４、コア周辺装置３８、およびコンピュータ処理装置
１４を含む装置１０の様々な構成要素の中での交信を行
なうように設けられる。コンピュータ処理装置（ＣＰ
Ｕ）１４はメモリ管理装置（ＭＭＵ）８２およびその相
関のアドレスラッチ８４ならびにデータバッファ８６を
介して内部バス８０に作動的に接続される。
【００１９】コンピュータ処理装置１４はＣＰＵ制御装
置８８に応答し、そのＣＰＵ制御装置８８はバス制御装
置９０と密接な交信関係にある。バス制御装置９０は内
部バス８０に作動的に接続されかつＤＲＡＭ制御装置２
８を介してのダイナミックＲＡＭ（ＤＲＡＭ）のような
装置１０の特定された構成要素を定期的にリフレッシュ
するためにカウンタ／タイマ４４に応答するリフレッシ
ュ発生器９２を含む。
【００２０】内部支持周辺装置９４は内部バス８０とバ
ス制御回路９０との中間に位置され、マスク不可能な割
込（ＮＭＩ）制御ポート９６、入力−出力デコード回路
９８、および構成可能レジスタ１００を含む。
【００２１】こうして、いかなる付加的な支持周辺装置
も必要とされることなしに、データバスを介する装置１
０への周辺装置の直接接続を支持するために、装置１０
はＳ−バス支持周辺装置１８、Ｍ−バス支持周辺装置２
６、およびＸ−バス支持周辺装置３４、と同様にＲＯＭ
インタフェース５６ならびにキーボードインタフェース
６０のような適切なバス収容手段を提供する。装置１０
の中での効果的および効率的な内部交信は内部バス８０
によって与えられ、そこへのアクセスはコンピュータ処
理装置１４が内部バス８０を介するいくつかの支持外部
バスのいずれかに情報を与え、またはそこから情報を受
取るようにバス制御回路９０によって制御される。さら
に、情報はプログラム駆動コンピュータ処理装置１４に
よって指令されるように、すべてが内部バス８０を介し
てバス制御回路９０に従う様々な外部バスの中で交換さ
れ得る。
【００２２】その好ましい実施例において、装置１０は
集積ディジタル回路として単一基板１２上に構成され、
それによってその物理的な実施例においてより速い速
度、より少ない電力消費、および「面積」の減少された
占有の利点を与える。
【００２３】この発明の理解を容易にするために、様々
な図面において同じ素子が同じ参照番号によって示され
るであろう。
【００２４】図２において、コンピュータ処理装置１４
はバス制御装置９０に作動的に接続され、その作動的接
続はＣＰＵアドレスバス１０２、ＣＰＵデータバス１０
４、およびＣＰＵ制御ならびに状態バス１０６を含む。
バス制御装置９０は複数個の外部バス１１４を介して複
数個の周辺モジュール１０８、１１０、１１２に作動的
に接続される。外部バス１１４はＣＰＵ１４およびバス
制御装置９０が位置される基板１２の外部である。外部
バス１１４は外部アドレスバス１１６、外部データバス
１１８、外部制御バス１２０、および外部フィードバッ
クバス１２２を含む。
【００２５】周辺モジュール１０８、１１０、１１２の
各々は分岐バスによって外部バス１１４に作動的に接続
される。こうして、周辺モジュール１０８は分岐アドレ
スバス１２４a によって外部アドレスバス１１６に接続
され、分岐データバス１２６ a によって外部データバス
１１８に接続され、分岐制御バス１２８a によって外部
制御バス１２０に接続され、かつ分岐フィードバックバ
ス１３０a によって外部フィードバックバス１２２に接
続される。
【００２６】同様に、周辺モジュール１１０は分岐アド
レスバス１２４b によって、分岐データバス１２６b に
よって、分岐制御バス１２８b によって、かつ分岐フィ
ードバックバス１３０b によって外部バス１１４のそれ
ぞれの適切なものへと作動的に接続される。
【００２７】さらに、周辺モジュール１１０は分岐アド
レスバス１２４n によって、分岐データバス１２６n に
よって、分岐制御バス１２８n によって、かつ分岐フィ
ードバックバス１３０n によって外部バス１１４のそれ
ぞれの適切なものに接続される。
【００２８】分岐フィードバックバス１３０a 、１３０
b 、１３０n の各々はフィードバック発生器によってそ
のそれぞれの周辺モジュール１０８、１１０、１１２に
作動的に接続される。こうして、分岐フィードバックバ
ス１３０a は周辺モジュール１０８においてフィードバ
ック発生器１３２に作動的に接続され、分岐フィードバ
ックバス１３０b は周辺モジュール１１０においてフィ
ードバック発生器１３４に作動的に接続され、かつ分岐
フィードバックバス１３０n は周辺モジュール１１２に
おいてフィードバックバス１３６に作動的に接続され
る。
【００２９】図３はこの発明の好ましい実施例のフィー
ドバック発生器の概略図である。図３において、フィー
ドバック発生器１３２、１３４、１３６として図２によ
って図示されたシステムにおいて用いられる型の代表的
なフィードバック発生器１４０が図示される。
【００３０】フィードバック発生器１４０はトライステ
ートバッファ１４２およびドライバ回路１４４を含む。
選択線１４６はトライステートバッファ１４２およびド
ライバ回路１４４の入力１４８に接続される。選択線１
４６は好ましくは入力−出力デコード回路９８（図１を
見よ）から与えられる。相関の周辺モジュール（図２の
周辺モジュール１０８、１１０、１１２のような）に対
する特定据付けはトライステートバッファ１４２内に設
定される。分岐フィードバックバス１３０a 、１３
０b 、１３０n （図２を見よ）は実際にその各々が図３
においてフィードバックバストランク１５０、１５２、
１５４、１５６、１５８として図示される複数個のバス
トランクを含む。
【００３１】ドライバ回路１４４は好ましくは、選択線
１４６による選択信号のドライバ回路１４４の入力１４
８への印加がドライバ回路１４４の出力１６０をローに
引出すようにオープン−ドレーンドライバ回路として構
成される。出力１６０は外部フィードバックバス１２２
に作動的に接続されかつ出力外部フィードバックバス１
２２によって運ばれた信号は信号ＩＦＢＡＣＫを含む。
【００３２】フィードバックバストランク１５２、１５
４、１５６、１５８は信号を指示する動作パラメタをト
ライステートバッファ１４２から外部フィードバックバ
ス１２２へと運びかつフィードバック発生器１４０と相
関のそれぞれの周辺モジュールの動作パラメタを示す。
例として、フィードバックバストランク１５２は信号Ｉ
ＳＹＮＣＸＡＴを運ぶことができ、それはそれぞれの周
辺モジュールが同期的に動作すべきかまたは非同期的に
動作すべきかを指示し、フィードバックバストランク１
５４は信号Ｉ８Ｘ１６を運ぶことができ、それはそれぞ
れの周辺モジュールが８ビットまたは１６ビットサイズ
のいずれかを指示し、フィードバックバストランク１５
６は信号ＩＷＳ３：０を運ぶことができ、それぞれの周
辺モジュールと相関のサイクル待ち状態の数（すなわ
ち、それぞれの周辺モジュールの意図された動作にどれ
だけ多くのサイクルが必要とされるか）を示し、かつフ
ィードバックバストランク１５８は信号ＩＣＤ１：０を
運ぶことができ、サイクルコマンド遅延（すなわち、コ
マンドの実際の駆動までいかに多くのサイクルがコマン
ドの開始から通過すべきか）を示す。好ましくは、もし
信号ＩＦＢＡＣＫがローでなければ、フィードバックバ
ストランク１５２、１５４、１５６、１５８によって運
ばれた信号のいずれもが図２のシステムによって認めら
れない。
【００３３】図４はこの発明の好ましい実施例の動作を
図示するフロー図である。図４において、ＣＰＵ１４か
らの信号（図２を見よ）はバス制御装置９０に作動的に
運ばれかつそこから外部アドレスバス１１６によって周
辺モジュール１０８、１１０、１１２に転送される。サ
イクルは図４のブロック１７０で開始しかつ、ブロック
１７２によってアドレス情報およびサイクル型情報は外
部アドレスバス１１６ならびに外部制御バス１２０を介
して様々な周辺モジュール１０８、１１０、１１２に送
られる。サイクル型情報は一般的には、メモリ読出また
はメモリ書込サイクル、入力−出力読出または入力−出
力書込サイクルなどのようなＣＰＵ１４からのコマンド
に応答して影響されるべく動作の型を含む。
【００３４】さらにブロック１７２に従って、図２のシ
ステムは外部フィードバックバス１２２上のロー信号Ｉ
ＦＢＡＣＫを検査するために１つのサイクルを待つ。ロ
ー信号ＩＦＢＡＣＫはポーリングされた周辺モジュール
の中に活性状態の信号ＩＦＢＡＣＫがあるかどうかとい
うブロック１７４によって提示された照会に対する応答
を与える。もしバス制御装置９０で外部フィードバック
バス１２２によっていずれのロー信号ＩＦＢＡＣＫも受
信されないとすれば、「ＮＯ」分岐がブロック１７４か
ら生じる。それから、ブロック１７６に従って、デホル
トサイクルが発生されかつシステムはすぐにブロック１
７８に従うサイクルの終端へと進む。システムはそれか
らＣＰＵ１４からの信号に応答してブロック１７０でサ
イクルの再開始が始まるのを待つ。
【００３５】もしロー信号ＩＦＢＡＣＫが検出される
と、「ＹＥＳ」分岐がブロック１７４から生じる。それ
から、ブロック１８０に従って、フィードバックバスト
ランク１５２、１５４、１５６、１５８は意図された動
作に適切な動作パラメタを確認するためにサンプリング
される。
【００３６】活性状態の周辺モジュールに適切なサイク
ル（すなわち、意図された動作）はシステムがブロック
１７８に従うサイクルの終端へと進んだ後に実行され
る。システムはそれからＣＰＵ１４からの適切な信号に
応答してブロック１７０でサイクルの再開始が始まるの
を待つ。
【００３７】所与の詳細な図面および特定の例はこの発
明の好ましい実施例を説明するが、それらは例示の目的
のためだけのものであり、この発明の装置は開示された
正確な詳細および条件に制限されずかつ前掲の特許請求
の範囲によって規定されるこの発明の真意から逸脱する
ことなしにその中において様々な変更がなされ得るとい
うことは理解されるべきである。
【図面の簡単な説明】
【図１】この発明の好ましい実施例のシステムレベル概
略図である。
【図２】この発明の好ましい実施例の概略ブロック図で
ある。
【図３】この発明の好ましい実施例のフィードバック発
生器の概略図である。
【図４】この発明の好ましい実施例の動作を図示するフ
ロー図である。
【符号の説明】
１４ コンピュータ処理装置 ８０ 内部バス ９０ バス制御装置 １０８ 周辺モジュール １１０ 周辺モジュール １１２ 周辺モジュール １１４ 外部バス

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 計算装置と複数個の周辺装置との間の交
    信を行なうためのシステムであって、 前記交信を制御するためのバス制御装置手段と、 動作状態情報を与えるための複数個のフィードバック発
    生器手段とを含み、前記複数個の周辺装置の各々は前記
    複数個のフィードバック発生器手段の相関のものを有
    し、 前記バス制御装置手段と前記複数個の周辺装置との間に
    信号を運ぶためのバス手段を含み、 前記複数個の周辺装置の各々はそれぞれのアドレスを有
    し、かつ前記複数個のフィードバック発生器手段のそれ
    ぞれの各々は前記複数個の周辺装置のそのそれぞれに対
    する前記動作状態情報を含み、 前記バス制御装置手段は前記複数個の周辺装置に質問
    し、 前記複数個の周辺装置の各々は前記動作状態情報を伝達
    することによってそのそれぞれのフィードバック発生器
    手段が前記質問に応答することを引起こし、 情報が前記バス制御装置手段へと通過させられるという
    ことを前記複数個の周辺装置のそれぞれに対する前記動
    作状態情報が、指示するとき、前記それぞれの周辺装置
    はパラメタ情報に適当な前記情報をともなって通過し、
    前記バス制御装置手段が前記通過を行なうことを可能に
    するシステム。
JP21733391A 1990-08-31 1991-08-28 計算装置と複数個の周辺装置との間の交信を行なうためのシステム Expired - Fee Related JP3394268B2 (ja)

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