JPH06314964A - 半導体信号出力回路 - Google Patents
半導体信号出力回路Info
- Publication number
- JPH06314964A JPH06314964A JP5102945A JP10294593A JPH06314964A JP H06314964 A JPH06314964 A JP H06314964A JP 5102945 A JP5102945 A JP 5102945A JP 10294593 A JP10294593 A JP 10294593A JP H06314964 A JPH06314964 A JP H06314964A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- mos transistor
- type mos
- power supply
- signal output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ型半導体集積回路装置において、複
数の異なる電源電圧で動作している半導体集積回路装置
を同じバスラインを使用して信号伝達ができるようにす
る。 【構成】 アノード電極が電源電圧電位４に接続された
ショットキーダイオード６とドレイン電極が出力パッド
電極３に接続されソース電極と基板電極がショットキー
ダイオード６のカソード電極に接続されたＰ型ＭＯＳト
ランジスタとドレイン電極が出力パッド電極３に接続さ
れソース電極と基板電極が接地電位５に接続されたＮ型
ＭＯＳトランジスタ８により構成され、これらＰ型ＭＯ
Ｓトランジスタ７のゲート電極とＮ型ＭＯＳトランジス
タ８のゲート電極は、データ信号入力ノード１と出力イ
ネーブル信号入力ノード２に加えられる信号によって制
御される。上記の様に半導体信号出力回路を構成する事
により、出力パッド電極に電源電圧電位より高い電圧が
加わっても半導体集積回路装置に電流が流れ込むことが
防げる。
数の異なる電源電圧で動作している半導体集積回路装置
を同じバスラインを使用して信号伝達ができるようにす
る。 【構成】 アノード電極が電源電圧電位４に接続された
ショットキーダイオード６とドレイン電極が出力パッド
電極３に接続されソース電極と基板電極がショットキー
ダイオード６のカソード電極に接続されたＰ型ＭＯＳト
ランジスタとドレイン電極が出力パッド電極３に接続さ
れソース電極と基板電極が接地電位５に接続されたＮ型
ＭＯＳトランジスタ８により構成され、これらＰ型ＭＯ
Ｓトランジスタ７のゲート電極とＮ型ＭＯＳトランジス
タ８のゲート電極は、データ信号入力ノード１と出力イ
ネーブル信号入力ノード２に加えられる信号によって制
御される。上記の様に半導体信号出力回路を構成する事
により、出力パッド電極に電源電圧電位より高い電圧が
加わっても半導体集積回路装置に電流が流れ込むことが
防げる。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ型集積回路
に係わり、異なる電源電圧で動作する半導体装置の間に
信号を伝達する半導体信号出力回路に関する。
に係わり、異なる電源電圧で動作する半導体装置の間に
信号を伝達する半導体信号出力回路に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ型集積回路において、外
部に信号を出力する回路は、内部の論理回路と同様に電
源電位に直接接続されたソース電極を持つＰ型ＭＯＳト
ランジスタと接地電位に直接接続されたソース電極を持
つＮ型ＭＯＳトランジスタが対になったＣＭＯＳ回路で
構成されていた。
部に信号を出力する回路は、内部の論理回路と同様に電
源電位に直接接続されたソース電極を持つＰ型ＭＯＳト
ランジスタと接地電位に直接接続されたソース電極を持
つＮ型ＭＯＳトランジスタが対になったＣＭＯＳ回路で
構成されていた。
【０００３】
【発明が解決しようとする課題】しかし、従来の信号出
力回路を有するＣＭＯＳ型集積回路を複数の異なる電源
電位で動作させ、その出力を共通のバスラインを使用し
て信号伝達を行った場合一方の高い電源電圧で動作して
いるＣＭＯＳ型集積回路の高レベルを出力している出力
回路から、他方の低い電源電圧で動作しているＣＭＯＳ
型集積回路または電源電圧の与えられていないＣＭＯＳ
型集積回路の出力回路に形成される寄生ダイオードを通
じて電流が流れてしまうために、消費電力が大きくなる
ばかりでなく、誤動作を起こしたりラッチアップによる
集積回路の破壊を引き起こしてしまう可能性があった。
力回路を有するＣＭＯＳ型集積回路を複数の異なる電源
電位で動作させ、その出力を共通のバスラインを使用し
て信号伝達を行った場合一方の高い電源電圧で動作して
いるＣＭＯＳ型集積回路の高レベルを出力している出力
回路から、他方の低い電源電圧で動作しているＣＭＯＳ
型集積回路または電源電圧の与えられていないＣＭＯＳ
型集積回路の出力回路に形成される寄生ダイオードを通
じて電流が流れてしまうために、消費電力が大きくなる
ばかりでなく、誤動作を起こしたりラッチアップによる
集積回路の破壊を引き起こしてしまう可能性があった。
【０００４】また上記課題を解決するために、Ｎ型ＭＯ
Ｓトランジスタだけを使用して、信号出力回路を構成す
る方法があるが、この場合は低電圧で集積回路を動作さ
せた場合に充分な振幅電圧を確保できないという問題が
あった。
Ｓトランジスタだけを使用して、信号出力回路を構成す
る方法があるが、この場合は低電圧で集積回路を動作さ
せた場合に充分な振幅電圧を確保できないという問題が
あった。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタと順方向降下電圧の小さい、例えばショッ
トキーダイオードのような整流素子をトランジスタのソ
ース電極と電源電位の間、またはドレイン電極と外部へ
の出力端子電極との間に挿入した信号出力回路を構成し
た。
に、この発明は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタと順方向降下電圧の小さい、例えばショッ
トキーダイオードのような整流素子をトランジスタのソ
ース電極と電源電位の間、またはドレイン電極と外部へ
の出力端子電極との間に挿入した信号出力回路を構成し
た。
【０００６】
【作用】上記のように構成された信号出力回路を使用す
ることで、異なる電源電圧で動作するＣＭＯＳ集積回路
を共通のバスラインを使用して、安全にかつ低消費電力
で動作することが可能となる。
ることで、異なる電源電圧で動作するＣＭＯＳ集積回路
を共通のバスラインを使用して、安全にかつ低消費電力
で動作することが可能となる。
【０００７】
【実施例】以下に、この発明の実施例を図に基づいて説
明する。図１は、本発明に係わるトライステート信号出
力回路の一実施例を示す回路図である。
明する。図１は、本発明に係わるトライステート信号出
力回路の一実施例を示す回路図である。
【０００８】同図において、トライステート信号出力回
路は、データ信号入力ノード１と出力イネーブル信号入
力ノード２に入力される信号により、ドレイン電極が出
力パッド電極３に接続されソース電極と基板電極がショ
ットキーダイオード６のカソード電極に接続されたＰ型
ＭＯＳトランジスタ７のゲート電極の電位とドレイン電
極が出力パッド電極３に接続されソース電極と基板電極
が接地電位５に接続されたＮ型ＭＯＳトランジスタ８の
ゲート電極の電位が制御され出力パッド電極３に出力さ
れる出力信号の状態がコントロールされる。また、ショ
ットキーダイオード６のアノード電極は、電源電圧電位
４に接続される。
路は、データ信号入力ノード１と出力イネーブル信号入
力ノード２に入力される信号により、ドレイン電極が出
力パッド電極３に接続されソース電極と基板電極がショ
ットキーダイオード６のカソード電極に接続されたＰ型
ＭＯＳトランジスタ７のゲート電極の電位とドレイン電
極が出力パッド電極３に接続されソース電極と基板電極
が接地電位５に接続されたＮ型ＭＯＳトランジスタ８の
ゲート電極の電位が制御され出力パッド電極３に出力さ
れる出力信号の状態がコントロールされる。また、ショ
ットキーダイオード６のアノード電極は、電源電圧電位
４に接続される。
【０００９】したがって、無負荷時に出力パッド電極３
に現れる信号の振幅電圧は、 ＶＯＵＴ＝（ＶＤＤ−ＶＦ）−ＶＳＳ （式１） で表される。式１において、ＶＯＵＴは出力信号の振幅
電圧を、ＶＤＤは電源電圧電位を、ＶＦは、ダイオード
の順方向降下電圧を、ＶＳＳは接地電圧電位を表す。
に現れる信号の振幅電圧は、 ＶＯＵＴ＝（ＶＤＤ−ＶＦ）−ＶＳＳ （式１） で表される。式１において、ＶＯＵＴは出力信号の振幅
電圧を、ＶＤＤは電源電圧電位を、ＶＦは、ダイオード
の順方向降下電圧を、ＶＳＳは接地電圧電位を表す。
【００１０】図２は、図１におけるＰ型サブストレート
上に形成されたショットキーダイオード６とＰ型ＭＯＳ
トランジスタ７とＮ型ＭＯＳトランジスタ８の断面構造
図の例である。図３は、本発明に係わるトライステート
信号出力回路の第二の実施例を示す回路図である。
上に形成されたショットキーダイオード６とＰ型ＭＯＳ
トランジスタ７とＮ型ＭＯＳトランジスタ８の断面構造
図の例である。図３は、本発明に係わるトライステート
信号出力回路の第二の実施例を示す回路図である。
【００１１】同図において、ショットキーダイオード６
のアノード電極はＰ型ＭＯＳトランジスタ７のドレイン
電極と直列接続され、上記ショットキーダイオード６の
カソード電極は出力パッド電極３と接続されている。ま
た、Ｐ型ＭＯＳトランジスタ７のソース電極と基板電極
は電源電圧電位４に接続される。
のアノード電極はＰ型ＭＯＳトランジスタ７のドレイン
電極と直列接続され、上記ショットキーダイオード６の
カソード電極は出力パッド電極３と接続されている。ま
た、Ｐ型ＭＯＳトランジスタ７のソース電極と基板電極
は電源電圧電位４に接続される。
【００１２】そのほかの素子は、図１と同様な構成とな
っており、最終的に図３に示すトライステート信号出力
は、図１に示す回路と同様のはたらきをする。図４は、
図３におけるＰ型サブストレート上に形成されたショッ
トキーダイオード６とＰ型ＭＯＳトランジスタ７とＮ型
ＭＯＳトランジスタ８の断面構造図の例である。
っており、最終的に図３に示すトライステート信号出力
は、図１に示す回路と同様のはたらきをする。図４は、
図３におけるＰ型サブストレート上に形成されたショッ
トキーダイオード６とＰ型ＭＯＳトランジスタ７とＮ型
ＭＯＳトランジスタ８の断面構造図の例である。
【００１３】図５は、本発明に係わるトライステート信
号出力回路の第三の実施例を示す回路である。同図にお
けるトライステート信号出力回路は、図１におけるトラ
イステート信号出力回路の高レベル出力電流特性を改善
するために、ドレイン電極が電源電圧電位４に接続さ
れ、さらにソース電極が出力パッド電極３に接続され基
板電極が接地電位５に接続されたＮ型ＭＯＳトランジス
タ９が加えられた回路である。
号出力回路の第三の実施例を示す回路である。同図にお
けるトライステート信号出力回路は、図１におけるトラ
イステート信号出力回路の高レベル出力電流特性を改善
するために、ドレイン電極が電源電圧電位４に接続さ
れ、さらにソース電極が出力パッド電極３に接続され基
板電極が接地電位５に接続されたＮ型ＭＯＳトランジス
タ９が加えられた回路である。
【００１４】これら実施例においては、Ｐ型サブストレ
ート上に形成される半導体集積回路の例を示したが、本
発明における信号出力回路はこれに限定されるものでは
なくＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とショットキーダイオードの様な整流素子で構成される
信号出力回路すべてに係わる。本発明は、論理振幅の大
きなＣＭＯＳＩＣに特に適している。
ート上に形成される半導体集積回路の例を示したが、本
発明における信号出力回路はこれに限定されるものでは
なくＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とショットキーダイオードの様な整流素子で構成される
信号出力回路すべてに係わる。本発明は、論理振幅の大
きなＣＭＯＳＩＣに特に適している。
【００１５】
【発明の効果】この発明は、以上説明したようにＰ型Ｍ
ＯＳトランジスタのソース電極と電源電圧電位の間に、
あるいはＰ型ＭＯＳトランジスタのドレイン電極と出力
パッド電極の間に挿入するという構成としたので、出力
が高インピーダンス時に出力パッド電極に電源電圧電位
よりも高い電圧が印加されても、電流が流れ込むことを
防ぐ効果がある。
ＯＳトランジスタのソース電極と電源電圧電位の間に、
あるいはＰ型ＭＯＳトランジスタのドレイン電極と出力
パッド電極の間に挿入するという構成としたので、出力
が高インピーダンス時に出力パッド電極に電源電圧電位
よりも高い電圧が印加されても、電流が流れ込むことを
防ぐ効果がある。
【図１】本発明における信号出力回路の第一の実施例の
回路図を示した説明図である。
回路図を示した説明図である。
【図２】本発明における信号出力回路の第一の実施例の
断面構造図である。
断面構造図である。
【図３】本発明における信号出力回路の第二の実施例の
回路図を示した説明図である。
回路図を示した説明図である。
【図４】本発明における信号出力回路の第二の実施例の
断面構造図である。
断面構造図である。
【図５】本発明における信号出力回路の第三の実施例の
回路図を示した説明図である。
回路図を示した説明図である。
１ データ信号入力ノード ２ 出力イネーブル信号入力ノード ３ 出力パッド電極 ４ 電源電圧電位 ５ 接地電圧電位 ６ ショットキーダイオード ７ Ｐ型ＭＯＳトランジスタ ８ Ｎ型ＭＯＳトランジスタ ９ 高レベル出力電流改善用Ｎ型ＭＯＳトランジスタ １０ Ｐ型サブストレート １１ Ｐウエル １２ Ｎウエル １３ ショットキー接合 １４ Ｐ+ 拡散層 １５ Ｎ+ 拡散層 １６ ショットキーダイオードのアノード電極 １７ ショットキーダイオードのカソード電極 １８ Ｎ型ＭＯＳトランジスタの基板電極及びソース電
極 １９ Ｎ型ＭＯＳトランジスタのドレイン電極 ２０ Ｐ型ＭＯＳトランジスタのドレイン電極 ２１ Ｐ型ＭＯＳトランジスタの基板電極及びソース電
極
極 １９ Ｎ型ＭＯＳトランジスタのドレイン電極 ２０ Ｐ型ＭＯＳトランジスタのドレイン電極 ２１ Ｐ型ＭＯＳトランジスタの基板電極及びソース電
極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｌ 8321−5Ｊ Ｈ０３Ｋ 19/094 Ｂ
Claims (1)
- 【請求項１】 ＣＭＯＳ型集積回路において、Ｐ型ＭＯ
ＳトランジスタとＮ型ＭＯＳトランジスタとダイオード
とが直列接続で構成されていることを特徴とするプッシ
ュプル型の半導体信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102945A JPH06314964A (ja) | 1993-04-28 | 1993-04-28 | 半導体信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102945A JPH06314964A (ja) | 1993-04-28 | 1993-04-28 | 半導体信号出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314964A true JPH06314964A (ja) | 1994-11-08 |
Family
ID=14340967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5102945A Pending JPH06314964A (ja) | 1993-04-28 | 1993-04-28 | 半導体信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009139904A (ja) * | 2007-12-10 | 2009-06-25 | Richtek Technology Corp | エレクトロルミネッセンスディスプレイの列駆動セル |
-
1993
- 1993-04-28 JP JP5102945A patent/JPH06314964A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009139904A (ja) * | 2007-12-10 | 2009-06-25 | Richtek Technology Corp | エレクトロルミネッセンスディスプレイの列駆動セル |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5926056A (en) | Voltage tolerant output buffer | |
| US5191244A (en) | N-channel pull-up transistor with reduced body effect | |
| US4647956A (en) | Back biased CMOS device with means for eliminating latchup | |
| US4851721A (en) | Semiconductor integrated circuit | |
| KR100243496B1 (ko) | 반도체 장치 | |
| JPH08181598A (ja) | 半導体装置 | |
| US7504861B2 (en) | Input stage for mixed-voltage-tolerant buffer with reduced leakage | |
| USRE35221E (en) | Schottky enhanced CMOS output circuit | |
| KR100240131B1 (ko) | 씨엠오에스(cmos)회로의 래치업 저감출력드라이버 및 래치 업 저감방법 | |
| JP3499578B2 (ja) | 半導体集積回路 | |
| JP2508968B2 (ja) | 半導体装置 | |
| JPH06326593A (ja) | 半導体集積回路装置 | |
| JPH02154461A (ja) | 半導体集積回路の出力バッファ | |
| JPH098638A (ja) | Ｃｍｏｓ入出力バッファ回路 | |
| JPS61283158A (ja) | 相補型ｍｏｓトランジスタ回路 | |
| KR19980044335A (ko) | 다중 전원전압을 가지는 반도체 메모리 장치 | |
| JPS62160750A (ja) | 基板電圧発生回路 | |
| JP2871986B2 (ja) | 半導体集積回路 | |
| JPH05335485A (ja) | 半導体集積回路装置 | |
| US5115297A (en) | Complementary type semiconductor integrated circuit device | |
| JPH06224735A (ja) | 出力インターフェース回路 | |
| JPS6364358A (ja) | Ｃｍｏｓ半導体装置 | |
| KR100248341B1 (ko) | Cmos의 배열방법 | |
| JP3070095B2 (ja) | 入出力保護回路 | |
| JPH02288728A (ja) | 出力バッファ |