JPH06314970A - 同期型回路 - Google Patents

同期型回路

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JPH06314970A
JPH06314970A JP5102486A JP10248693A JPH06314970A JP H06314970 A JPH06314970 A JP H06314970A JP 5102486 A JP5102486 A JP 5102486A JP 10248693 A JP10248693 A JP 10248693A JP H06314970 A JPH06314970 A JP H06314970A
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浩 佐藤
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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Abstract

(57)【要約】 【目的】クロックラインを伝送するクロック信号の信号
遅延があっても、同位相のクロック信号を形成できるよ
うにする。 【構成】共通のクロックラインから導出されるクロック
信号に基づいて回路素子を同期して動作させる同期型回
路において、途中で折り返されている一対のクロックラ
インＬａ、Ｌｂと、これら一対のクロックラインＬａ、
Ｌｂの折り返し点ＰＯから見て等距離にある一対のクロ
ックラインＬａ、Ｌｂ上の任意の点から得られる位相の
異なる２つのクロック信号（ＣＬＫ１、ＣＬＫ６）、
（ＣＬＫ２、ＣＬＫ５）、（ＣＬＫ３、ＣＬＫ４）に基
づいて、これら２つのクロック信号の中間の位相を有す
るクロック信号ＣＬＫ０を発生する手段Ｍ１〜Ｍ３を備
える。折り返し点ＰＯから等距離にある位相の異なる２
つのクロック信号を用いているので、３つのクロック信
号ＣＬＫ０は全て同相となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、同期型回路、特にデ
ジタルシステム一般に適用して好適な同期型回路に関す
る。
【０００２】
【従来の技術】従来の同期型回路の例が図１１に示され
ている。この明細書中、同期型回路とは同期式回路素子
を共通のクロックラインから導出されるクロック信号に
同期しながら信号処理や論理動作させるものをいう。
【０００３】図１１に例示する同期型回路はフリップフ
ロップとゲート回路が複数個縦続接続されて構成された
もので、図では３個のフリップフロップＦＦ１〜ＦＦ３
と２個のゲート回路Ｇ１、Ｇ２の組み合せを例示する。
【０００４】同図において、端子１０１からのデータＤ
ＴはＤフリップフロップＦＦ１の入力端子Ｄに供給され
る。ＤフリップフロップＦＦ１の出力データＤＴａがゲ
ート回路Ｇ１に供給され、このゲート回路Ｇ１の出力デ
ータＤＴｂがＤフリップフロップＦＦ２の入力端子Ｄに
供給される。ＤフリップフロップＦＦ２の出力データＤ
Ｔｃがゲート回路Ｇ２に供給され、このゲート回路Ｇ２
の出力データＤＴｄがＤフリップフロップＦＦ３の入力
端子Ｄに供給される。
【０００５】Ｌはクロック信号の供給ライン（クロック
ライン）であって、入力端子１０２にクロック信号ＣＬ
Ｋが供給され、各フリップフロップＦＦ１、ＦＦ２、Ｆ
Ｆ３に最も近いクロックラインＬよりクロック信号ＣＬ
Ｋ１、ＣＬＫ２、ＣＬＫ３が供給される。クロックライ
ンＬの長さによって信号遅延が発生するので、クロック
信号ＣＬＫ１〜ＣＬＫ３は同相とはならない。
【０００６】この関係を説明するためのタイミングチャ
ートが図１２に示されている。
【０００７】図１２Ｂに示す時点ｔ０に、Ｄフリップフ
ロップＦＦ１の入力端子Ｄに供給されるデータＤＴ１
（＝ＤＴ）は、図１２Ａに示される時点ｔ１にてハイレ
ベルに立ち上がるクロック信号ＣＬＫ１によりＤフリッ
プフロップＦＦ１に取り込まれる。取り込まれたデータ
ＤＴ１が出力端子ＱからデータＤＴａ１として出力され
る時点ｔ２までの期間が、ＤフリップフロップＦＦ１内
にて処理される期間ｔＦＦであって、これがＤフリップ
フロップＦＦ１の内部遅延時間となる。
【０００８】時点ｔ２にてゲート回路Ｇ１に取り込まれ
たデータＤＴａ１が所定の信号処理をうけた後出力端子
からデータＤＴｂ１として出力される時点ｔ４までの期
間がｔＧとされる。また、クロック信号ＣＬＫ１の立ち
上がり時点ｔ１からクロック信号ＣＬＫ２が立ち上がる
時点ｔ３までの期間がいわゆる配線遅延時間（スキュ
ー）ｔＳＫであり、時点ｔ３からｔ４までの期間がいわ
ゆるホールドタイムｔHO LDである。
【０００９】図１１に示されている同期型回路の他の具
体例が図１３に示されている。
【００１０】図１３の例では、加算器ＡＬＵの前後に、
Ｄフリップフロップで構成されたレジスタＲ１１〜Ｒ１
３を配したものである。端子１０５からクロック信号Ｃ
ＬＫが全ての回路に供給される。これによって、同期動
作がなされる。１０３、１０４はデータ入力用の端子で
ある。このような回路構成の場合であっても各レジスタ
Ｒ１１〜Ｒ１３に供給されるクロック信号間にはクロッ
クラインＬの引き回わしによる信号の遅れが発生する。
【００１１】
【発明が解決しようとする課題】上述のようにクロック
信号ＣＬＫを供給するライン（クロックライン）Ｌの形
成に伴なってスキューが発生する。スキューは信号取り
出し位置によってその値が相違し、スキューが大きくな
ると、次段に配されるＤフリップフロップＦＦのホール
ドタイムｔHOLDが短くなってしまうので、最悪の場合、
正しいデータをラッチできず、誤動作の原因になるとい
う問題点があった。
【００１２】そこで本発明は上述のような課題を解決し
たものであって、スキューの発生に伴なうクロック信号
間の位相ずれをなくした同期型回路を提案するものであ
る。
【００１３】
【課題を解決するための手段】上述の課題を解決するた
め、請求項１にかかる発明においては、共通のクロック
ラインから導出されるクロック信号に基づいて回路素子
を同期して動作させる同期型回路において、途中で折り
返されている一対のクロックラインと、上記一対のクロ
ックラインの折り返し点から見て等距離にある上記一対
のクロックライン上の任意の点から得られる位相の異な
る２つのクロック信号に基づいて、上記２つのクロック
信号の中間の位相を有するクロック信号を発生する手段
とを備えたことを特徴としている。
【００１４】上記の課題を解決するため、請求項４にか
かる発明においては、共通のクロックラインから導出さ
れるクロック信号に基づいて回路素子を同期して動作さ
せる同期型回路において、途中で折り返されている一対
のクロックラインと、上記一対のクロックラインの折り
返し点から見て等距離にある上記一対のクロックライン
上の任意の点から得られる位相の異なる２つのクロック
信号に基づいて、上記２つのクロック信号の中間の位相
を有するクロック信号を発生する手段と、この中間位相
発生回路から出力されたクロック信号の位相を外部クロ
ック信号の位相に合わせるため、上記中間位相発生回路
とクロックライン間に設けられたＰＬＬとを備えたこと
を特徴としている。
【００１５】
【作用】図１において、クロックラインＬが折り返し点
ＰＯを境に折り返されて一対のクロックラインＬａ、Ｌ
ｂとされ、折り返し点ＰＯからみて等しい距離にある一
対のクロックラインＬａ、Ｌｂから位相の異なる２つの
クロック信号ＣＬＫが取り出されて中間位相発生回路Ｍ
１〜Ｍ３に供給される。
【００１６】中間位相発生回路Ｍ１〜Ｍ３では、図２の
ように一対のクロックラインＬａ、Ｌｂから得られる一
対のクロック信号の中間位相をもつクロック信号ＣＬＫ
０を発生する。中間位相発生回路Ｍ１〜Ｍ３の全てはい
ずれも折り返し点ＰＯを基準にして等距離のクロックラ
インＬａ、Ｌｂからそれぞれクロック信号を供給してい
るので、中間位相発生回路Ｍ１〜Ｍ３より得られる中間
位相のクロック信号は全て同相となる。
【００１７】
【実施例】続いて、本発明に係わる同期型回路の一例を
図面を参照して詳細に説明する。図１は本発明による第
一実施例の概略の構成であって、図１１に対応する同期
型回路に適用した場合である。従来例と共通する部分に
は同一符号を付す。
【００１８】同図に示すようにこの発明では端子１０２
に接続されたクロックラインＬが所定長延長されたとこ
ろで折り返されて同じ長さの一対のクロックラインＬ
ａ、Ｌｂとされ、その終端が端子１となされる。クロッ
ク信号ＣＬＫは端子１０２に供給され、端子１は開放さ
れる。クロックを必要とするＤフリップフロップＦＦ１
〜ＦＦ３のそれぞれには後述する中間位相発生回路Ｍ１
〜Ｍ３を介して端子１０２に供給されたクロック信号Ｃ
ＬＫが供給される。
【００１９】ここで、クロックラインＬの折り返し点を
ＰＯとしたとき、折り返し点ＰＯからそれぞれ等距離に
ある一対のクロックラインＬａ、Ｌｂ上を伝搬する互い
に位相の異なるクロック信号が対応する中間位相発生回
路Ｍ１〜Ｍ３に供給される。
【００２０】例えば、中間位相発生回路Ｍ１にあっては
折り返し点ＰＯから等距離にある点Ｐ１、Ｐ２から信号
が取り出される。これらクロック信号ＣＬＫ１、ＣＬＫ
６はそれぞれ信号供給端子１０２からみて伝送距離が違
うので位相の異なった信号である。以下同様に、中間位
相発生回路Ｍ２には折り返し点ＰＯから等距離となる点
からのクロック信号ＣＬＫ２とＣＬＫ５が供給され、中
間位相発生回路Ｍ３にも同様なクロック信号ＣＬＫ３と
ＣＬＫ４が供給される。
【００２１】中間位相発生回路Ｍ１からＭ３では２種類
の位相の異なるクロック信号に基づいて、それぞれの中
間位相である単一のクロック信号ＣＬＫ０が形成され
る。
【００２２】中間位相発生回路Ｍ１〜Ｍ３は入力される
２つのクロック信号の立ち上がり或いは立ち下がりの中
間に立ち上がり或いは立ち下がりを有するクロック信号
ＣＬＫ０を形成するためのものであって、この中間位相
の新たなクロック信号ＣＬＫ０は中間位相発生回路Ｍ１
〜Ｍ３の何れから出力されたものであっても同位相であ
る。それは、クロックラインＬの折り返し点ＰＯからみ
て中間位相発生回路Ｍ毎のクロック信号の取出し位置ま
での距離が等距離になっているからである。
【００２３】この中間位相とは端子１０２を基準にする
と、この端子１０２から折り返し点ＰＯまで伝送するこ
とによって生ずるクロック信号の遅延による遅れ位相で
ある。
【００２４】図２を参照して説明する。クロックライン
Ｌを伝送することによってクロック信号ＣＬＫには遅延
が生ずるので、クロック信号ＣＬＫ１からクロック信号
ＣＬＫ６の間でも所定時間の遅延が順次生じている。中
間位相発生回路Ｍ１ではクロック信号ＣＬＫ１とＣＬＫ
６の立ち上がりタイミングの差で規定される期間２Ｔ１
の中間のＴ１の時点ｔ０でクロック信号ＣＬＫ０がハイ
レベルに立ち上がる。
【００２５】同様にして、中間位相発生回路Ｍ２ではク
ロック信号ＣＬＫ２とＣＬＫ５の立ち上がりタイミング
の差で規定される期間２Ｔ２の中間の時点ｔ０（これは
当然に上述した時点ｔ０と同じである）でクロック信号
ＣＬＫ０がハイレベルに立ち上がる。中間位相発生回路
Ｍ３ではクロック信号ＣＬＫ３とＣＬＫ４の立ち上がり
タイミングの差で規定される期間２Ｔ３の中間の時点ｔ
０でクロック信号ＣＬＫ０がハイレベルに立ち上がる。
したがって、中間位相発生回路Ｍ１〜Ｍ３からは同相の
クロック信号ＣＬＫが出力される。
【００２６】中間位相発生回路Ｍ１〜Ｍ３の構成の一例
が図３に示されている。以下の説明は中間位相発生回路
Ｍ１を例示する。
【００２７】中間位相発生回路Ｍ１は積分回路ＣＩ１、
ＣＩ６、抵抗Ｒ１、コンパレータＣＭＰ等から構成され
る。上述の中間位相を基準にして進み側のクロック信号
ＣＬＫ１が積分回路ＣＩ１、抵抗Ｒ１を介してコンパレ
ータＣＭＰの反転端子側に供給され、中間位相を基準に
した遅れ側のクロック信号ＣＬＫ６が積分回路ＣＩ６、
抵抗Ｒ１を介してコンパレータＣＭＰの非反転端子側に
供給される。
【００２８】積分回路ＣＩ１はアンプＡＰの出力端子か
らコンデンサＣが反転端子側にフィードバックされ、ア
ンプＡＰの反転端子には上述のコンデンサＣの他端と抵
抗Ｒの一端側が接続される。アンプＡＰの非反転端子に
は参照電圧Ｖｒｅｆが供給される。積分回路ＣＩ６も同
様である。
【００２９】積分回路ＣＩ１にはクロック信号ＣＬＫ１
が積分回路ＣＩ６にはクロック信号ＣＬＫ６が供給さ
れ、クロック信号ＣＬＫ１、ＣＬＫ６がハイレベルのと
きは放電、ローレベルのときは充電状態となるので、積
分回路ＣＩ１、ＣＩ６の出力電圧波形ＯＵＴ１、ＯＵＴ
６の波形は図４Ｃのようになる。
【００３０】出力電圧波形ＯＵＴ１、ＯＵＴ６をコンパ
レータＣＭＰで比較して、ＯＵＴ６〉ＯＵＴ１の条件が
満たされたときに、コンパレータＣＭＰからハイレベル
の信号が出力されるようにしてあるので、前述のクロッ
ク信号ＣＬＫ０が得られる。クロック信号ＣＬＫ１〜Ｃ
ＬＫ６がＧＮＤ（接地電圧）〜Ｖｔ（任意の電圧）で遷
移するときには、上述した参照電圧Ｖｒｅｆは、Ｖｔ／
２とし、クロック信号ＣＬＫ１〜ＣＬＫ６が（−Ｖｔ）
〜Ｖｔで遷移するときには参照電圧ＶｒｅｆはＧＮＤと
すればよい。
【００３１】上述の例はデューテイ５０％の場合である
が、デューテイ５０％でないと積分回路ＣＩの出力のＤ
Ｃ成分にドリフトが生じて正常な動作が困難になる。こ
の状態が図５に示されている。図５に示されている例で
図５Ａにはデューテイ５０％ではないクロック信号ＣＬ
Ｋが示され、図５Ｂには積分回路ＣＩの出力電圧波形Ｏ
ＵＴが示されている。この図５Ｂから明らかなようにデ
ューテイ５０％でないために出力電圧波形ＯＵＴにＤＣ
成分によるドリフトが生じる。
【００３２】そこで、クロック信号ＣＬＫのデューテイ
比に影響されない積分回路が図６に示されている。図６
は抵抗Ｒ１１とコンデンサＣ１１とアンプＡＰ１１から
なる積分回路ＣＩにＤＣ成分検出器１１、反転アンプ１
２等が付加されて構成される。
【００３３】図６の積分回路ＣＩの出力側は、直列接続
されている抵抗Ｒ１２及びコンデンサＣ１２によってＤ
Ｃ成分検出器１１が構成されている。例えば、抵抗Ｒ１
２及びコンデンサＣ１２とで形成される回路の時定数τ
１２（＝Ｒ１２×Ｃ１２）は、クロック信号ＣＬＫの逆
数と比較して大きな値で、出力電圧波形ＯＵＴ１のＤＣ
成分だけが取り出される。抵抗Ｒ１２及びコンデンサＣ
１２の中点電位が反転アンプ１２に供給される。コンデ
ンサＣ１２の一端側は参照電圧Ｖｒｅｆに接続されてい
る。
【００３４】反転アンプ１２は、アンプＡＰ１３、抵抗
Ｒ１３、Ｒ１３からなる。前述の抵抗Ｒ１２及びコンデ
ンサＣ１２の中点が抵抗Ｒ１３によってアンプＡＰ１３
の反転端子に接続されている。アンプＡＰ１３の出力端
子は抵抗Ｒ１３を介して入力側の反転端子に接続されて
いると共に、積分回路ＣＩを構成するアンプＡＰ１１の
非反転端子にフィードバックされている。
【００３５】回路動作とＤＣドリフトについて図６及び
図７を参照して説明する。
【００３６】例えば、ＤＣドリフトが図７のように正方
向であったとすると、反転アンプ１２の出力電圧Ｖｃは
負方向にドリフトする。すると、クロック信号ＣＬＫと
出力電圧Ｖｃの電位差は大きくなるので、積分回路ＣＩ
のコンデンサＣ１１の充電電流ｉが大きくなる。クロッ
ク信号ＣＬＫがより大きくスイングすることによってＤ
Ｃドリフトが零になるように動作する。
【００３７】さて、図１の構成によれば、折り返され一
対とされているクロックラインＬＣＫの折り返し点ＰＯ
から等距離にある点より位相の異なる２種類のクロック
信号がそれぞれ中間位相発生回路Ｍ１〜Ｍ３に供給され
て位相の異なる２種類のクロック信号の中間の位相を有
するクロック信号ＣＬＫ０を形成し、同相化されたこの
新たなクロック信号ＣＬＫ０でＤフリップフロップＦＦ
１〜ＦＦ３を駆動するようにしたものである。この結
果、ホールドタイムｔHOLDが一定の長さを確保できるよ
うになるので誤動作の発生を防止できる。
【００３８】図８から図１０を参照して他の実施例を説
明する。
【００３９】上述では中間位相発生回路Ｍ１〜Ｍ３を設
けることよって同期型回路内でのスキューが改善され
る。しかし、中間位相を生成することによって端子１０
２に供給されるクロック信号ＣＬＫと新しく生成された
クロック信号ＣＬＫ０との間には依然として中間位相分
のずれが残ってしまう。
【００４０】以下に示す実施例はこの中間位相分も吸収
でき、端子１０２に供給される外部のクロック信号ＣＬ
Ｋにこの新たなクロック信号ＣＬＫ０の位相を合わせら
れるようにしたものである。
【００４１】図８を参照して説明するが、図８は図１の
構成をさらに簡略化してその一部のみを示してある。こ
の実施例では図８に示すように中間位相発生回路Ｍ３１
により同期型回路の内部で用いられるクロック信号ＣＬ
Ｋ０を作り、これと外部クロック信号ＣＬＫを位相比較
器３６で位相誤差を検出し、これが零となるようにＰＬ
Ｌ３５で制御するようにしている。
【００４２】図８において、折り返し点ＰＯより等距離
の位置にある任意の接続点ＣＮ２、ＣＮ３からの位相の
異なるクロック信号ＣＬＫ２、ＣＬＫ３が中間位相発生
回路Ｍ３２に供給され、接続点ＣＮ１、ＣＮ４からの位
相の異なるクロック信号ＣＬＫ１、ＣＬＫ４が中間位相
発生回路Ｍ３１に供給される。
【００４３】中間位相発生回路Ｍ３２では図９Ｆに示さ
れているクロック信号ＣＬＫ２と図９Ｇに示されている
クロック信号ＣＬＫ３とから図９Ｅに示されているクロ
ック信号ＣＬＫ０ａが形成される。
【００４４】中間位相発生回路Ｍ３１では図９Ｃに示す
クロック信号ＣＬＫ１と図９Ｄに示すクロック信号ＣＬ
Ｋ４とから図９Ｂに示すクロック信号ＣＬＫ０（＝ＣＬ
Ｋａ）が形成され、このクロック信号ＣＬＫ０はＰＬＬ
３５内の位相比較器３６に、外部クロック信号ＣＬＫ
（図９Ａ）と共に供給される。
【００４５】位相比較器３６ではクロック信号ＣＬＫ０
と外部クロック信号ＣＬＫの間で位相比較がなされて位
相誤差が形成される。この位相誤差はチャージポンプ３
７にて電圧が高められローパスフィルタ３８に供給さ
れ、低域成分が分離されて電圧制御型可変発振器（ＶＣ
Ｏ）３９に供給される。ＶＣＯ３９ではローパスフィル
タ３８から供給される直流電圧値に応じた周波数の信号
が発振されバッフア４０を介してクロックラインＬａの
一端ＣＮ１側に供給される。これによって、中間位相発
生回路Ｍ３１を含むフィードバックループが形成され
る。
【００４６】クロックラインＬの折り返し点ＰＯには波
形整形及び所定時間の遅延のために、例えば２個のイン
バータを入出力位相が同相となるように直列接続するこ
ともできる。これは図１の構成にも当てはまる。
【００４７】このようなＰＬＬループを構成した場合に
は同期型回路の内部で生成された新たなクロック信号Ｃ
ＬＫ０の位相を外部より供給されるクロック信号ＣＬＫ
の位相に合わせ込むことができるので、外部クロック信
号ＣＬＫとの位相差も解消することができる。
【００４８】ここで、中間位相発生回路Ｍ３１、３２の
出力負荷が大きく、バッフア段等による位相ずれが問題
となる場合には、図１０にその一部のみを示すように、
末端サブエリアのドライブ用にローカルなＰＬＬ４７を
更に用いて末端での位相ずれを無くすこともできる。
【００４９】
【発明の効果】以上説明したように本発明の構成によれ
ば、クロック信号をクロックラインから取り出す場合、
その取り出し位置にかかわらず、同位相となされた複数
のクロック信号を同時に得ることができる。
【００５０】また、回路内部で生成された所定位相のク
ロック信号を外部クロック信号と同相にすることもでき
るので、この発明は高速に適した精度の高い同期型回路
を形成できる。
【図面の簡単な説明】
【図１】本発明の第一実施例を示すブロック図である。
【図２】スキューを説明する図である。
【図３】中間位相発生回路の構成を示す回路図である。
【図４】動作を説明する図である。
【図５】ＤＣドリフトを説明する図である。
【図６】クロック信号のデューテイ比に影響されない積
分回路の回路図である。
【図７】ＤＣドリフトとその解消を説明する図である。
【図８】本発明の第二実施例を示すブロック図である。
【図９】ＰＬＬを用いた場合のクロック信号の同期を説
明する図である。
【図１０】第二実施例の変形例を示すブロック図であ
る。
【図１１】同期回路を示す従来例のブロック図である。
【図１２】スキューの発生を示すタイミングチャートで
ある。
【図１３】論理演算処理回路を示す従来例のブロック図
である。
【符号の説明】
１１ ＤＣ成分検出器 １２ 反転アンプ ３５ ＰＬＬ Ｌ，Ｌａ，Ｌｂ クロックライン ＣＬＫ１〜ＣＬＫ６，ＣＬＫ０ クロック信号 ＣＬＫ 外部クロック信号 ＣＩ，ＣＩ１，ＣＩ６ 積分回路 Ｍ１〜Ｍ３，Ｍ３１，Ｍ３２ 中間位相発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/06

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 共通のクロックラインから導出されるク
    ロック信号に基づいて回路素子を同期して動作させる同
    期型回路において、 途中で折り返されている一対のクロックラインと、 上記一対のクロックラインの折り返し点から見て等距離
    にある上記一対のクロックライン上の任意の点から得ら
    れる位相の異なる２つのクロック信号に基づいて、上記
    ２つのクロック信号の中間の位相を有するクロック信号
    を発生する手段とを備えたことを特徴とする同期型回
    路。
  2. 【請求項２】 上記中間位相発生手段は、第一の積分回
    路と第二の積分回路と両積分回路の出力電圧を比較する
    比較器とからなり、上記積分回路の一方の出力電圧が他
    方の出力電圧よりも高い時に、所定デューテイ比のクロ
    ック信号が出力されることを特徴とする請求項１記載の
    同期型回路。
  3. 【請求項３】 上記積分回路は、 上記積分回路の出力端子に設けられているＤＣ成分の検
    出器と、 上記ＤＣ成分の検出器の出力の位相を反転するとともに
    増幅する反転アンプと、 上記反転アンプの出力を上記積分回路の入力側にフィー
    ドバックする経路を備え、任意デューテイ比のクロック
    信号を形成するようにしたことを特徴とする請求項２記
    載の同期型回路。
  4. 【請求項４】 共通のクロックラインから導出されるク
    ロック信号に基づいて回路素子を同期して動作させる同
    期型回路において、 途中で折り返されている一対のクロックラインと、 上記一対のクロックラインの折り返し点から見て等距離
    にある上記一対のクロックライン上の任意の点から得ら
    れる位相の異なる２つのクロック信号に基づいて、上記
    ２つのクロック信号の中間の位相を有するクロック信号
    を発生する手段と、 この中間位相発生回路から出力されたクロック信号の位
    相を外部クロック信号の位相に合わせるため、上記中間
    位相発生回路とクロックライン間に設けられたＰＬＬと
    を備えたことを特徴とする同期型回路。
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