JPH06318155A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 パイプライン化プロセッサの実行速度及び処
理量を増大する。 【構成】 パイプラインステージは、整数及び浮動小数
点のパイプラインステージに分割され、始めの浮動小数
点ステージが後の方の整数パイプラインステージと一ス
テージ重なっており、命令待行列は、命令キャッシュか
ら取出されたプログラムの逐次命令及びプログラムの分
岐命令の目標命令を格納する。また、命令制御ユニット
は、命令を復号し、命令から命令へカスケードするオペ
ランドを検出し、命令を多数の排他規則を適用する最大
ｍ個の命令から成る命令グループに分類し、分類した命
令を実行のため整数ユニット、浮動小数点ユニットの双
方又はいづれかに対して同時に発行する。命令制御ユニ
ットは、命令グループの経歴を追跡し、この経歴を命令
グループを形成する際、排他規則と関連して使用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータシステムの
分野に関し、特に、パイプライン化プロセッサを備えて
いるコンピュータシステムに関する。更に詳細に述べれ
ば、本発明は複数の命令をグループ化し、それらを同時
に発行し、それらをパイプライン化プロセッサで実行す
ることに関する。

【０００２】

【従来技術】所定のコンピュータプログラムに必要な実
行時間は三つの因子、すなわちプログラムの動的アセン
ブリ言語命令回数、命令あたりのサイクル数、およびプ
ロセッサの基本クロック速度の積である。最初の因子は
注目しているプログラムの動的命令回数の全数を減らす
コンパイラ技術によって決まる。最後の因子は高速トラ
ンジスタ間に低キャパシタンス接続を作る際の集積回路
製作技術の速度限界によって決まる。２番目の因子はプ
ロセッサの構造、特に、命令の発令および実行に関する
構造、によって決まるが、これが本発明の中心点であ
る。

【０００３】今日、実行性能を改善するため、多数のコ
ンピュータシステムはパイプライン化プロセッサを備え
ている。パイプライン化は、複数の命令を実行時に同時
に重ねて行うプロセッサの実施法である。パイプライン
化は、パイプライン制御が付加されて個々の命令の実行
時間がわずかに増大するにもかかわらず、プロセッサの
命令実行の処理量、すなわちパイプラインを出る命令の
割合を増加させる。

【０００４】パイプライン化プロセッサは、各パイプラ
インのステージで実行中の命令の一部を完了する複数の
ステージから成る組立ラインに似ている。典型的には、
パイプラインは六つのステージ、命令の取出し、命令の
復号、データ記憶装置のアドレス発生、プロセッサに存
在するオペランドの取出し、命令の実行、および結果の
書込み、に分解することができる。複数の命令は一部重
なるようにパイプステージを通して移動する。

【０００５】伝統的に、すべてのステージは同時に準備
完了し進行しなければならない。その結果、機械サイク
ル、すなわち命令をパイプライン中を１ステージ下方に
動かすのに必要な時間、したがってパイプライン化プロ
セッサの処理量は最も低速のステージによって決まり、
制限されている。このように、更に速いステージを使用
するという明らかな方法に加えて、最新のパイプライン
化プロセッサの多くは機能ユニットをそのそれぞれのペ
ースで独立に進行することができるように設計されてい
る。

【０００６】しかし、機能ユニットをそれら自身のペー
スで独立に進行できるようにすることにより、パイプラ
インの種々なハザードが入ってきている。ハザードに遭
遇すると、実行および後続の命令は失速しなければなら
ないことになる。パイプラインのハザードには三つの種
類がある。

【０００７】１．プロセッサが同時に重なった実行の命
令のあらゆる組合わせを支持するよう完全にはパイプラ
イン化されていないとき、たとえば、レジスタファイル
書込みポートが一つしかないパイプライン化プロセッサ
に二つのレジスタが同時に書込むときのような、資源の
衝突による構造的ハザード。 ２．命令が未だ利用可能になっていない初期の命令の結
果に依存する。たとえば、後続ＡＤＤ命令が未だ利用可
能になっていない初期のＳＵＢＴＲＡＣＴ命令の結果に
依存する、ことによるデータのハザード、および ３．プログラムカウンタを変える分岐命令や他の命令を
パイプライン化することによる制御のハザード。

【０００８】したがって、最新のパイプライン化プロセ
ッサは典型的にはパイプラインのハザードの発生の可能
性を少なくするよう最適化されている。その他に、種々
の同期化法の一つがパイプラインのハザードを処理する
のに採用されている。同期化法の特定の例には次のよう
なものがある。

【０００９】１）転送または迂回。これは算術論理装置
（ＡＬＵ）の結果を常にＡＬＵ入力ラッチにフィードバ
ックする簡単なハードウェア技法である。始めのＡＬＵ
演算が現在のＡＬＵ演算の源に対応するレジスタに書込
まれていれば、レジスタファイルから読取った値の代わ
りに転送した結果をＡＬＵ入力として選択する。

【００１０】２）スコアボード。これは更にこみ入った
ハードウェア技法であって、中央に集中した情報を維持
してデータのハザードの周りの動的スケジュールを容易
にする、すなわち、充分な資源を用い且つデータの依存
性無しに順序の乱れた命令実行を可能とする。典型的に
は、スコアボードは発令されたまたは未決定の各命令の
現在の状態を追跡する命令状態表、各機能ユニットの現
在の状態を追跡する機能ユニット状態表、およびどの機
能ユニットがレジスタに書込むかを追跡するレジスタ結
果状態表を備えている。

【００１１】３）Ｔｏｍａｓｕｌｏアルゴリズム。これ
はスコアボード法の中央集中を排除した変種であるが重
要な二つの点で異なっている。 ａ．ハザード検出および実行制御を機能ユニット内の保
留ステーションを用いて機能ユニットに分配し、ディス
パッチされた命令を機能ユニットのすべての依存性およ
び利用可能性について実行未定になっている解決を列を
作って待つ。 ｂ．実行結果を、レジスタを通して進めるのではなく直
接機能ユニットから送る。

【００１２】伝統的に、命令はその長さが可変であり、
それらは読出されて一度に一つづつパイプラインにディ
スパッチされている。命令の長さは、記憶装置の費用が
比較的高いので記憶装置内に命令を能率良く詰め込むこ
とに対して高いプレミアムが設けられている。その結
果、命令復号ステージでは多数の理論的ハードウェアが
必要になっている。命令は、第１の命令が復号されるま
で、次の命令の開始バイト位置を決定することができな
いので、順次に復号されていた。更に、各命令は復号す
るのに多数クロックサイクルを必要としている。

【００１３】

【発明が解決しようとする課題】しかし、記憶装置の費
用は比較的廉価になってきており、最新式のパイプライ
ン化プロセッサの多くは、特に縮小命令集合を基準とす
るパイプライン化プロセッサは、現在は固定長の命令を
発生している。その結果、命令復号ステージにはもはや
多数の理論的ハードウェアは必要ではない。各命令の開
始位置を決定することができるから、複数の命令を同時
に復号することができる。更に、充分な資源を用いて、
多数の命令を１クロックサイクルで復号することができ
る。

【００１４】したがって、固定長命令では実行速度を増
し、そのためパイプライン化プロセッサの処理量を増す
新しい機会が提供される。それ故独立の機能ユニットに
対する複数の命令を１クロックサイクルで取出し、復号
し、発行することができることが望まれる。更に、複数
の命令を集中式または非集中式のいずれの同期化につい
てもハードウェアの増加を最少限にして発令することが
特に望ましい。

【００１５】以下の開示から明らかなように、これらの
目的および所要結果は、本発明の目的および所要結果に
含まれるものであり、本発明は複数の命令を同時に取出
し、復号し、発令することができ、これによりパイプラ
イン化プロセッサの実行速度および処理量を増大する新
しい方法を提供するものである。パイプライン化に関す
るこれ以上の説明については、J.L.HennessyとD.A.Patt
ersonとの共著、Computer Architecture A Quantitativ
e Approach, Morgan Kaufmann Publishers, Inc., 1990
を参照されたい。

【００１６】

【課題を解決するための手段】複数の命令をグループ化
し、これらを同時に発行し、それらをパイプライン化プ
ロセッサで実行する方法および装置を開示している。現
在のところ好適な実施例のもとでは、一部重ねて実行す
るためクロックサイクルあたり最大ｍ個の命令を同時に
グループ化して発行するパイプライン化プロセッサに命
令待行列および命令制御ユニットが設けられている。他
に、パイプライン化プロセッサはクロックサイクルあた
りそれぞれ最大n1個の整数結果およびn2個の浮動小数点
結果を発生することができる整数ユニットおよび浮動小
数点ユニットをも備えている。ここでn1およびn2はクロ
ックサイクルあたり発行されるｍ個の命令を支持して命
令待行列および命令制御ユニットを補足するに充分な大
きさである。整数ユニットおよび浮動小数点ユニットに
はそれ自身の整数レジスタファイルおよび浮動小数点レ
ジスタファイルがそれぞれ設けられている。浮動小数点
ユニットには浮動小数点演算待行列および浮動小数点演
算制御ユニットも設けられている。更に、プロセッサの
パイプラインステージは整数パイプラインステージおよ
び浮動小数点パイプラインステージに分割されており、
始めの方の浮動小数点パイプラインステージが後の方の
整数パイプラインステージに一部重なっている。

【００１７】その現在のところ好適な形態においては、
命令待行列は逐次待行列および目標待行列から成り、命
令キャッシュから取出されたプログラムの逐次命令およ
びプログラムの分岐命令の目標命令をそれぞれ格納して
いる。その現在のところ好適な形態では、命令制御ユニ
ットは先取りコントローラおよびスケジューラから構成
されている。先取りコントローラは、分岐径路の予測お
よび解決を含む、命令先取りを制御する。スケジューラ
はオプコード復号器、カスケード検出器、グループ化論
理、および以前のグループ経歴を備えている。オプコー
ド復号器は命令を復号する。カスケード検出器は命令か
ら命令へのオペランドのカスケードを検出する。以前の
グループ経歴は発令された命令グループを追跡する。グ
ループ化論理は命令を、オプコード復号器およびカスケ
ード検出器から受取った入力、以前のグループ経歴によ
って、保持されている経歴、および「前で区切る」およ
び「後で区切る」除外規則の数の適用に基づき、多くと
もｍ個の命令の命令グループにグループ化する。「前で
区切る」および「後で区切る」除外規則は資源の特性お
よびプロセッサの特定の実施法を反映するものである。
グループ化された命令は一部重ねて実行するため整数ユ
ニットおよび浮動小数点ユニットに対して同時に発行さ
れる。

【００１８】一実施例では、整数ユニットは多数の加算
器および少なくとも一つのシフタから構成され、n1個の
論理的加算器として協同で働いている。加算器の少なく
とも一つはアドレス加算器であり、加算器の少なくとも
二つはブール演算をも行う。

【００１９】整数パイプラインステージは多数の命令取
出しステージ、多数の命令復号ステージ、多数の実行ス
テージ、および少なくとも一つの書き戻しステージから
構成されている。浮動小数点パイプラインステージは多
数の復号ステージ、多数の実行ステージ、および少なく
とも一つの書戻しステージから構成されている。浮動小
数点命令復号ステージは後の方の整数実行ステージおよ
び書戻しステージと一部重なり合っている。

【００２０】整数命令取出しステージで、命令は命令制
御ユニットの先取りコントローラの制御のもとで命令キ
ャッシュから適切な命令待行列へ先取りされる。整数命
令復号ステージで、適切な命令が復号され、少なくとも
ｍ個の命令から成る命令グループにグループ化され、命
令制御ユニットのスケジューラにより一部重ねて実行す
るため同時に発行される。更に、整数命令復号ステージ
では、データがレジスタから読出され、目標およびロー
ド／格納の各アドレスが整数ユニットにより計算され
る。整数実行ステージで、データがデータキャッシュか
ら読出され、整数演算が行われ、データが整数ユニット
により記憶装置からロードされる。更に、整数実行ステ
ージでは、浮動小数点演算が発行され、例外が命令制御
ユニットにより解決される。整数書戻しステージ（一つ
または複数）で、整数結果が整数ユニットにより書戻さ
れる。

【００２１】浮動小数点命令復号ステージで、浮動小数
点命令が浮動小数点演算制御ユニットにより復号され、
データが浮動小数点ユニットによりレジスタから読出さ
れる。浮動小数点実行ステージで、浮動小数点演算が浮
動小数点ユニットにより行われる。最後に、浮動小数点
書戻しステージ（一つまたは複数）で、データが浮動小
数点ユニットにより書戻される。

【００２２】分岐命令はすべて命令制御ユニットの先取
りコントローラにより取出されることを予測される。そ
れぞれの場合において、目標命令が分岐方向が整数ユニ
ットにより決められる前に先取りコントローラにより先
取りされる。次の逐次命令が遅延命令と共にグループ化
され、命令制御ユニットのスケジューラにより純理論的
に発行される。分岐命令を取る必要があれば、分岐が解
決されたとき、純理論的に発行された逐次命令を整数ユ
ニットにより押しつぶす。分岐を取らなければ、分岐が
解決されたとき、先取りした目標命令を捨て、逐次命令
を復号し、スケジューラにより代わりに発行する。

【００２３】

【実施例】複数の命令をグループ化し、それらを独立の
機能ユニットを備えているパイプライン化プロセッサで
実行するため同時に発行する方法および装置を開示す
る。説明の目的で以下の記述では、本発明を充分理解で
きるようにするため特定の数、材料、および構成を示し
てある。しかし、当業者には本発明をこの特定の細目無
しで実用化し得ることが明らかであろう。その他の場合
では、周知のシステムを本発明を不必要にあいまいにし
ないために図式の形でまたはブロック図の形で示してあ
る。

【００２４】次に図１には、本発明の教示を取入れてい
る実施例パイプライン化プロセッサを示す機能ブロック
図が図示されている。図示されているのは、プログラム
カウンタ12、多数の命令待行列14、および命令制御ユニ
ット16から構成されている実施例パイプライン化プロセ
ッサ10である。プログラムカウンタ12、命令待行列14、
および命令制御ユニット16は互いに結合されている。共
に、それらは協働してクロックサイクルあたり最大三つ
の命令を同時に発行する。

【００２５】プログラムカウンタ12が命令制御ユニット
16と協働する仕方の他は、大部分のパイプライン化プロ
セッサに見られる広範な部類のプログラムカウンタを表
すつもりである。その基本的機能および構成は周知であ
り、これ以上説明しないことにする。命令待行列14、命
令制御ユニット16、およびそれらが互いに協働する仕
方、およびプログラムカウンタ12を図３〜図９を参照し
て後に更に詳しく説明することにする。

【００２６】本発明を理解しやすくするため、本発明を
そのプログラムカウンタ12、命令待行列14、および命令
制御ユニット16が以下の説明に基づき、クロックサイク
ルあたり同時に最大三つの命令を発行する実施例プロセ
ッサ10を用いて説明しているが、代わりに本発明をすべ
ての他の補足的設計考慮事項を対応させてして調節すれ
ば、協同動作するこれらの要素を用いてクロックサイク
ルあたり最大ｍ個の命令を同時に発行するよう実用化し
得ることが認められるであろう。更に、ｍの選択は、比
較的小さいｍについて、実行性能ゲインのそれ以上の増
大の命令グループの決定に必要な時間のそれ以上の増加
に対する比と実施装置の複雑さとのかね合いによる。し
かし、命令グループを決定するのに必要な時間および実
施装置の複雑さはｍが増加するにつれて非線形的に増大
し、或る点で、命令グループを決定するのに必要な時間
および／または実施装置の複雑さは命令実行時間の節約
より大きくなる。

【００２７】図１を引き続き参照すると、パイプライン
化プロセッサ10は更に整数ユニットレジスタファイル18
および整数機能ユニット20を備えている。整数ユニット
レジスタファイル18は命令制御ユニット16および整数機
能ユニット20に結合されており、整数機能ユニット20は
命令制御ユニット16にも結合されている。整数ユニット
レジスタファイル18および整数機能ユニット20は、協働
してクロックサイクルあたり最大二つの整数結果を発生
する。

【００２８】整数ユニットレジスタファイル18は互いに
無関係な４個のレジスタポートを備えている。互いに無
関係な４個のレジスタポートは、時間多重すると、６個
の読出しポートおよび２個の書込みポートと同等の容量
を備え、２個のアドレスレジスタの同時読出し、または
４個のデータレジスタの同時読出し、またはどれか２個
のレジスタの同時書込みを支持するのに充分である。整
数ユニットレジスタファイル18の読み書き帯域幅、およ
び整数ユニットレジスタファイル18が整数機能ユニット
20と協同動作する仕方を除けば、整数ユニットレジスタ
ファイル18は大部分のパイプライン式プロセッサに見ら
れる広範な部類のレジスタファイルを表すことを目的と
している。その基本的機能および機能は周知であり、こ
れ以上説明しないことにする。整数機能ユニット20の一
つの実施例、および整数機能ユニット20が命令制御ユニ
ット16および整数ユニットレジスタファイル18と協同動
作する仕方を図２、図８〜図９を参照して後に更に詳し
く説明する。

【００２９】本発明を理解しやすくするため、本発明
を、その整数ユニットレジスタファイル18および整数機
能ユニット20が、以下の説明に基づいて、協働してクロ
ックサイクルあたり最大二つの整数結果を発生する実施
例プロセッサ10を用いて説明しているが、代わりに本発
明を、他のすべての補足的設計考慮事項、特に整数機能
ユニット20を対応させて調節すれば、協同動作するそれ
ら要素を用いてクロックサイクルあたり最大n1個の整数
結果を発生するよう実用化し得ることが認められよう。

【００３０】なおも図１を参照すると、実施例パイプラ
イン化プロセッサ10は、更に浮動小数点命令待行列24、
浮動小数点命令制御ユニット26、浮動小数点ユニットレ
ジスタファイル28、浮動小数点機能ユニット30、および
マルチプレクサ32を備えている。浮動小数点命令待行列
24は命令制御ユニット16および浮動小数点命令制御ユニ
ット26に結合されており、浮動小数点命令制御ユニット
26は浮動小数点ユニットレジスタファイル28にも結合さ
れている。浮動小数点ユニットレジスタファイル28は浮
動小数点機能ユニット30およびマルチプレクサ32にも結
合されている。共に、これらはクロックサイクルあたり
多くとも一つの浮動小数点結果を発生する。

【００３１】浮動小数点命令待行列が命令制御ユニット
16と協同動作する仕方を除けば、浮動小数点命令待行列
24、浮動小数点命令制御ユニット26、浮動小数点ユニッ
トレジスタファイル28、浮動小数点ユニット30、および
マルチプレクサ32は大部分のパイプライン化プロセッサ
に見られる広範な部類のこれら要素を表すことを目的と
している。それらの基本的機能および構成は周知であ
り、これ以上説明しないことにする。浮動小数点命令待
行列24が命令制御ユニット16と協同動作する仕方を図８
〜図９を参照して後に更に詳しく説明する。

【００３２】本発明を理解しやすくするため、その浮動
小数点命令待行列24、浮動小数点制御ユニット26、浮動
小数点ユニットレジスタファイル28、浮動小数点機能ユ
ニット30、およびマルチプレクサ32が、以下に説明する
ことに基づき、クロックサイクルあたり多くとも一つの
浮動小数点結果を発生する実施例プロセッサ10を用いて
説明しているが、代わりに本発明を、他のすべての補足
的設計考慮事項、特に、浮動小数点命令待行列24、浮動
小数点命令制御ユニット26、および浮動小数点機能ユニ
ット30を対応させて調節すれば、協同動作するこれら要
素を用いてクロックサイクルあたり最大n2個の浮動小数
点結果を発生するように実施することができる。

【００３３】なおも図１を参照すると、実施例パイプラ
イン化プロセッサ10は更に命令キャッシュ34、データキ
ャッシュ36、共有記憶装置管理ユニット38、書込みバッ
ファ40、およびキャッシュ・コヒーレント・バスインタ
ーフェースユニット42を備えている。命令キャッシュ34
はプログラムカウンタ12、命令待行列14、命令制御ユニ
ット16、共有記憶装置管理ユニット38、およびキャッシ
ュ・コヒーレント・バスインターフェースユニット42に
結合されている。データキャッシュ36は整数機能ユニッ
ト20、浮動小数点ユニットレジスタファイル28、マルチ
プレクサ32、共有記憶装置管理ユニット38、書込みバッ
ファ40、およびキャッシュ・コヒーレント・バスインタ
ーフェースユニット42に結合されている。共有記憶装置
管理ユニット38および書込みバッファ40は今度はキャッ
シュ・コヒーレント・バスインターフェースユニット42
にも結合している。共に、これらは協働して命令を命令
待行列14に、データを整数機能ユニット20および浮動小
数点機能ユニット30、およびそれらのレジスタファイ
ル、18および28、に供給する。

【００３４】命令キャッシュ34が命令待行列14と協同動
作する仕方の他は、命令制御ユニット16、およびデータ
キャッシュ36が整数機能ユニット20、命令キャッシュ3
4、データキャッシュ36、共有記憶装置管理ユニット3
8、書込みバッファ40、およびキャッシュ・コヒーレン
ト・バスインターフェースユニットと協同動作する仕方
は大部分のパイプライン化プロセッサに見られるこれら
要素の広範な部類を表すことを目的としている。それら
の基本的機能および構成は周知であり、これ以上説明し
ないことにする。命令キャッシュ34が命令待行列14、命
令制御ユニット16と協同動作する仕方、およびデータキ
ャッシュ36が整数機能ユニット20と協同動作する仕方を
図３、図８、および図９を参照して後に更に詳細に説明
する。

【００３５】今度は図２を参照すると、図１の実施例パ
イプライン化プロセッサの整数機能ユニットの一実施例
を示す機能ブロックが示されている。図示してあるのは
アドレス加算器22、データ加算器44、46、および48、シ
フタ50、および三つのマルチプレクサ52、54、および56
から構成されている整数機能ユニット20である。共に、
これらは協同動作してクロックサイクルあたり多くとも
二つの整数結果を発生する。

【００３６】アドレス加算器22は第２のマルチプレクサ
54、データキャッシュ36、および共有記憶装置管理ユニ
ット38に結合されており、第２のマルチプレクサ54は整
数ユニットレジスタファイル18に結合されている。第１
および第２のデータ加算器44および46、およびシフタ50
は第１および第２のマルチプレクサ52および54に結合さ
れており、第１のマルチプレクサは整数ユニットレジス
タファイル18に結合されている。第３のデータ加算器48
は第２および第３のマルチプレクサ54および56に結合さ
れており、第３のマルチプレクサはデータキャッシュ36
にも結合されている。他に、第１および第２のデータ加
算器44および46は命令制御ユニット16に結合されてい
る。

【００３７】アドレス加算器22はアドレスを発生する。
アドレス加算器22はアドレスを整数ユニットレジスタフ
ァイル18から第２のマルチプレクサ54を介して入力とし
て受取り、アドレスをデータキャッシュ36および共有記
憶装置管理ユニット38に出力する。

【００３８】３個のデータ加算器44、46、および48、お
よびシフタ50は共に整数機能ユニット結果を計算する２
個の論理的加算器資源として働く。第１および第２の加
算器44および46はブール演算を行うこともできる。第１
のデータ加算器44はデータを整数ユニットレジスタファ
イル18から第１のマルチプレクサ52を介して入力として
受取り、データをプログラムカウンタ12または第２のマ
ルチプレクサ54に出力するが、これらは第３のデータ加
算器48および／または第３のマルチプレクサ56に選択的
に供給される。第３のマルチプレクサ56に供給されたデ
ータはデータキャッシュ36に選択的に供給され、または
次の命令のため前に送られる。第２のデータ加算器46お
よびシフタ50はデータを整数ユニットレジスタファイル
18から受取り、またはデータをデータキャッシュ36から
受取るか、またはデータを第１のマルチプレクサ52を介
して入力として前に送り、状態コードまたはデータを命
令制御ユニット16または第２のマルチプレクサ54に出力
するが、これは第３のデータ加算器48および／またはマ
ルチプレクサ56に選択的に供給される。同様に、第３の
マルチプレクサ56に供給されたデータは今度はデータキ
ャッシュ36に選択的に供給されるか、または次の命令の
ため前に送られる。

【００３９】加算器28、44〜48、およびシフタ50はクロ
ックサイクルあたり最大２個のアドレスレジスタのオペ
ランドおよび最大４個のアドレスレジスタのオペランド
を受取ることができる。加算器22、44〜48の他にシフタ
50も各々、その動作を完了するのに半クロックサイクル
しか必要としない。

【００４０】理解しやすくするため、整数機能ユニット
20を、協同動作してクロックサイクルあたり多くとも２
個の整数結果を発生する２個の論理的加算器を備えてい
る上述の実施例を用いて説明しているが、上の実施例を
協同動作してクロックサイクルあたり多くともn1個の整
数結果を発生するn1個の論理的加算器を備えるよう拡張
し得ることが認められよう。他に、整数機能ユニット20
を上の実施例を用いて説明しているが、本発明はクロッ
クサイクルあたり充分な補足数の整数結果を発生する他
の実施例を用いて実用化し得ることが認められよう。

【００４１】今度は図３を参照すれば、図１の実施例パ
イプライン化プロセッサの命令待行列を示す機能ブロッ
ク図が示されている。図示されているのは、逐次待行列
58、分岐目標待行列60、および２個のマルチプレクサ62
および64から成る命令待行列14である。共に、これらは
協同動作してクロックサイクルあたり三つの命令を命令
制御ユニット16に供給する。

【００４２】逐次待行列および分岐目標待行列、58およ
び60、は命令キャッシュ34および２個のマルチプレクサ
62および64に結合されている。他に、逐次待行列58、第
１のマルチプレクサ62、および第２のマルチプレクサ64
は命令制御ユニット16にも結合されている。逐次待行列
58はプログラムカウンタ12にも結合されている。

【００４３】逐次待行列および分岐目標待行列、58およ
び60、は命令制御ユニット16に向けて候補命令を発生す
る。逐次待行列58は命令を命令キャッシュから、最後の
サイクルで発行された命令の数を命令制御ユニット16か
ら、および分岐路選択信号をプログラムカウンタ12から
入力として受取り、命令を二つのマルチプレクサ62およ
び64に対して出力する。同様に、分岐目標待行列60は命
令を命令キャッシュ34から入力として受取り、命令を両
マルチプレクサ62および64に出力する。第１のマルチプ
レクサ62は、命令制御ユニットの制御のもとに、分岐が
取られるか否かにより、逐次待行列58または目標待行列
60からの命令制御ユニット16に供給する。第２のマルチ
プレクサ64は、命令制御ユニット16の制御のもとに、命
令が実行のため発生され且つ分岐が取られているか否か
により、逐次待行列58または目標待行列60からの命令を
逐次待行列58に条件付きで供給する。命令キャッシュ34
から受取られた命令は逐次待行列58または分岐目標待行
列60の末尾に付加される。

【００４４】逐次待行列58および分岐目標待行列60の両
者はクロックサイクルあたり４つの命令を命令キャッシ
ュ34から受取ることができる。逐次待行列58には一度に
４つまでの命令を保持する能力がある。逐次待行列58お
よび分岐目標待行列60はクロックサイクルあたり最大三
つの命令を命令制御ユニット16に対し第１のマルチプレ
クサ62を通して出力することもできる。

【００４５】理解しやすくするため、命令待行列14をク
ロックサイクルあたり三つの逐次命令および／または分
岐目標命令を命令制御ユニット16に供給することができ
る実施例により説明してきたが、命令待行列14は、入力
および出力の帯域幅および待行列の容量を対応させて調
節すれば、ｍを３より大きいとして、クロックサイクル
あたりｍ個の命令を命令制御ユニット16に供給するよう
拡張し得ることが認められよう。

【００４６】次に図４を参照すると、図１の実施例パイ
プライン化プロセッサの命令制御ユニットを図解する機
能ブロック図が示されている。図示されているのは先取
りコントローラ66およびスケジューラ68を備えている命
令制御ユニット16である。共に、これらは協働してクロ
ックサイクルあたり多くとも三つの命令を整数機能ユニ
ットおよび／または浮動小数点命令待行列に対して発行
する。先取りコントローラ66はプログラムカウンタ12、
命令待行列14、命令キャッシュ34、スケジューラ68、お
よび整数ユニットに結合されている。スケジューラ68は
命令待行列14、先取りコントローラ66、整数ユニットレ
ジスタファイル、および浮動小数点命令待行列に結合さ
れている。

【００４７】先取りコントローラ66は分岐路の予測およ
び選択を行い、命令の先取りを制御する。先取りコント
ローラ66は分岐路解答を整数ユニットから、命令取出し
有効ビットおよび命令待行列の未使用容量を命令キャッ
シュ34から、および命令選択結果をスケジューラから入
力として受取り、分岐路予測および解答をプログラムカ
ウンタ12に、および制御信号を命令待行列14に出力す
る。スケジューラ68は命令を命令待行列14から入力とし
て受取り、レジスタ選択およびレジスタオペランドを整
数ユニットレジスタファイルにおよび／または浮動小数
点命令を浮動小数点待行列に、命令選択結果を先取りコ
ントローラ66に、および最後のサイクルで発行された命
令の数を命令待行列14およびプログラムカウンタ12に出
力する。

【００４８】先取りコントローラ66は、分岐が取られて
いるか否かに基づき、制御信号を命令待行列14に供給
し、命令待行列14にクロックサイクルあたり三つの命令
をその逐次待行列または目標待行列の先頭からスケジュ
ーラ68に供給させる。その他、先取りコントローラ66
は、命令が実行のため発行されているか否かに基づき、
制御信号を命令待行列14に条件付きで供給し、命令待行
列に供給された命令の全部または幾つかを逐次待行列ま
たは目標待行列のいずれかから逐次待行列まで再循環さ
せる。先取りコントローラ66が分岐径路を予測し解答す
る仕方を図１０および図１１を参照して更に詳細に説明
することにする。

【００４９】スケジューラ68は候補命令が現在の命令グ
ループの一部として発行されているか否か判定する。ス
ケジューラ68は逐次待行列または目標待行列のいずれか
からクロックサイクルあたり最大三つの命令を受取り、
最大三つの命令を整数機能ユニットおよび／または浮動
小数点命令待行列に向けて出力することができる。スケ
ジューラ68は、三つの命令が存在する場合、そのうちの
どれを実行のため同時に発行することができるかを判定
するのに１クロックサイクルより少ない時間しか必要と
しない。スケジューラ68が判定を行う仕方を図６〜図７
を参照して後に更に詳しく説明することにする。

【００５０】理解しやすくするため、命令制御ユニット
16をクロックサイクルあたり全部で最大三つの命令を整
数機能ユニットおよび／または浮動小数点命令待行列に
供給することができる実施例を用いて説明してきたが、
命令制御ユニット16は、入力および出力の帯域幅および
スケジューラ68を対応させて調節すれば、ｍを３より大
きいとして、クロックサイクルあたり全部で最大ｍ個の
命令を整数機能ユニットおよび／または浮動小数点待行
列に供給するよう拡張し得ることが認められるであろ
う。

【００５１】次に図５を参照すると、図４の命令制御ユ
ニットのスケジューラを図解する機能ブロック図が示さ
れている。図示されているのはオプコード復号器70、カ
スケード検出器72、グループ化論理74、および以前のグ
ループ経歴76を備えているスケジューラ68である。共
に、これらは協働してクロックサイクルあたり最大３個
の命令を実行のため整数機能ユニットおよび／または浮
動小数点待行列に対して発行する。オプコード復号器70
およびカスケード検出器72の両者は命令待行列およびグ
ループ化論理74に結合されている。カスケード検出器72
は以前のグループ経歴76に接続されている。グループ化
論理74は命令待行列、先取りコントローラ、以前のグル
ープ経歴76、整数ユニットレジスタファイル、および浮
動小数点命令待行列にも結合されている。

【００５２】オプコード復号器70は候補命令のオプコー
ドを復号する。オプコード復号器70は命令オプコードを
命令待行列から入力として受取り、各命令に関する命令
形成情報をグループ化論理74に出力する。カスケード検
出器72は候補命令それ自身の間、および候補命令と前任
命令との間、のデータ依存性を検出する。カスケード検
出器72は発信および宛先の各オペランド指標を命令待行
列から、および後に到着する整数結果指数を以前のグル
ープ経歴76から入力として受取り、命令間オペランド依
存性情報をグループ化論理74に出力する。

【００５３】グループ化論理74は候補命令が現在の命令
グループの一部として発行されているか否か判定する。
グループ化論理74は命令形式および命令間オペランド依
存性情報をそれぞれオプコード復号器70およびカスケー
ド検出器72から入力として受取り、整数ユニットレジス
タファイルおよび／または浮動小数点命令に対するレジ
スタ選択およびレジスタオペランドを浮動小数点命令待
行列に出力する。その他に、グループ化論理74は命令の
分類および発行の結果を以前のグループ経歴76、先取り
コントローラ、および命令待行列に出力する。

【００５４】以前のグループ経歴は、命令グループ化お
よび発行結果を蓄積し、発行した命令がパイプラインを
出るまで保持する。以前のグループ経歴76は最新のグル
ープ経歴をグループ化論理74から入力として受取り、グ
ループ経歴をグループ化論理74およびカスケード検出器
72に出力する。オプコード復号器70、カスケード検出器
72、およびグループ化論理74はすべてクロックサイクル
あたり最大三つの命令を受取り、分析し、出力すること
ができる。同様に、以前のグループ経歴76は、命令分類
および発行結果をクロックサイクルあたり最大三つの命
令について受取ることができる。

【００５５】オプコード復号器70が命令待行列およびグ
ループ化論理74と協同動作する仕方の他は、オプコード
復号器70は大部分のパイプライン化プロセッサに見られ
るオプコード復号器の広範な部類を表すことを目的とし
ている。その基本的機能および構成は周知であり、これ
以上説明しない。カスケード検出器72およびグループ化
論理74は図６〜図７を参照して後に更に詳しく説明する
ことにする。以前のグループ経歴76がカスケード検出器
72およびグループ化論理74と協同動作する仕方の他は、
以前のグループ経歴76は、大部分のパイプライン化プロ
セッサに見られる「スコアボード」の広範な部類を表す
ことを目的としている。その基本的機能および構成は周
知であり、これ以上説明しないことにする。

【００５６】理解しやすくするため、スケジューラ68を
クロックサイクルあたり全部で最大三つの命令を分類
し、整数機能ユニットおよび／または浮動小数点命令待
行列に対して発行することができる実施例により説明し
てきたが、スケジューラ68は、入力および出力の帯域
幅、オプコード復号器70、カスケード検出器72、グルー
プ化論理74、および以前のグループ経歴76を対応させて
調節すれば、ｍを３より大きいとして、クロックサイク
ルあたり全部で最大ｍ個までの命令を分類し、整数機能
ユニットおよび／または浮動小数点命令待行列に対して
発行するよう拡張し得ることが認められよう。

【００５７】次に図６を参照すると、図５のスケジュー
ラのカスケード検出器を図解する機能ブロック図が示さ
れている。図示されているのは同等検出器の三つのグル
ープ78〜82から成るカスケード検出器72である。共に、
これらは協同動作して候補命令そのものの間、および候
補命令と前任命令との間のデータ依存性を決定する。各
同等検出器84a、・・・、または84rはスケジューラの命
令待行列およびグループ化論理に結合されている。その
他、同等検出器の第３のグループ82の各同等検出器84
g、・・・、84rはスケジューラの以前のグループ経歴に
も結合されている。

【００５８】同等検出器の第１のグループ78は、第２お
よび第３の候補命令の源オペランドにより第１の候補命
令の結果オペランドに関するデータ依存性を検出する４
個の同等検出器84a〜84dから構成されている。同等検出
器の第１のグループ78の各同等検出器84a、84b、84c、
または84dは第１の候補命令の結果オペランド指標およ
び第２および第３の命令の４個の源オペランド指標の一
つを入力として受取る。応答して、各同等検出器84a、8
4b、84c、または84dは入力が互いに等しいか否かを示す
指示子を出力する。

【００５９】同等検出器の第２のグループ80は、第３の
候補命令の源オペランドにより第２の候補命令の結果オ
ペランドに関するデータ依存性を検出する２個の同等検
出器84e〜84fから構成されている。同等検出器の第２の
グループ80の各同等検出器、84eまたは84f、は第２の候
補命令の結果オペランド指標および第３の候補命令の源
オペランド指標の一つを入力として受取る。応答して、
各同等検出器、84eまたは84f、は入力が互いに等しいか
否かを示す指示子を出力する。

【００６０】同等検出器の第３のグループ82は、第１、
第２、および第３の候補命令の源オペランドによりパイ
プラインの実行ステージの後期に計算される二つの整数
結果のいずれか一つに関するデータ依存性を検出する12
個の同等検出器84g〜84rから構成されている。同等検出
器の第３のグループ82の各同等検出器、84g、・・・、
または84rは第３の候補命令の二つの前のグループの整
数結果指標の一つおよび六つの源オペランド指標の一つ
を入力として受取る。応答して、各同等検出器、84g、
・・・、または84r、は入力が互いに等しいか否かを示
す指示子を出力する。理解しやすくするためのカスケー
ド検出器72をクロックサイクルあたり三つの候補命令に
ついてデータ依存性を検出することができる実施例によ
り説明してきたが、カスケード検出器72は、同等検出器
の数を対応して増加すれば、ｍを３より大きいとして、
クロックサイクルあたりｍ個の候補命令についてデータ
依存性を検出するよう拡張し得ることが認められよう。

【００６１】次に図７を参照すると、図５のスケジュー
ラのグループ化論理を図解する機能ブロック図が示され
ている。図示されているのは三つの排他論理86a〜86cお
よび三つの対応するＡＮＤゲート88a〜88cから成るグル
ープ化論理74である。他に、グループ化論理74はエンコ
ーダ90および多数のラッチ92を備えている。共に、これ
らは協働して１クロックサイクルに三つの候補命令から
発行するための最大３個の命令を選択する。排他論理86
a〜86c、およびＡＮＤゲート88a〜88cは対応して互いに
結合されている。排他論理86a〜86cは命令待行列、オプ
コード復号器、カスケード検出器、および以前のグルー
プ経歴にも結合されている。ＡＮＤゲート88a〜88cはエ
ンコーダ90およびラッチ92に結合されている。エンコー
ダ90はプログラムカウンタおよび命令待行列にも結合さ
れている。ラッチ92はオプコード復号器、カスケード検
出器、以前のグループ経歴、先取りコントローラ、整数
ユニットレジスタファイル、および浮動小数点命令待行
列にも結合されている。

【００６２】各排他論理86a、86b、または86cは、パイ
プライン化プロセッサの資源特性を反映して候補命令を
現在の命令グループから排除すべきか否かを決定する多
数の排他規則を実施する多数の組合わせ論理から構成さ
れている。各排他論理86a、86b、または86cは候補命令
有効信号を命令待行列から、 オプコードをオプコード
復号器から、およびデータ依存性指示子をカスケード検
出器から入力として受取る。応答して、 各排他論理86
a、86b、または86cは候補命令を実行のため発行するこ
とになっている命令の現在のグループから排除すべきか
否かを示す多数の排他信号を出力する。排他規則につい
ては後に更に詳しく説明する。

【００６３】各ＡＮＤゲート88a、88b、または 88cは候
補命令を現在の命令グループに入れるべきか否かを決定
する。各ＡＮＤゲート88a、88b、または 88cは排他信号
を対応する排他論理86a、86b、 または86cから入力とし
て受取る。応答して、各ＡＮＤゲート88a、88b、 また
は88cは候補命令に対して候補命令を実行のため発行す
ることになっている命令の現在のグループに入れるべき
か否かを示す「取得」信号を出力する。エンコーダ90は
現在の命令グループに対するグループサイズを発生す
る。エンコーダ90は「取得」信号をＡＮＤゲート88a〜8
8cから入力として受取る。応答して、エンコーダ90は現
在のグループのサイズをプログラムカウンタおよび命令
待行列に向けて出力する。

【００６４】ラッチ92は分類選択、分類経歴の更新、レ
ジスタ選択およびオペランド、および浮動小数点命令を
発生する。ラッチ92は「取得」信号をＡＮＤゲート88a
〜88cから、およびオプコードをオプコード検出器か
ら、およびデータ依存性をカスケード検出器から入力と
して受取る。応答して、ラッチ92は分岐選択を先取りコ
ントローラに、分類経歴の更新を以前のグループ経歴
に、レジスタ選択およびオペランドを整数ユニットレジ
スタファイルに、および浮動小数点命令を浮動小数点待
行列に出力する。排他論理86a〜86c、およびＡＮＤゲー
ト88a〜88cは次のように命令を分類し発行する。

【００６５】三つの命令をi0、i1、およびi2とし、R0、
R1、・・・、Rnを排他規則とし、Excludei＿Rjは、命令
ｉを排他規則ｊ、ｉ＝０、１、２、およびｊ＝０、１、
・・・ｎのもとで排除すべきことを意味し、Groupi＿Rj
は、命令ｉを排他規則ｊに基づいて分類することができ
ることを意味し、dGroupiは、命令ｉを、それに先行す
るすべての命令も分類されている場合およびその場合に
限りばらばらに分類することができることを意味し、Gr
opuｉは、命令ｉを分類することができることを意味
し、！は反転を意味し、＆＆は二進和を意味するとしよ
う。

【００６６】そうすると、 Group０＿R0＝！Exclude０＿R0， ・・・ Group０＿Rn＝！Exclude０＿Rn； ・・・ Group１＿R0＝！Exclude１＿R0， ・・・ Group１＿Rn＝！Exclude１＿Rn； ・・・ Group２＿R0＝！Exclude２＿R0， ・・・ Group２＿Rn＝！Exclude２＿Rn； dGroup０＝Group０＿R0＆＆Group０＿R1・・・＆＆Group０＿Rn， dGroup１＝Group１＿R0＆＆Group１＿R1・・・＆＆Group１＿Rn， dGroup２＝Group２＿R0＆＆Group２＿R1・・・＆＆Group２＿Rn， Group０＝dGroup０， Group１＝dGroup０＆＆dGroup１， Group２＝dGroup０＆＆dGroup１＆＆dGroup２．

【００６７】どの排他規則も一つの命令およびそれに続
くどの命令をも同時に実行するためグループ化し且つ発
行することから除外することができることが認められる
であろう。

【００６８】排他規則には基本的な二つの種類がある。
すなわち「後で区切る」排他規則、および「前で区切
る」排他規則である。「後で区切る」排他規則は命令の
後で命令のグループ化を終結し、「前で区切る」排他規
則は命令の前で命令のグループ化を終結する。各種類の
場合、排他規則は、分析中の命令に基づく排他規則、前
のグループに基づく排他規則、および例外に基づく排他
規則に更に細分される。

【００６９】「後で区切る」排他規則は次のものから成
る。 ａ）最初の有効例外の後で区切る。この排他規則は命令
取出し段階中に命令アクセスの例外を受ける命令に続く
現在の命令のグループ化を終結する。 ｂ）或る制御転送命令の後で区切る。この排他規則は分
岐と分岐に続く次の命令との間で現在の命令のグループ
化を終結する。図１の実施例なパイプライン化プロセッ
サでは、遅延命令が常に分岐命令に基づいている。

【００７０】ｃ）複数ステップ（ＭＵＬＳＣＣ）命令の
後で、その結果が直ぐ後に続くＭＵＬＳＣＣ命令に直列
に接続しないとき、区切る。この排他規則は第１のＭＵ
ＬＳＣＣ命令の宛先が直ぐ後に続く第２のＭＵＬＳＣＣ
命令にカスケードしないとき二つの連続するＭＵＬＳＣ
Ｃ命令の後で現在の命令のグループ化を終結する。本実
施例のパイプライン化プロセッサでは、ＭＵＬＳＣＣ命
令は二つの32ビットの整数を乗算して64ビットの整数積
を生ずるのに連続して32回使用される。各ＭＵＬＳＣＣ
命令は整数条件コードの現在の状態に依存する。ＭＵＬ
ＳＣＣを実行するごとに単一ビットの積が生じ、新しい
整数条件コードが発生する。

【００７１】ｄ）カスケード実行段階で設定された条件
コードの後で区切る。この排他規則はカスケード実行段
階で条件コードを設定する命令の直後に現在の命令のグ
ループ化を終結する。その源引数の一つが現在の命令の
グループ化の中の前の命令により発生されるとき命令は
カスケード実行段階を利用する。 ｅ）無効分岐に続く最初の命令の後で区切る。この排他
規則は前の命令グループ（現在はパイプラインを更に下
っている）が無効分岐を含んでいるとき最初の候補命令
の直後に現在の命令のグループ化を終結する。この排他
規則は複数の命令が無効分岐の遅延スロットで実行しな
いようにする。本実施例のパイプライン化プロセッサで
は、二つの形式の分岐、遅延分岐および条件付取消しの
ある遅延分岐がある。分岐目標を計算し、目標アドレス
で命令の流れを取出す潜伏期間は命令を各分岐の直後に
各目的に実行することにより軽減される。この次の命令
は分岐遅延命令と呼ばれる。条件付き取消しを有する遅
延分岐は、条件付き分岐を取らない場合、遅延命令を押
しつぶす。分岐命令の取扱いについては図１０〜図１１
を参照して後に更に詳しく説明することにする。

【００７２】ｆ）分岐結合の最初の目標アドレスにある
最初の命令の後で区切る。この排他規則はプロセッサが
分岐結合を処理している途中にあるとき分岐の目標にあ
る最初の命令を後で現在の命令のグループ化を終結す
る。この排他規則は複数の命令が、分岐結合の最初の目
標命令が発行されているとき実行されないようにする。
実施例パイプライン化プロセッサでは、分岐結合は分岐
の遅延命令が他の分岐であるとき形成される。

【００７３】「前で区切る」排他命令は次のものから構
成されている。 ａ）無効例外の前で区切る。この排他規則は命令制御ユ
ニットが命令待行列から命令を待っているとき現在の命
令のグループ化を終結する。命令待行列は三つより少な
い有効命令を備えることが可能である。本実施例のパイ
プライン化プロセッサでは、命令アクセス除外の期間中
に取出された命令さえ有効命令と考えられている。 ｂ）整数ユニットレジスタファイル読取りポートからは
ずれる前で区切る。この排他規則は整数ユニットレジス
タファイル読取りポートすべてが使用される前に現在の
命令のグループ化を終結する。この排他規則はグループ
があまり多数の整数ユニットレジスタファイル読取りポ
ートを使用しないようにする

【００７４】ｃ）第２のデータ記憶装置参照の前で区切
る。この排他規則は記憶装置が第２の時間についてもう
一度参照される前に現在の命令のグループ化を終結す
る。実施例パイプライン化プロセッサでは、記憶装置へ
のポートが一つしか存在しない。この排他規則は単一ポ
ートが複数の命令により同時に使用されないようにす
る。 ｄ）第２の浮動小数点演算の前で区切る。この排他規則
は第２の浮動小数点演算が浮動小数点命令待行列に送ら
れる前に現在の命令のグループ化を終結する。本実施例
パイプライン化プロセッサでは、命令制御ユニットから
浮動小数点命令待行列までポートが一つしか存在しな
い。この排他規則は単一ポートが複数の命令により同時
に使用されないようにする。

【００７５】ｅ）第２のシフトの前で区切る。この排他
規則はシフトが第２の時間についてもう一度使用される
前に現在の命令のグループ化を終結する。本実施例パイ
プライン化プロセッサでは、シフタが一つしか存在しな
い。この排他規則はシフタが複数の命令により同時に使
用されないようにする。 ｆ）第２のカスケードの前で区切る。この排他規則は第
２のオペランドが後続の命令までカスケードされる前に
現在の命令のグループ化を終結する。この排他規則は二
つ以上のオペランドが一度にカスケードされないように
する。命令間のカスケードには二つの命令が必要であ
る。第２のカスケードには三つの命令かまたは両源オペ
ランドが実行段階の前半の結果である場合もう一つの命
令が必要である。実行段階については図８〜図９を参照
して後に更に詳しく説明することにする。

【００７６】ｇ）シフトのカスケードされる前で区切
る。この排他規則はオペランドがシフタの使用を必要と
する命令にカスケードされる前に現在の命令のグループ
化を終結する。この排他規則はシフタが実行段の後半で
必要となることがないようにする。本実施例パイプライ
ン化プロセッサでは、シフタは一つしか存在せず、それ
は実行ステージの前半で使用されなければならないこと
になっている。

【００７７】ｈ）レジスタ相対制御転送（ＪＭＰＬ）命
令にカスケードする前に区切る。この排他規則はオペラ
ンドがＪＭＰＬ命令にカスケードされる前に現在の命令
のグループ化を終結する。この排他規則はＪＭＰＬ命令
がＪＭＰＬ命令の源レジスタの一つを変える命令グルー
プに分類されることがないようにする。本実施例パイプ
ライン化プロセッサでは、その目標アドレスが整数ユニ
ットレジスタファイルのエントリの内容に基づいて計算
される分岐命令であるＪＭＰＬ命令を支持する。

【００７８】ｉ）ロードデータカスケード使用の前で区
切る。この排他規則は現在の命令のグループ化に入って
いるロード命令の結果を使用する命令の前で現在の命令
のグループ化を終結する。この排他規則はロード命令の
結果が同じ命令グループ内の他の命令にカスケードされ
ないようにする。本実施例パイプライン化プロセッサで
は、データを記憶装置からロードするのに１クロックサ
イクル全部が必要である。それ故、データは後続グルー
プの命令に対してだけ利用可能であり、同じ命令グルー
プ内の他の命令にカスケードされることはできない。

【００７９】ｊ）記憶装置基準アドレスにカスケードす
る前に区切る。この排他規則は現在の命令のグループ化
に入っている他の命令により修正されている記憶装置ア
ドレスを基準とする命令の前に現在の命令のグループ化
を終結する。この排他規則は記憶装置基準アドレスが同
じ命令グループ内の先行命令からカスケードされた結果
により修正されないようにする。

【００８０】ｋ）前のグループが記憶装置基準にカスケ
ードする前に区切る。この排他規則は前の命令グループ
に入っている他のロード命令の結果を使用するロード命
令の前で現在の命令のグループ化を終結する。この排他
規則は二つのロード命令が二つの連続するグループに入
ることがないようにする（「第２のロードの前で区切
る」および「ロード使用の前で区切る」排他規則は二つ
の連続するロード命令が同じ命令グループ内に入らない
ようにする）。実施例パイプライン化プロセッサでは、
記憶装置内のデータは実行ステージで参照される。記憶
装置基準に対するアドレスは記憶装置基準が始まる半サ
イクル前に記憶装置アドレスレジスタポートを読取るこ
とにより前のサイクルで計算される。その結果、アドレ
スレジスタに実行段の開始までに、ロード格納アドレス
を発生する即時データを付加することができる。計算し
たアドレスをロード格納アドレス加算器に送るのに前送
り径路が設けられている。

【００８１】ｌ）逐次命令の前で区切る この排他規則は、それ自身によってだけ実行されること
ができる命令の特定のグループの一員である命令の前で
現在の命令のグループ化を終結する。この排他規則はこ
れら特定の命令が同じ命令グループに分類されないよう
にする。本実施例パイプライン化プロセッサでは、これ
ら特定の命令は、制御レジスタにアクセスする命令、I/
Oポートにアクセスする命令、整数の乗除を行う命令、
浮動小数点分岐命令、信号装置を更新するのに使用され
る微細記憶装置基準、パイプラインの排出およびキャッ
シュを無効とする命令、および現在のレジスタウィンド
ウポインタを修正する命令、から構成されている。

【００８２】ｍ）前のグループが整数条件コードを設定
（SetCC）してから制御レジスタ読出しの前に区切る。
この排他規則は先行命令により修正されているプロセス
で制御レジスタを読取る命令を入れる前に現在の命令の
グループ化を終結する。この排他規則は制御レジスタが
同じ命令グループ内の先行命令により修正されていると
き制御レジスタが命令により読取られないようにする。
本実施例パイプライン化プロセッサでは、整数条件コー
ドが整数ユニットにより発生される。

【００８３】ｎ）二つの隣接するＭＵＬＳＣＣの他は第
２のＳｅｔＣＣの前で区切る。この排他規則は、最初の
二つの候補命令がＭＵＬＳＣＣでない場合には、第２の
ＳｅｔＣＣの前で現在の命令のグループ化を終結する。
この排他規則は第２の候補命令の後でＭＵＬＳＣＣ対の
グループ化をも終結する。これにより整数機能ユニット
を用いて設定する条件コードの可能な源を制限する際の
複雑さが少なくなる。実施例パイプライン化プロセッサ
では、ＭＵＬＳＣＣ命令は単一命令グループで、または
他のＭＵＬＳＣＣ命令を用いる二つの命令グループで実
行される。

【００８４】ｏ）現在グループがＳｅｔＣＣであるとき
拡張算術の前で区切る。この排他規則は、整数条件コー
ドを設定する包含命令に続く拡張演算の前に現在の命令
コードを終結する。この排他規則は拡張演算命令の整数
条件コードが修正されないようにする。実施例パイプラ
イン化プロセッサの命令では、実行段階中整数ユニット
を通じて複数のパスが行われる。この第１のパスは後続
反復に対する条件コードを修正する伝統的な演算命令で
ある。後続パスは付加源引数として整数条件を使用する
「拡張」演算命令を使用する。

【００８５】ｐ）分岐が遅延命令それ自身でない限り遅
延命令グループでの分岐の前で区切る。この排他規則は
含まれている遅延命令に続く分岐命令の前で現在の命令
のグループ化を終結する。この排他規則は遅延命令それ
自身が分岐である場合の他は別の分岐が遅延命令により
開始されないようにする。 ｑ）分岐がレジスタ相対分岐である場合の他はＪＭＰＬ
遅延スロットによる分岐の前で区切る。この排他規則
は、分岐命令がレジスタ相対分岐でもある場合の他は、
レジスタ相対分岐の遅延スロットによる分岐命令の前で
現在の命令のグループ化を終結する。この排他規則は命
令キャッシュに至る分岐目標アドレス選択に対する設計
の複雑さを少なくする。

【００８６】ｒ）パイプラインが機能停止するとき最初
の命令の前で区切る。この排他規則はパイプラインが機
能停止するとき現在の命令のグループ化を終結する。こ
の排他規則は命令が、パイプラインが機能停止したと
き、パイプラインに入らないようにする。実施例パイプ
ライン化プロセッサでは、パイプラインはデータキャッ
シュの失敗や浮動小数点待行列の満杯状態により機能停
止することがある。

【００８７】今度は図８を参照すると、図１のパイプラ
イン化プロセッサに組込まれている本発明のパイプライ
ン段の現在のところ好適な実施例を図解するブロック図
が示されている。図示されているのは、複数の整数パイ
プライン段102〜116、および複数の浮動小数点パイプラ
インステージ118〜126から成る本発明のパイプラインス
テージ 100の現在のところ好適な実施例である。また図
示されているのは７クロックサイクルから成る一連のク
ロックパルス128である。

【００８８】整数パイプライン段102〜116は、二つの命
令取出しステージ（f0およびf1）102および104、三つの
命令復号段（d0、d1、およびd2）106〜110、二つの実行
段（e0およびe1）112および114、および一つの書戻しス
テージ（wb）116から構成されている。浮動小数点パイ
プラインステージ118〜126は二つの命令復号ステージ
（fdおよびfrf）118および120、二つの実行ステージ（f
add/fmulおよびfnorm/frnd）122および124、および一つ
の書戻しステージ126から構成されている。浮動小数点
実行ステージ（fadd/fmulおよびfnorm/frnd）122および
124の他は、各パイプラインステージ102、・・・120、
または126は半クロックサイクル必要である。各浮動小
数点ステージ（fadd/fmulまたはfnorm/frnd）122または
124は１クロックサイクルを必要とする。本発明は、パ
イプライン化プロセッサの特定の実施形態に応じて、こ
れら排他規則無しで、または別の排他規則を付加して実
用化し得ることが認められよう。

【００８９】次に図９を参照すると、図８のパイプライ
ンの種々のパイプラインステージでの動作の流れを図解
するブロック図が示されている。ステージf0およびf1
で、命令キャッシュから、ステージごとに二つづつ四つ
の命令が取出される（ブロック132および134）。

【００９０】ステージd0で、最大三つの命令が実行のた
め同時に整数機能ユニットおよび／または浮動小数点待
行列に対して発行される（ブロック136）。ステージd1
で、整数ユニットレジスタファイルに二つのアドレスレ
ジスタが読取られ、分岐命令の目標アドレスが計算され
る（ブロック138）。ステージd2で、整数ユニットレジ
スタファイルの四つのデータレジスタが読取られ、ロー
ド／格納命令のロード／格納アドレスが計算される（ブ
ロック140）。ステージe0で、データキャッシュがアク
セスされ、浮動小数点動作が発行され、整数ユニットの
第１の命令が実行される（ブロック142）。ステージe1
で、整数ユニットの第２の命令が実行され、データがデ
ータキャッシュ／記憶装置からロードされ、除外条件が
解決される（ブロック144）。ステージwbで、二つの整
数結果がデータキャッシュ／記憶装置または整数ユニッ
トレジスタファイルに書込まれる（ブロック146）。

【００９１】ステージfdで、浮動小数点命令が復号され
る（ブロック148）。ステージfrfで、浮動小数点レジス
タファイルが読取られる（ブロック150）。ステージfad
d/fmulで、浮動小数点和または浮動小数点積が計算され
る（ブロック152）。ステージfnorm/frndで、浮動小数
点和が正規化されるかまたは浮動小数点積が丸められる
（ブロック154）。ステージfwbで、浮動小数点結果が浮
動小数点レジスタファイルに書戻される（ブロック15
6）。 ４ 次に図１０および図１１を参照すると、図９のパイプラ
インに対する分岐命令の取扱いを図解する二つのブロッ
ク図が示されている。図１０は分岐が取られる場合を示
している。図１１は分岐が取られない場合を示してい
る。図１０に示されているのは整数パイプラインを通し
て移動する四つの実施例命令グループ162〜168である。
時刻３で、命令制御ユニットは比較命令（ＣＭＰ）およ
び等しくないとき分岐する命令（ＢＮＥ）から成る第１
の実施例な二つの命令グループを実行のため整数機能ユ
ニットに発行する。命令制御ユニットは命令グループを
形成する途中で分岐命令を検出する。先取りコントロー
ラは分岐が取られるように進むと仮定して、遅延命令が
逐次命令待行列に存在するまで待ってから目標命令の流
れを取出す。

【００９２】時刻５で、命令制御ユニットは先取り遅延
命令および次の逐次命令から成る第２の実施例な二つの
命令グループを実行のため整数機能ユニットに対して発
行する。同時に、命令制御ユニットは第１および第２の
目標命令を目標命令待行列に編入させる。時刻６で、分
岐を取っている整数機能ユニットおよび従って更新され
ているプログラムカウンタにより分岐が解決される。そ
れで、時刻７で、命令制御ユニットは第１の逐次命令を
押しつぶし、先取りコントローラは目標命令待行列の内
容を逐次命令待行列へ移動する。命令制御ユニットは、
例外を生ぜしめて第１の逐次命令を押しつぶし、従って
プログラムカウンタを更新させる。同時に、命令制御ユ
ニットは第１および第２の目標命令から成る第３の模範
的な二つの命令グループを命令復号およびデータ依存性
検出のためオプコード復号器およびカスケード検出器ま
で移動させる。更に、命令制御ユニットは第３および第
４の目標命令を目標命令待行列に編入させる。

【００９３】図１１に図示されているのは整数パイプラ
インを通して移動する四つの実施例命令グループ162'〜
168'である。時刻３で、命令制御ユニットは、比較命令
（ＣＭＰ）および等しくないとき分岐する命令（ＢＮ
Ｅ）から成る第１の実施例の二つの命令グループの実行
のため整数機能ユニットに対して発行する。命令制御ユ
ニットは命令グループを形成する途中で分岐命令を検出
する。命令制御ユニットは分岐が取られるように進んで
いると仮定して遅延命令が逐次命令待行列に存在するま
で待ってから目標命令の流れを取出す。

【００９４】時刻５で、命令制御ユニットは取出し遅延
命令および次の逐次命令から成る第２の二つの命令グル
ープを実行のため整数機能ユニットに対して発行する。
同時に、命令制御ユニットは第１および第２の目標命令
を目標命令待行列に編入させる。時刻６で、分岐を取っ
ている整数機能ユニットおよび従って更新されているプ
ログラムカウンタにより分岐が解決される。それで、時
刻７で、命令制御ユニットは、第１の逐次命令を押しつ
ぶす例外を生ぜしめずに第１の逐次命令に整数パイプラ
インを下って移動し続けさせ、先取りコントローラは取
出された第１および第２の目標命令を捨てる。同時に、
命令制御ユニットは第２および第３の逐次命令から成る
第３の二つの命令グループを命令復号およびデータ依存
性検出のためオプコード復号器およびカスケード検出器
に移動させる。更に、命令制御ユニットは第４および第
５の逐次命令を逐次命令待行列に編入させる。

【００９５】例外的取扱いを多様な既知の仕方で実施し
得ることが認められよう。精密な例外機構を採用するの
が望ましい。精密例外機構のこれ以上の説明について
は、に出願され、本発明と同じ譲受人、カリフォルニヤ
州マウンテンビューのSun Microsystems、に譲渡された
スーパースカラーコンピュータ用精密例外機構という名
称の米国特許出願、整数番号No. を参照された
い。

【００９６】今度は図１２を参照すると、図１の実施例
パイプライン化プロセッサによる実施例アプリケーショ
ンの実行を図解する図が示されている。図示されている
のは、４回解かれる方程式Ａ（ｉ）＝Ｎ×Ｂ（j）＋Ｃ
（k）をもちいるＬＩＮＰＡＣＫ Ｄａｘｐｙ＿４プロ
グラム170である。 結果を得るには全部で27の命令を実
行しなければならない。本実施例パイプライン化プロセ
ッサの命令制御ユニットは、各グループ、172、・・
・、または192、が重ねて実行する最大三つの命令から
構成される12の命令グループ172〜194の形で27の命令を
発行する。その結果、27の命令を12クロックサイクルで
実行することができ、処理量がサイクルあたり2.25命令
のように改善される。

【００９７】本発明を現在の好適なおよび代わりの実施
例を用いて説明してきたが、当業者は本発明が記述した
実施例に限定されないことを認めるであろう。本発明の
方法および装置は特許請求の範囲の精神および範囲の中
で修正および変形を行って実施することが可能である。
したがって説明は本発明を限定するのではなく例示と見
なすものとする。

【図面の簡単な説明】

【図１】本発明の教示を取入れたパイプライン化プロセ
ッサの機能ブロック図を示す。

【図２】図１のパイプライン化プロセッサの整数機能ユ
ニットの一実施例の機能ブロック図を示す。

【図３】図１のパイプライン化プロセッサに組込まれて
いる本発明の命令待行列の現在のところ好適な実施例の
機能ブロック図を示す。

【図４】図１のパイプライン化プロセッサに組込まれて
いる本発明の命令制御機能ユニットの現在のところ好適
な実施例の機能ブロック図を示す。

【図５】図４の命令制御ユニットのスケジューラの現在
のところ好適な実施例の機能ブロック図を示す。

【図６】図５のスケジューラのカスケード検出器の現在
のところ好適な実施例の機能ブロック図を示す。

【図７】図５のスケジューラのグループ化論理の現在の
ところ好適な実施例の機能ブロック図を示す。

【図８】図１のパイプライン化プロセッサのパイプライ
ンステージの現在のところ好適な実施例を示す。

【図９】図８のパイプラインの動作の流れを図解する流
れ図を示す。

【図１０】図４の命令制御機能ユニットによる分岐命令
の取扱を示す。

【図１１】図４の命令制御機能ユニットによる分岐命令
の取扱を示す。

【図１２】図１のパイプライン化プロセッサの実施例ア
プリケーションの実行を示す。

【符号の説明】

１０ パイプライン化プロセッサ １２ プログラムカウンタ １４ 命令待行列 １６ 命令制御ユニット １８ 整数ユニットレジスタファイル ２０ 整数機能ユニット ２２ アドレス加算器 ２４ 浮動小数点命令待行列 ２６ 浮動小数点命令制御ユニット ２８ 浮動小数点ユニットレジスタファイル ３０ 浮動小数点機能ユニット ３４ 命令キャッシュ ３６ データキャッシュ ３８ 共有記憶装置管理ユニット ４０ 書込みバッファ ４２ キャッシュコヒーレントバスインターフェースユ
ニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 サニル・ナンダ アメリカ合衆国 94024 カリフォルニア 州・ロス アルトス・サンダルウッド レ イン・1225

Claims (10)

【特許請求の範囲】
1. 【請求項１】 命令制御ユニットを備えているパイプラ
   イン化プロセッサにでの前記命令制御ユニットに対する
   命令の待行列を作る方法において、 ａ）複数の逐次命令を逐次命令待行列に編成するステッ
   プと、 ｂ）複数の分岐目標命令を分岐目標命令待行列に編成す
   るステップと、 ｃ）前記逐次命令待行列および目標命令待行列から選択
   された前記逐次命令および分岐目標命令の各一つを前記
   命令制御ユニットに与えるステップと、 ｄ）前記与えられた命令が実行するため前記命令制御ユ
   ニットにより発行されなければ、前記命令制御ユニット
   に与えられた前記命令を前記逐次待行列に再編入するス
   テップと、から成る方法。
2. 【請求項２】 整数および浮動小数点機能ユニットを備
   えているパイプライン化プロセッサでの複数の命令を実
   行するためグループ化し、前記整数ユニットおよび浮動
   小数点ユニットに対して同時に発行する方法において、 ａ）命令待行列からｍ個の命令を受取るステップと、 ｂ）前記ｍ個の命令のオプコードを復号するステップ
   と、 ｃ）一つの命令から他の命令までカスケードにされてい
   るオペランドを検出するステップと、 ｄ）前記ｍ個の命令の各々に複数の除外規則を適用して
   前記命令を他の命令と関連して実行するため前記整数お
   よび浮動小数点ユニットに対して発行することから除外
   すべきか否かを判定するステップと、 ｅ）除外されない前記命令をグループ化し、それらを実
   行のため前記整数および浮動小数点ユニットに同時に発
   行するステップと、から成る方法。
3. 【請求項３】 パイプライン化プロセッサで命令実行を
   パイプライン化する方法において、 ａ）n1個の整数演算を複数の逐次整数パイプラインステ
   ージによりパイプライン化するステップと、 ｂ）浮動小数点パイプラインステージの始めの方を前記
   整数パイプラインステージの後の方と重ねてn2個の浮動
   小数点演算を複数の逐次浮動小数点パイプラインステー
   ジを通じてパイプライン化するステップと、から成る方
   法。
4. 【請求項４】 パイプライン式プロセッサで整数の結果
   を発生する方法において、 ａ）レジスタデータおよび転送データを選択的にマルチ
   プレクサし、その選択されたレジスタデータおよび転送
   データを出力するステップと、 ｂ）前記レジスタデータおよび転送データを選択的にシ
   フトし、シフトしたデータを出力するステップと、 ｃ）前記レジスタデータおよび転送データを選択的に加
   算し、複数の第１の加算データを出力するステップと、 ｄ）アドレス、前記シフトデータ、および前記第１の加
   算データを選択的にマルチプレクサし、その選択された
   アドレス、シフトデータ、および第１の加算データを出
   力するステップと、 ｅ）前記アドレスを選択的に加算し、その加算されたア
   ドレスを出力するステップと、 ｆ）前記シフトデータおよび第１の加算データを選択的
   に加算し、第２の加算データを出力するステップと、 ｇ）前記シフトデータ、および第１および第２の加算デ
   ータを選択的にマルチプレクサし、そのシ選択されたシ
   フトデータ、および第１および第２の加算データを出力
   するステップと、から成る方法。
5. 【請求項５】 命令制御ユニットを備えているパイプラ
   イン化プロセッサで前記命令制御ユニットに対する命令
   の待行列を作る装置において、 ａ）複数の逐次命令の待行列を作る第１の待行列作成手
   段と、 ｂ）複数の分岐目標命令の待行列を作る第２の待行列作
   成手段と、 ｃ）前記第１および第２の待行列作成手段および前記命
   令制御ユニットに結合して、前記逐次命令および分岐目
   標命令の所定の各々を前記命令制御ユニットに与える第
   １のマルチプレクサ手段と、 ｄ）前記第１および第２の待行列作成手段および前記命
   令制御ユニットに結合して、前記与えられた命令が実行
   のため前記命令制御ユニットにより発行されない場合
   に、前記命令制御ユニットに与えられた前記命令を前記
   逐次待行列に再編入する第２のマルチプレクサ手段と、
   から構成される装置。
6. 【請求項６】 整数および浮動小数点機能ユニットを備
   えているパイプライン化プロセッサでの複数の命令を実
   行するためにグループ化し、前記整数ユニットおよび浮
   動小数点ユニットに対して同時に発行する方法におい
   て、 ａ）ｍ個の命令を命令待行列から受取る受領手段と、 ｂ）前記受領手段に結合して前記ｍ個の命令のオプコー
   ドを復号する復号手段と、 ｃ）前記受領手段に結合して、一つの命令から他の命令
   までカスケードされているオペランドを検出する検出手
   段と、 ｄ）前記復号手段および検出手段に結合して、複数の実
   行規則を前記ｍ個の命令の各々に適用して前記命令を他
   の命令と関連して実行するため前記整数および浮動小数
   点ユニットに対する発行から除外すべきか否かを判定
   し、除外されない前記命令をグループ化し、それらを実
   行のため前記整数および浮動小数点ユニットに対して同
   時に発行するグループ化手段と、から構成されている装
   置。
7. 【請求項７】 パイプライン化プロセッサで命令実行を
   パイプライン化する装置であって、 ａ）n1個の整数演算を複数の逐次整数パイプラインステ
   ージによりパイプライン化する整数パイプライン化手段
   と、 ｂ）前記整数パイプライン化手段に結合してn2個の浮動
   小数点演算を複数の逐次浮動小数点パイプラインステー
   ジによりパイプライン化するにあたって、前記浮動小数
   点パイプラインステージの始めの方を前記整数パイプラ
   インステージの後の方と重ねて行う浮動小数点パイプラ
   イン化手段と、から構成されている装置。
8. 【請求項８】 パイプライン化プロセッサで整数の結果
   を発行する整数機能ユニットにおいて、 ａ）前記パイプライン化プロセッサの整数ユニットレジ
   スタファイルおよび第２のマルチプレクサに結合し、そ
   の整数ユニットレジスタファイルおよび前記第２のマル
   チプレクサからデータを選択的に受取り、この受取った
   データを出力する第１のマルチプレクサと、 ｂ）前記第１のマルチプレクサに結合し、前記受取った
   データを選択的にシフトしてシフトデータを出力する少
   なくとも一つのシフタと、 ｃ）前記第１のマルチプレクサに結合し、前記受取りデ
   ータを選択的に加算して第１の加算データを出力する複
   数の第１の加算器と、 ｄ）前記整数ユニットレジスタファイル、前記少なくと
   も一つのシフタ、および前記複数の第１の加算器に結合
   して、アドレス、前記シフトデータ、および前記加算デ
   ータを選択的に受取り、この受取ったアドレス、シフト
   データ、および加算データを出力する第３のマルチプレ
   クサと、 ｅ）前記第３のマルチプレクサに結合して前記受取った
   アドレスを加算し、加算アドレスを出力する少なくとも
   一つのアドレス加算器と ｆ）前記第２のマルチプレクサに結合して前記シフトデ
   ータおよび第１の加算データを選択的に加算し、第２の
   加算データを出力する少なくとも一つの第２の加算器
   と、 ｇ）前記第３のマルチプレクサおよび前記少なくとも一
   つの第２の加算器に結合して、前記シフトデータ、第１
   の加算データ、および第２の加算データを選択的に受取
   り、この受取ったデータを前記整数ユニットレジスタフ
   ァイルおよび前記第１のマルチプレクサに出力する第２
   のマルチプレクサと、から構成されている整数機能ユニ
   ット。
9. 【請求項９】 ａ）逐次命令目標および目標命令目標か
   ら成り、複数の命令の待行列を作る命令待行列作成手段
   と、 ｂ）前記命令待行列作成手段に結合してｍ個の命令をク
   ロックサイクルごとに同時にグループ化して発行し、実
   行する命令制御手段と、 ｃ）前記命令制御手段に結合して前記命令のオペランド
   を格納する整数ユニットレジスタファイル手段と、 ｄ）前記整数ユニットレジスタファイルに結合し、n1を
   ｍを支持するのに充分な大きさであるときクロックサイ
   クルごとにn1個の整数結果を発生する整数機能手段と、 ｅ）前記命令制御手段に結合して浮動小数点命令の待行
   列を作り、実行のためこれを発行する浮動小数点待行列
   作成制御手段と、 ｆ）前記浮動小数点待行列作成制御手段に結合し、前記
   浮動小数点命令のオペランドを格納する浮動小数点ユニ
   ットレジスタファイル手段と、 ｇ）前記浮動小数点ユニットレジスタファイル手段に結
   合し、n2をｍを支持するのに充分な大きさであるとき、
   クロックサイクルごとにn2個の浮動小数点結果を発生す
   る浮動小数点機能手段と、を備えて構成されるパイプラ
   イン化プロセッサ。
10. 【請求項１０】 パイプライン化プロセッサで分岐命令
    を処理する方法において、 ａ）前記分岐命令を取出すステップと、 ｂ）前記分岐命令を復号するステップと、 ｃ）前記分岐を行わない場合に前記分岐命令の後に実行
    される命令である複数の逐次命令を、前記分岐命令の前
    記復号と実質上同時に取出すステップと、 ｄ）前記分岐命令を発行し、実行するステップと、 ｅ）前記逐次命令の少なくとも第１の命令を、前記分岐
    命令の前記実行と実質上同時に復号するステップと、 ｆ）前記分岐が行われる場合に前記分岐命令の後に実行
    される命令である複数の目標命令を、前記逐次命令の少
    なくとも前記第１の命令の前記復号と実質上同時に取出
    すステップと、から成る方法。