JPH06318393A - 集積回路用ビット選択回路 - Google Patents
集積回路用ビット選択回路Info
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- JPH06318393A JPH06318393A JP6033139A JP3313994A JPH06318393A JP H06318393 A JPH06318393 A JP H06318393A JP 6033139 A JP6033139 A JP 6033139A JP 3313994 A JP3313994 A JP 3313994A JP H06318393 A JPH06318393 A JP H06318393A
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- Japan
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- bit
- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4065—Low level details of refresh operations
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 入力するリフレッシュアドレスを変更してア
クセスするメモリセルの数を減らして省電力化を図る
か、あるいはアクセスするメモリセルの数は増やすがリ
フレッシュ時間を短縮するようにすること。 【構成】 可変ビット選択手段には複数のアドレスビッ
トと制御信号が入力され、制御信号に応答して少なくと
も１つのアドレスビットの通過が阻止されるかあるいは
通過が許容される。可変ビット選択手段の出力はアドレ
ス復号化手段に入力され、アドレス復号化手段は入力し
たアドレスビットに応じてメモリデータのアクセスを行
う。
クセスするメモリセルの数を減らして省電力化を図る
か、あるいはアクセスするメモリセルの数は増やすがリ
フレッシュ時間を短縮するようにすること。 【構成】 可変ビット選択手段には複数のアドレスビッ
トと制御信号が入力され、制御信号に応答して少なくと
も１つのアドレスビットの通過が阻止されるかあるいは
通過が許容される。可変ビット選択手段の出力はアドレ
ス復号化手段に入力され、アドレス復号化手段は入力し
たアドレスビットに応じてメモリデータのアクセスを行
う。
Description
【０００１】
【産業上の利用分野】本発明はメモリアドレス選択回路
に関し、更に詳細にはメモリデータの低電力リフレッシ
ュ若しくは急速リフレッシュを実現するためのダイナミ
ックＲＡＭ（以下、「ＤＲＡＭ」という）よう可変行選
択回路に関する。
に関し、更に詳細にはメモリデータの低電力リフレッシ
ュ若しくは急速リフレッシュを実現するためのダイナミ
ックＲＡＭ（以下、「ＤＲＡＭ」という）よう可変行選
択回路に関する。
【０００２】
【従来の技術】周知の通り、ＤＲＡＭは電荷を蓄積する
ことによりデータの記憶を行うダイナミック型の記憶素
子である。ＤＲＡＭにおいては、記憶データを表す電荷
はデータの読み取り後には再蓄積する必要があり、また
蓄積されている電荷は時間の経過に従って減衰するた
め、たとえデータの読み取りを行わない場合であっても
記憶データを周期的に更新するリフレッシュを行う必要
がある。
ことによりデータの記憶を行うダイナミック型の記憶素
子である。ＤＲＡＭにおいては、記憶データを表す電荷
はデータの読み取り後には再蓄積する必要があり、また
蓄積されている電荷は時間の経過に従って減衰するた
め、たとえデータの読み取りを行わない場合であっても
記憶データを周期的に更新するリフレッシュを行う必要
がある。
【０００３】ＤＲＡＭに流される電流の大部分は、メモ
リセルに記憶されているデータをリフレッシュするため
に用いられる。リフレッシュのために流される電流量は
一度にリフレッシュするセルの数により決まる。リフレ
ッシュは選択された行上のセルについて周期的に行わ
れ、ビット線を基準電圧（通常、アース）若しくは電源
電圧（ＶＣＣ）に引き上げることにより行われる。
リセルに記憶されているデータをリフレッシュするため
に用いられる。リフレッシュのために流される電流量は
一度にリフレッシュするセルの数により決まる。リフレ
ッシュは選択された行上のセルについて周期的に行わ
れ、ビット線を基準電圧（通常、アース）若しくは電源
電圧（ＶＣＣ）に引き上げることにより行われる。
【０００４】バッテリバックアップモード（セルフリフ
レッシュモードとも称される）は電力消費を押さえるた
めに周期的にリフレッシュを行うものであり、リフレッ
シュ時にはどのセルのアクセス（読み出し）も行ってお
らず、ＤＲＡＭに記憶されているデータの保持のみを行
っている。バッテリバックアップモードは、データ保持
のために必要な電力消費が少ないという利点がある。他
のリフレッシュモードとして行アドレスストローブ（Ｒ
ＡＳ）印加前に列アドレスストローブ（ＣＡＳ）を印加
するという方法あるいはサスペンドモード等がある。
レッシュモードとも称される）は電力消費を押さえるた
めに周期的にリフレッシュを行うものであり、リフレッ
シュ時にはどのセルのアクセス（読み出し）も行ってお
らず、ＤＲＡＭに記憶されているデータの保持のみを行
っている。バッテリバックアップモードは、データ保持
のために必要な電力消費が少ないという利点がある。他
のリフレッシュモードとして行アドレスストローブ（Ｒ
ＡＳ）印加前に列アドレスストローブ（ＣＡＳ）を印加
するという方法あるいはサスペンドモード等がある。
【０００５】図８は従来のメモリアレイとメモリアレイ
に関連して設けられた行デコーダ及び行アドレスバッフ
ァを示したものである。メモリアレイは４つのサブアレ
イ２００に分割されている。各サブアレイ２００は全メ
モリの記憶容量の１／４を受け持つ。例えば、全メモリ
の記憶容量が４メガビット（２22＝４、１９３、３０
４）であるとすると、各サブアレイ２００の記憶容量は
１メガビット（２20＝１、０４８、５７６）であり、１
０２４行、１０２４列の行列状配列となっている。各サ
ブアレイ２００はデコーダ２０２を有しており、各々の
デコーダ２０２はアドレスバッファ２０４に接続されて
いる。アドレスバッファ２０４には行アドレスが入力さ
れる。
に関連して設けられた行デコーダ及び行アドレスバッフ
ァを示したものである。メモリアレイは４つのサブアレ
イ２００に分割されている。各サブアレイ２００は全メ
モリの記憶容量の１／４を受け持つ。例えば、全メモリ
の記憶容量が４メガビット（２22＝４、１９３、３０
４）であるとすると、各サブアレイ２００の記憶容量は
１メガビット（２20＝１、０４８、５７６）であり、１
０２４行、１０２４列の行列状配列となっている。各サ
ブアレイ２００はデコーダ２０２を有しており、各々の
デコーダ２０２はアドレスバッファ２０４に接続されて
いる。アドレスバッファ２０４には行アドレスが入力さ
れる。
【０００６】サブアレイ２００は、ユーザにより若しく
はアドレスバッファ２０４に行アドレスを供給するシス
テムによりアクセスされる。デコーダ２０２にはアドレ
スバッファ２０４を介して行アドレスが印加され、選択
されたデコーダ２０２は行アドレスを対応するサブアレ
イ２００に印加する。各サブアレイ２００は１０２４行
配列であるので、デコーダ２０２は１０２４の中の１つ
の行アドレスを指定することになる。このアドレスはデ
コーダ２０２からワード線２０５を介してサブアレイ２
００に印加される。
はアドレスバッファ２０４に行アドレスを供給するシス
テムによりアクセスされる。デコーダ２０２にはアドレ
スバッファ２０４を介して行アドレスが印加され、選択
されたデコーダ２０２は行アドレスを対応するサブアレ
イ２００に印加する。各サブアレイ２００は１０２４行
配列であるので、デコーダ２０２は１０２４の中の１つ
の行アドレスを指定することになる。このアドレスはデ
コーダ２０２からワード線２０５を介してサブアレイ２
００に印加される。
【０００７】図９は、図８に破線で囲ったブロック２０
６に含まれる２つのサブアレイ２００とそれぞれのサブ
アレイ２００に接続されているデコーダ２０２、更にア
ドレスバッファ２０４のより詳細な構成を示したもので
ある。図９のブロック２０６の中に含まれるブロック２
００の構成からわかるように、各サブアレイ２００は更
に複数のサブアレイに分割されている。図９では、この
分割されたサブアレイにＳＡの表記をし、参照番号２０
８にａからｈまでの添字を付して区別してある。サブア
レイ２０８ａ〜２０８ｄは１つのサブアレイ２００を示
しており、サブアレイ２０８ｅ〜２０８ｈは別のサブア
レイ２００を示している。図９は、図８に示したサブア
レイ２００を２つ示しており、記憶容量の合計は２メガ
ビット（２21＝２、０９７、１５７）となる。
６に含まれる２つのサブアレイ２００とそれぞれのサブ
アレイ２００に接続されているデコーダ２０２、更にア
ドレスバッファ２０４のより詳細な構成を示したもので
ある。図９のブロック２０６の中に含まれるブロック２
００の構成からわかるように、各サブアレイ２００は更
に複数のサブアレイに分割されている。図９では、この
分割されたサブアレイにＳＡの表記をし、参照番号２０
８にａからｈまでの添字を付して区別してある。サブア
レイ２０８ａ〜２０８ｄは１つのサブアレイ２００を示
しており、サブアレイ２０８ｅ〜２０８ｈは別のサブア
レイ２００を示している。図９は、図８に示したサブア
レイ２００を２つ示しており、記憶容量の合計は２メガ
ビット（２21＝２、０９７、１５７）となる。
【０００８】図９に破線で囲ったブロック２０２は、図
８に示されている１つのデコーダ２０２の構成を示した
ものである。図からわかるように、１つのデコーダ２０
２は、４つのサブアレイデコーダとそれぞれのサブアレ
イデコーダに接続された前置デコーダから構成されてい
る。図９では、サブアレイデコーダにＳＡＤの表記を
し、参照番号２１０にａからｈまでの添字を付して区別
してある。前置デコーダにはＰＤの表記をし、参照番号
２１２に同じくａからｈまでの添字を付してある。図９
に破線で示したブロック２０４は、図８に示したアドレ
スバッファ２０４の詳細な構成を示したものであり、ロ
ーアドレスバッファ２０４ａとハイアドレスバッファ２
０４ｂとから構成されている。
８に示されている１つのデコーダ２０２の構成を示した
ものである。図からわかるように、１つのデコーダ２０
２は、４つのサブアレイデコーダとそれぞれのサブアレ
イデコーダに接続された前置デコーダから構成されてい
る。図９では、サブアレイデコーダにＳＡＤの表記を
し、参照番号２１０にａからｈまでの添字を付して区別
してある。前置デコーダにはＰＤの表記をし、参照番号
２１２に同じくａからｈまでの添字を付してある。図９
に破線で示したブロック２０４は、図８に示したアドレ
スバッファ２０４の詳細な構成を示したものであり、ロ
ーアドレスバッファ２０４ａとハイアドレスバッファ２
０４ｂとから構成されている。
【０００９】図９に示した構成の動作につきサブアレイ
２０８ａ〜２０８ｈをアドレス指定する場合について説
明する。最初に、行アドレスをローアドレスバッファ２
０４ａ及びハイアドレスバッファ２０４ｂに供給する。
それぞれのサブアレイ２００は１０２４行アドレスの行
配列を有するので、行アドレスは１０個のアドレスビッ
ト（Ａ０〜Ａ９）を有していなければならない。各サブ
アレイ２０８〜２０８は２５６キロビットの記憶容量で
あるとする。
２０８ａ〜２０８ｈをアドレス指定する場合について説
明する。最初に、行アドレスをローアドレスバッファ２
０４ａ及びハイアドレスバッファ２０４ｂに供給する。
それぞれのサブアレイ２００は１０２４行アドレスの行
配列を有するので、行アドレスは１０個のアドレスビッ
ト（Ａ０〜Ａ９）を有していなければならない。各サブ
アレイ２０８〜２０８は２５６キロビットの記憶容量で
あるとする。
【００１０】ローアドレスバッファ２０４ａは８個の下
位アドレスビットＡ０〜Ａ７を受け取り、ハイアドレス
バッファ２０４ｂは２個の上位アドレスビットＡ８及び
Ａ９を受け取る。アドレスビットＡ０〜Ａ９は前置デコ
ーダ２１２ａ〜２１２ｄに供給される。通常、上位アド
レスビットＡ８及びＡ９は前置デコーダ２１２ａ〜２１
２ｄによる選択によりイネーブル用に用いられる。２個
の上位アドレスビットＡ８とＡ９は、１メガビットのブ
ロックに含まれる４つの前置デコーダ２１２のうちの１
つを選択する。選択された前置デコーダ２１２は下位ア
ドレスビットを対応するデコーダ２１０に送る。
位アドレスビットＡ０〜Ａ７を受け取り、ハイアドレス
バッファ２０４ｂは２個の上位アドレスビットＡ８及び
Ａ９を受け取る。アドレスビットＡ０〜Ａ９は前置デコ
ーダ２１２ａ〜２１２ｄに供給される。通常、上位アド
レスビットＡ８及びＡ９は前置デコーダ２１２ａ〜２１
２ｄによる選択によりイネーブル用に用いられる。２個
の上位アドレスビットＡ８とＡ９は、１メガビットのブ
ロックに含まれる４つの前置デコーダ２１２のうちの１
つを選択する。選択された前置デコーダ２１２は下位ア
ドレスビットを対応するデコーダ２１０に送る。
【００１１】下位アドレスビットＡ０〜Ａ７を受け取る
対応するサブアレイ２０８は、下位アドレスビットＡ０
〜Ａ７により選択されたワード線によって行のアクセス
を行い、選択されたワード線に対応するサブアレイ２０
８の行をアクセスあるいはリフレッシュすることができ
る。従って、図８に示した４つのサブアレイ２００のそ
れぞれはアクセスされた行が１つづつあることになる。
かくして、受け取った行アドレスに基づいて全体のメモ
リの中の４行をアクセスできることになる。
対応するサブアレイ２０８は、下位アドレスビットＡ０
〜Ａ７により選択されたワード線によって行のアクセス
を行い、選択されたワード線に対応するサブアレイ２０
８の行をアクセスあるいはリフレッシュすることができ
る。従って、図８に示した４つのサブアレイ２００のそ
れぞれはアクセスされた行が１つづつあることになる。
かくして、受け取った行アドレスに基づいて全体のメモ
リの中の４行をアクセスできることになる。
【００１２】図１は通常の行アドレスバッファ回路とデ
コーダ回路を示したものであり、アドレス信号Ａ０〜Ａ
Ｎが入力される入力バッファ回路１０を有している。バ
ッファラッチ回路１２が入力バッファ回路１０に接続さ
れており、バス１４を介して入力バッファ回路１０から
の出力信号を入力する。バッファ出力イネーブル回路１
６はバッファラッチ回路１２に接続されており、バス１
８を介してバッファラッチ回路１２からの出力信号を入
力する。アドレスデコーダ回路２０はバッファ出力イネ
ーブル回路１６に接続されており、バス２２を介してバ
ッファ出力イネーブル回路１６からの出力信号を入力す
る。アドレスデコーダ回路２０はバス２４を介してワー
ド線イネーブル信号ＷＬ０〜ＷＬＭを出力する。
コーダ回路を示したものであり、アドレス信号Ａ０〜Ａ
Ｎが入力される入力バッファ回路１０を有している。バ
ッファラッチ回路１２が入力バッファ回路１０に接続さ
れており、バス１４を介して入力バッファ回路１０から
の出力信号を入力する。バッファ出力イネーブル回路１
６はバッファラッチ回路１２に接続されており、バス１
８を介してバッファラッチ回路１２からの出力信号を入
力する。アドレスデコーダ回路２０はバッファ出力イネ
ーブル回路１６に接続されており、バス２２を介してバ
ッファ出力イネーブル回路１６からの出力信号を入力す
る。アドレスデコーダ回路２０はバス２４を介してワー
ド線イネーブル信号ＷＬ０〜ＷＬＭを出力する。
【００１３】図１に示した行アドレス回路には、バス若
しくは外部プロセッサあるいはメモリコントローラとい
った外部機器からアドレス信号Ａ０〜ＡＮが入力され
る。入力バッファ回路１０は、アドレス信号をＣＭＯＳ
レベルに変換する。例えば、もしアドレス信号Ａ０〜Ａ
Ｎがハイレベル（２．４Ｖ）かローレベル（０．８Ｖ）
のＴＬＬ信号であるとすると、それぞれＣＭＯＳハイレ
ベル（５．０Ｖ）とＣＭＯＳローレベル（０．０Ｖ）に
変換される。
しくは外部プロセッサあるいはメモリコントローラとい
った外部機器からアドレス信号Ａ０〜ＡＮが入力され
る。入力バッファ回路１０は、アドレス信号をＣＭＯＳ
レベルに変換する。例えば、もしアドレス信号Ａ０〜Ａ
Ｎがハイレベル（２．４Ｖ）かローレベル（０．８Ｖ）
のＴＬＬ信号であるとすると、それぞれＣＭＯＳハイレ
ベル（５．０Ｖ）とＣＭＯＳローレベル（０．０Ｖ）に
変換される。
【００１４】バッファラッチ回路１２には入力バッファ
回路１０から変換されたアドレス信号Ａ０〜ＡＮが入力
される。バッファラッチ回路１２はこの変換されたアド
レス信号Ａ０〜ＡＮをラッチし、アドレス信号Ａ０〜Ａ
Ｎの反転ビットを生成すると共に、ラッチされたアドレ
ス信号をバッファ出力イネーブル回路１６に出力する。
バッファ出力イネーブル回路１６はラッチされたアドレ
ス入力信号とその反転信号をアドレスデコーダ回路２０
に出力する。アドレスデコーダ回路２０はラッチされて
いたアドレス信号を復号化し、メモリイネーブル信号Ｗ
Ｌ０〜ＷＬＭを図示しないメモリアレイに出力する。
回路１０から変換されたアドレス信号Ａ０〜ＡＮが入力
される。バッファラッチ回路１２はこの変換されたアド
レス信号Ａ０〜ＡＮをラッチし、アドレス信号Ａ０〜Ａ
Ｎの反転ビットを生成すると共に、ラッチされたアドレ
ス信号をバッファ出力イネーブル回路１６に出力する。
バッファ出力イネーブル回路１６はラッチされたアドレ
ス入力信号とその反転信号をアドレスデコーダ回路２０
に出力する。アドレスデコーダ回路２０はラッチされて
いたアドレス信号を復号化し、メモリイネーブル信号Ｗ
Ｌ０〜ＷＬＭを図示しないメモリアレイに出力する。
【００１５】図２は図１のブロック図の具体的回路図で
あり、３ビットアドレス（Ｎ＝２）、８ビット出力（Ｍ
＝７）の構成を示している。アドレスビットＡ０〜Ａ２
は入力バッファ回路１０に入力される。入力バッファ１
１ａ，１１ｂ及び１１ｃ（以下、これらをまとめて「入
力バッファ１１」という）は入力バッファ回路１０を構
成する個々のバッファを表している。入力バッファ１１
の出力はそれぞれライン１４ａ，１４ｂ及び１４ｃに供
給される。図１に示すように、ライン１４ａ，１４ｂ及
び１４ｃはバッファラッチ回路１２の入力に接続されて
いる。即ち、ライン１４ａ，１４ｂ及び１４ｃは、それ
ぞれパストランジスタ２６ａ、２６ｃ及び２６ｅ（以
下、これらをまとめて「パストランジスタ２６」とい
う）のソース・ドレインパスに接続されている。また、
ライン１４ａ，１４ｂ及び１４ｃは、それぞれインバー
タ２８ａ，２８ｂ及び２８ｃ（以下、これらをまとめて
「インバータ２８」という）を介してパストランジスタ
２６ｂ、２６ｄ及び２６ｆ（以下、これらをまとめて
「パストランジスタ２６」という）のソース・ドレイン
パスに接続されている。インバータ２８はアドレス信号
Ａ２〜Ａ０の反転信号を出力する。パストランジスタ２
６のゲート電極にはアドレス伝送信号ＡＤＤＸＦＥＲが
印加される。
あり、３ビットアドレス（Ｎ＝２）、８ビット出力（Ｍ
＝７）の構成を示している。アドレスビットＡ０〜Ａ２
は入力バッファ回路１０に入力される。入力バッファ１
１ａ，１１ｂ及び１１ｃ（以下、これらをまとめて「入
力バッファ１１」という）は入力バッファ回路１０を構
成する個々のバッファを表している。入力バッファ１１
の出力はそれぞれライン１４ａ，１４ｂ及び１４ｃに供
給される。図１に示すように、ライン１４ａ，１４ｂ及
び１４ｃはバッファラッチ回路１２の入力に接続されて
いる。即ち、ライン１４ａ，１４ｂ及び１４ｃは、それ
ぞれパストランジスタ２６ａ、２６ｃ及び２６ｅ（以
下、これらをまとめて「パストランジスタ２６」とい
う）のソース・ドレインパスに接続されている。また、
ライン１４ａ，１４ｂ及び１４ｃは、それぞれインバー
タ２８ａ，２８ｂ及び２８ｃ（以下、これらをまとめて
「インバータ２８」という）を介してパストランジスタ
２６ｂ、２６ｄ及び２６ｆ（以下、これらをまとめて
「パストランジスタ２６」という）のソース・ドレイン
パスに接続されている。インバータ２８はアドレス信号
Ａ２〜Ａ０の反転信号を出力する。パストランジスタ２
６のゲート電極にはアドレス伝送信号ＡＤＤＸＦＥＲが
印加される。
【００１６】ライン１８ａ，１８ｂ，１８ｃ，１８ｄ，
１８ｅ及び１８ｆはバッファ出力イネーブル回路１６に
入力される。ライン１８ａ，１８ｂ，１８ｃ，１８ｄ，
１８ｅ及び１８ｆは、それぞれＮＡＮＤゲート３２ａ，
３２ｂ，３２ｃ，３２ｄ，３２ｅ及び３２ｆ（以下、こ
れらをまとめて「ＮＡＮＤゲート３２」という）の一方
の入力に接続されている。それぞれのＮＡＮＤゲート３
２の他方の入力にはアドレスバッファーイネーブル信号
ＡＢＥが入力される。インバータ３４ａ，３４ｂ，３４
ｃ，３４ｄ，３４ｅ及び３４ｆ（以下、これらをまとめ
て「インバータ３４」という）にはそれぞれ対応するＮ
ＡＮＤゲート３２からの出力が入力される。インバータ
３４からの出力はそれぞれライン２２ａ，２２ｂ，２２
ｃ，２２ｄ，２２ｅ及び２２ｆに供給される。ライン２
２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ及び２２ｆ（以
下、これらをまとめて「ライン２２」という）は図１に
示したバス２２の個々のラインを表している。
１８ｅ及び１８ｆはバッファ出力イネーブル回路１６に
入力される。ライン１８ａ，１８ｂ，１８ｃ，１８ｄ，
１８ｅ及び１８ｆは、それぞれＮＡＮＤゲート３２ａ，
３２ｂ，３２ｃ，３２ｄ，３２ｅ及び３２ｆ（以下、こ
れらをまとめて「ＮＡＮＤゲート３２」という）の一方
の入力に接続されている。それぞれのＮＡＮＤゲート３
２の他方の入力にはアドレスバッファーイネーブル信号
ＡＢＥが入力される。インバータ３４ａ，３４ｂ，３４
ｃ，３４ｄ，３４ｅ及び３４ｆ（以下、これらをまとめ
て「インバータ３４」という）にはそれぞれ対応するＮ
ＡＮＤゲート３２からの出力が入力される。インバータ
３４からの出力はそれぞれライン２２ａ，２２ｂ，２２
ｃ，２２ｄ，２２ｅ及び２２ｆに供給される。ライン２
２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ及び２２ｆ（以
下、これらをまとめて「ライン２２」という）は図１に
示したバス２２の個々のラインを表している。
【００１７】ライン２２はアドレスデコーダ回路２０に
接続されている。図２に示した例では、アドレスデコー
ダ回路２０は複数の３入力ＮＡＮＤゲートから構成され
ているが、ＡＮＤゲートのような他の論理回路を用いて
も構成することができる。
接続されている。図２に示した例では、アドレスデコー
ダ回路２０は複数の３入力ＮＡＮＤゲートから構成され
ているが、ＡＮＤゲートのような他の論理回路を用いて
も構成することができる。
【００１８】図２において、ＮＡＮＤゲート３６ａ，３
６ｂ，３６ｃ，３６ｄ、３６ｅ，３６ｆ、３６ｇ及び３
６ｈ（以下、これらをまとめて「ＮＡＮＤゲート３６」
という）それぞれの入力端子は、ライン２２と所定の組
み合わせとなるよう接続されている。ＮＡＮＤゲート３
６は、ライン２２上の信号を復号化して図示しないメモ
リをアクセスする行アドレスを生成する。インバータ３
８ａ，３８ｂ，３８ｃ，３８ｄ，３８ｅ，３８ｆ，３８
ｇ及び３８ｈ（以下、これらをまとめて「インバータ３
８」という）はそれぞれのＮＡＮＤゲート３６の出力に
接続されており、ライン２４ａ，２４ｂ，２４ｃ，２４
ｄ，２４ｅ，２４ｆ，２４ｇ及び２４ｈ上にワード線イ
ネーブル信号ＷＬ０〜ＷＬ７を出力する。ライン２４
ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇ
及び２４ｈは図１に示されているバス２４の個々のライ
ンである。
６ｂ，３６ｃ，３６ｄ、３６ｅ，３６ｆ、３６ｇ及び３
６ｈ（以下、これらをまとめて「ＮＡＮＤゲート３６」
という）それぞれの入力端子は、ライン２２と所定の組
み合わせとなるよう接続されている。ＮＡＮＤゲート３
６は、ライン２２上の信号を復号化して図示しないメモ
リをアクセスする行アドレスを生成する。インバータ３
８ａ，３８ｂ，３８ｃ，３８ｄ，３８ｅ，３８ｆ，３８
ｇ及び３８ｈ（以下、これらをまとめて「インバータ３
８」という）はそれぞれのＮＡＮＤゲート３６の出力に
接続されており、ライン２４ａ，２４ｂ，２４ｃ，２４
ｄ，２４ｅ，２４ｆ，２４ｇ及び２４ｈ上にワード線イ
ネーブル信号ＷＬ０〜ＷＬ７を出力する。ライン２４
ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇ
及び２４ｈは図１に示されているバス２４の個々のライ
ンである。
【００１９】バッファ１１ａ，インバータ２８ａ，３０
ａ，３０ｂ，３４ａ、３４ｂ、ＮＡＮＤゲート３２ａ，
３２ｂ及びパストランジスタ２６ａ，２６ｂは、アドレ
スビットＡ２用のアドレスＡ２バッファを構成してい
る。アドレスビットＡ０とＡ１にもそれぞれのバッファ
が設けられており、その構成はアドレスＡ２バッファと
同様である。図２は３つのアドレスバッファを示してい
る。
ａ，３０ｂ，３４ａ、３４ｂ、ＮＡＮＤゲート３２ａ，
３２ｂ及びパストランジスタ２６ａ，２６ｂは、アドレ
スビットＡ２用のアドレスＡ２バッファを構成してい
る。アドレスビットＡ０とＡ１にもそれぞれのバッファ
が設けられており、その構成はアドレスＡ２バッファと
同様である。図２は３つのアドレスバッファを示してい
る。
【００２０】次に図２に示した回路の動作を説明する。
アドレス信号Ａ０〜Ａ２として、例えば、１、０、１
（Ａ０＝１、Ａ１＝０、Ａ２＝１）がそれぞれの入力バ
ッファ１１に入力されるとする。入力バッファ１１は、
直接若しくはインバータ２８を介して、アドレス信号Ａ
０〜Ａ２をそれぞれのパストランジスタ２６に供給す
る。インバータ２８はアドレス信号Ａ０〜Ａ２を反転し
た信号、即ち、Ａ０＼（＝０），Ａ１＼（＝１）、Ａ２
＼＝０を出力する。尚、以下の説明で右下がりの斜線
（＼）は、信号の反転状態（バア）を示す記号として用
いる。
アドレス信号Ａ０〜Ａ２として、例えば、１、０、１
（Ａ０＝１、Ａ１＝０、Ａ２＝１）がそれぞれの入力バ
ッファ１１に入力されるとする。入力バッファ１１は、
直接若しくはインバータ２８を介して、アドレス信号Ａ
０〜Ａ２をそれぞれのパストランジスタ２６に供給す
る。インバータ２８はアドレス信号Ａ０〜Ａ２を反転し
た信号、即ち、Ａ０＼（＝０），Ａ１＼（＝１）、Ａ２
＼＝０を出力する。尚、以下の説明で右下がりの斜線
（＼）は、信号の反転状態（バア）を示す記号として用
いる。
【００２１】アドレス伝送信号ＡＤＤＸＦＥＲが活性化
（ハイ）され、パストランジスタ２６を導通してアドレ
ス信号Ａ０〜Ａ２とＡ０＼〜Ａ２＼をインバータ３０に
入力する。インバータ３０はアドレス信号Ａ０〜Ａ２及
びＡ０＼〜Ａ２＼を保持するラッチ機能を有している。
パストランジスタ２６はまたアドレス信号Ａ０〜Ａ２及
びＡ０＼〜Ａ２＼をライン１８ａ，１８ｂ，１８ｃ，１
８ｄ，１８ｅ及び１８ｆを介してＮＡＮＤゲート３２に
供給する。ライン１８ａ，１８ｂ，１８ｃ，１８ｄ，１
８ｅ及び１８ｆ上の信号はそれぞれ１、０、０、１、
１、０である。ＮＡＮＤゲート３２は、アドレスバッフ
ァイネーブル信号ＡＢＥが活性化（ハイ）されたとき、
アドレス信号Ａ０〜Ａ２及び信号Ａ０＼〜Ａ２＼を反転
してインバータ３４に出力する。ＮＡＮＤゲート３２
ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ及び３２ｆの出力
はそれぞれ０、１、１、０、０、１となる。
（ハイ）され、パストランジスタ２６を導通してアドレ
ス信号Ａ０〜Ａ２とＡ０＼〜Ａ２＼をインバータ３０に
入力する。インバータ３０はアドレス信号Ａ０〜Ａ２及
びＡ０＼〜Ａ２＼を保持するラッチ機能を有している。
パストランジスタ２６はまたアドレス信号Ａ０〜Ａ２及
びＡ０＼〜Ａ２＼をライン１８ａ，１８ｂ，１８ｃ，１
８ｄ，１８ｅ及び１８ｆを介してＮＡＮＤゲート３２に
供給する。ライン１８ａ，１８ｂ，１８ｃ，１８ｄ，１
８ｅ及び１８ｆ上の信号はそれぞれ１、０、０、１、
１、０である。ＮＡＮＤゲート３２は、アドレスバッフ
ァイネーブル信号ＡＢＥが活性化（ハイ）されたとき、
アドレス信号Ａ０〜Ａ２及び信号Ａ０＼〜Ａ２＼を反転
してインバータ３４に出力する。ＮＡＮＤゲート３２
ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ及び３２ｆの出力
はそれぞれ０、１、１、０、０、１となる。
【００２２】インバータ３４は、ＮＡＮＤゲート３２の
出力を反転してＮＡＮＤゲート３６にアドレス信号Ａ０
〜Ａ２及びＡ０＼〜Ａ２＼を供給する。インバータ３４
ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ及び３４ｆの出力
はそれぞれ１、０、０、１、１、０である。ＮＡＮＤゲ
ート３６は、アドレス信号Ａ０〜Ａ２及びＡ０＼〜Ａ２
＼を復号化し、復号化した信号をインバータ３８に出力
する。インバータ３８はＮＡＮＤゲート３６の出力を反
転し、イネーブル信号ＷＬ０〜ＷＬ７を供給する。図２
からわかるように、Ａ０＝１，Ａ１＝０そしてＡ２＝１
のとき、イネーブル信号ＷＬ０、ＷＬ１，ＷＬ２，ＷＬ
３，ＷＬ４，ＷＬ５，ＷＬ６及びＷＬ７のそれぞれの値
は０、０、０、０、０、１、０、０である。図２に示し
た回路は、入力バッファ１１から供給されたアドレスに
従ってメモリセルの行のリフレッシュを行う。
出力を反転してＮＡＮＤゲート３６にアドレス信号Ａ０
〜Ａ２及びＡ０＼〜Ａ２＼を供給する。インバータ３４
ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ及び３４ｆの出力
はそれぞれ１、０、０、１、１、０である。ＮＡＮＤゲ
ート３６は、アドレス信号Ａ０〜Ａ２及びＡ０＼〜Ａ２
＼を復号化し、復号化した信号をインバータ３８に出力
する。インバータ３８はＮＡＮＤゲート３６の出力を反
転し、イネーブル信号ＷＬ０〜ＷＬ７を供給する。図２
からわかるように、Ａ０＝１，Ａ１＝０そしてＡ２＝１
のとき、イネーブル信号ＷＬ０、ＷＬ１，ＷＬ２，ＷＬ
３，ＷＬ４，ＷＬ５，ＷＬ６及びＷＬ７のそれぞれの値
は０、０、０、０、０、１、０、０である。図２に示し
た回路は、入力バッファ１１から供給されたアドレスに
従ってメモリセルの行のリフレッシュを行う。
【００２３】
【発明が解決しようとする課題】高度な製法技術を用い
て製造されたＤＲＡＭは、従来に比べるとデータの保持
時間が長くなっている。このデータ保持の長時間化のた
め、一度に再記憶する行が少なくてすみ、省力化を図れ
るという利点がある。また、メモリにデータを再記録す
るために必要な電力を更に減らすようにしたＤＲＡＭの
製造方法も提案されている。このようなＤＲＡＭにおい
ては、電力を増加することなくより多くの行に対して再
記憶をすることができる。
て製造されたＤＲＡＭは、従来に比べるとデータの保持
時間が長くなっている。このデータ保持の長時間化のた
め、一度に再記憶する行が少なくてすみ、省力化を図れ
るという利点がある。また、メモリにデータを再記録す
るために必要な電力を更に減らすようにしたＤＲＡＭの
製造方法も提案されている。このようなＤＲＡＭにおい
ては、電力を増加することなくより多くの行に対して再
記憶をすることができる。
【００２４】例えば、６４メガビットのＤＲＡＭの製造
方法を１メガビットのＤＲＡＭに適用すると、データを
再記憶するために必要な電力を減らすことができる。な
ぜなら、６４メガビットＤＲＡＭのメモリセルは１メガ
ビットＤＲＡＭのメモリセルよるも小さいからである。
しかしながら、図１及び２を参照しながら説明した従来
の行アドレス回路は、このような優れたメモリの製造過
程における利点を利用していない。
方法を１メガビットのＤＲＡＭに適用すると、データを
再記憶するために必要な電力を減らすことができる。な
ぜなら、６４メガビットＤＲＡＭのメモリセルは１メガ
ビットＤＲＡＭのメモリセルよるも小さいからである。
しかしながら、図１及び２を参照しながら説明した従来
の行アドレス回路は、このような優れたメモリの製造過
程における利点を利用していない。
【００２５】加えて、工業規格ではＤＲＡＭの行数等に
関する規格が決められており、各製造メーカーが規格化
したＤＲＡＭを製造するよう求められている。このため
製造メーカーが異なっても製造されるＤＲＡＭはほとん
ど変わるところがなく、ユーザも異なる製造メーカが製
造したＤＲＡＭであってもそれらの仕様が同じであるこ
とを認識して使用している。従って、ＤＲＡＭの機能を
変更する場合には、その変更点をユーザーにわかるよう
にしておかなければならない。
関する規格が決められており、各製造メーカーが規格化
したＤＲＡＭを製造するよう求められている。このため
製造メーカーが異なっても製造されるＤＲＡＭはほとん
ど変わるところがなく、ユーザも異なる製造メーカが製
造したＤＲＡＭであってもそれらの仕様が同じであるこ
とを認識して使用している。従って、ＤＲＡＭの機能を
変更する場合には、その変更点をユーザーにわかるよう
にしておかなければならない。
【００２６】よって、本発明の目的は、ＤＲＡＭのリフ
レッシュ時の省力化と急速リフレッシュを可能とし、か
つ、工業規格に合致した回路を提供することにある。
レッシュ時の省力化と急速リフレッシュを可能とし、か
つ、工業規格に合致した回路を提供することにある。
【００２７】本発明の他の目的は、最小限の素子数を用
いて実装面積を小さくした回路を用いてＤＲＡＭをリフ
レッシュし、リフレッシュを行う際の省力化を図ること
にある。
いて実装面積を小さくした回路を用いてＤＲＡＭをリフ
レッシュし、リフレッシュを行う際の省力化を図ること
にある。
【００２８】本発明の更に他の目的は、アドレスを入力
するための回路に拘らずリフレッシュする行数を増加、
減少することができるようにすることにある。
するための回路に拘らずリフレッシュする行数を増加、
減少することができるようにすることにある。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のアドレスビットと制御信号を入力
する複数の入力端子を有し、前記制御信号に応答して少
なくとも１つのアドレスビットの通過をを阻止若しくは
通過を許容する可変ビット選択手段と、前記可変ビット
選択手段からの出力を入力してメモリデータのアクセス
を行うアドレス復号化手段とを備えたことを特徴とする
集積回路用ビット選択回路を提供する。
に、本発明は、複数のアドレスビットと制御信号を入力
する複数の入力端子を有し、前記制御信号に応答して少
なくとも１つのアドレスビットの通過をを阻止若しくは
通過を許容する可変ビット選択手段と、前記可変ビット
選択手段からの出力を入力してメモリデータのアクセス
を行うアドレス復号化手段とを備えたことを特徴とする
集積回路用ビット選択回路を提供する。
【００３０】更に、本発明は、複数のアドレスビットの
うちの少なくとも１つのアドレスビットと制御信号とを
入力し、当該制御信号に応答して入力したアドレスビッ
トの通過を阻止若しくは通過を許容する可変ビット選択
手段を有する複数のアドレスビットを入力する複数のア
ドレスバッファ手段と、前記可変ビット選択手段からの
出力を入力しメモリデータへのアクセスを行うアドレス
復号化手段とを有することを特徴とするメモリ用ビット
選択回路を提供する。
うちの少なくとも１つのアドレスビットと制御信号とを
入力し、当該制御信号に応答して入力したアドレスビッ
トの通過を阻止若しくは通過を許容する可変ビット選択
手段を有する複数のアドレスビットを入力する複数のア
ドレスバッファ手段と、前記可変ビット選択手段からの
出力を入力しメモリデータへのアクセスを行うアドレス
復号化手段とを有することを特徴とするメモリ用ビット
選択回路を提供する。
【００３１】また、本発明は、複数のアドレスビットを
入力するバッファ手段と、前記バッファ手段の出力を入
力するバッファラッチ手段と、前記バッファラッチ手段
の出力を入力する可変ビット選択手段と、前記可変ビッ
ト選択手段の出力を入力するバッファ出力イネーブル手
段と、前記バッファ出力イネーブル手段の出力を入力
し、前記可変ビット選択手段の出力に応答してメモリデ
ータに対するアクセスを行う信号を出力するアドレス復
号化手段とを備えたことを特徴とする集積回路用ビット
選択回路を提供する。
入力するバッファ手段と、前記バッファ手段の出力を入
力するバッファラッチ手段と、前記バッファラッチ手段
の出力を入力する可変ビット選択手段と、前記可変ビッ
ト選択手段の出力を入力するバッファ出力イネーブル手
段と、前記バッファ出力イネーブル手段の出力を入力
し、前記可変ビット選択手段の出力に応答してメモリデ
ータに対するアクセスを行う信号を出力するアドレス復
号化手段とを備えたことを特徴とする集積回路用ビット
選択回路を提供する。
【００３２】
【作用】上記のように構成された本発明によれば、可変
ビット選択手段は例えばＤＲＡＭに対して低電力リフレ
ッシュモード若しくは急速リフレッシュモードを提供す
る。可変ビット選択手段は、ＤＲＡＭがリフレッシュモ
ードに設定されるとこれに応答してアドレスビットのマ
ルチプレックスを制御し所定の値をアドレス復号化手段
に出力する。ＤＲＡＭの種類に応じて、より少ない行数
のリフレッシュを行い省電力化を図るか、あるいは、通
常より多くの行数のリフレッシュを行いリフレッシュの
時間短縮を図る。
ビット選択手段は例えばＤＲＡＭに対して低電力リフレ
ッシュモード若しくは急速リフレッシュモードを提供す
る。可変ビット選択手段は、ＤＲＡＭがリフレッシュモ
ードに設定されるとこれに応答してアドレスビットのマ
ルチプレックスを制御し所定の値をアドレス復号化手段
に出力する。ＤＲＡＭの種類に応じて、より少ない行数
のリフレッシュを行い省電力化を図るか、あるいは、通
常より多くの行数のリフレッシュを行いリフレッシュの
時間短縮を図る。
【００３３】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図３は、本発明をブロック図にて表したもの
で、図１に示したブロックと同じブロックに対しては同
じ参照番号を付してある。本発明では、可変ビット選択
回路４０がバッファラッチ回路１２とバッファ出力イネ
ーブル回路１６の間に挿入されている。可変ビット選択
回路４０には、バス１８を介してバッファラッチ回路１
２から信号が入力される。可変ビット選択回路４０は、
バス４２を介してバッファ出力イネーブル回路１６にア
ドレス信号を出力する。
説明する。図３は、本発明をブロック図にて表したもの
で、図１に示したブロックと同じブロックに対しては同
じ参照番号を付してある。本発明では、可変ビット選択
回路４０がバッファラッチ回路１２とバッファ出力イネ
ーブル回路１６の間に挿入されている。可変ビット選択
回路４０には、バス１８を介してバッファラッチ回路１
２から信号が入力される。可変ビット選択回路４０は、
バス４２を介してバッファ出力イネーブル回路１６にア
ドレス信号を出力する。
【００３４】可変ビット選択回路４０は、バッファラッ
チ回路１２にラッチされていたアドレス信号を通過させ
るか、あるいはラッチされていたアドレス信号のあるア
ドレスビットの通過を阻止し、阻止したアドレスビット
の代わりに活性化ビットを用いる。代わりに用いられた
活性化ビットと他の阻止されなかったアドレスビットは
イネーブル信号ＷＬ０〜ＷＬＭに復号化される。
チ回路１２にラッチされていたアドレス信号を通過させ
るか、あるいはラッチされていたアドレス信号のあるア
ドレスビットの通過を阻止し、阻止したアドレスビット
の代わりに活性化ビットを用いる。代わりに用いられた
活性化ビットと他の阻止されなかったアドレスビットは
イネーブル信号ＷＬ０〜ＷＬＭに復号化される。
【００３５】図４は、図３に示した構成の第１実施例で
ある。図４に示されている素子のうち図２に示されてい
るものと同じものについては同じ参照番号を付してあ
る。選択トランジスタ４４ａ、４４ｂ，４４ｃ，４４
ｄ，４４ｅ及び４４ｆ（以下、これらをまとめて「選択
トランジスタ４４」という）として、ｎ・チャンネルエ
ンハンストモードのＦＥＴが図示されている。各ＦＥＴ
のソース・ドレインパスの一端は、それぞれ対応するパ
ストランジスタ２６のソース・ドレインパスにそれぞれ
ライン１８ａ，１８ｂ，１８ｃ，１８ｄ、１８ｅ及び１
８ｆを介して接続されている。選択トランジスタ（ＦＥ
Ｔ）４４のソース・ドレインパスの他端は、対応するＮ
ＡＮＤゲート３２の一方の入力端子に、それぞれライン
４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ及び４２ｆを
介して接続されている。以下に説明するように、ライン
１８はリフレッシュカウンタ１５０に接続されている。
ある。図４に示されている素子のうち図２に示されてい
るものと同じものについては同じ参照番号を付してあ
る。選択トランジスタ４４ａ、４４ｂ，４４ｃ，４４
ｄ，４４ｅ及び４４ｆ（以下、これらをまとめて「選択
トランジスタ４４」という）として、ｎ・チャンネルエ
ンハンストモードのＦＥＴが図示されている。各ＦＥＴ
のソース・ドレインパスの一端は、それぞれ対応するパ
ストランジスタ２６のソース・ドレインパスにそれぞれ
ライン１８ａ，１８ｂ，１８ｃ，１８ｄ、１８ｅ及び１
８ｆを介して接続されている。選択トランジスタ（ＦＥ
Ｔ）４４のソース・ドレインパスの他端は、対応するＮ
ＡＮＤゲート３２の一方の入力端子に、それぞれライン
４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ及び４２ｆを
介して接続されている。以下に説明するように、ライン
１８はリフレッシュカウンタ１５０に接続されている。
【００３６】複数のプルアップトランジスタ４６ａ，４
６ｂ，４６ｃ，４６ｄ，４６ｅ及び４６ｆ（以下、これ
らをまとめて「プルアップトランジスタ４６」という）
が設けられており、これらのソース・ドレインパスはそ
れぞれライン４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ
及び４２ｆと電圧ＶＣＣを供給する電源電圧の間に接続
されている。
６ｂ，４６ｃ，４６ｄ，４６ｅ及び４６ｆ（以下、これ
らをまとめて「プルアップトランジスタ４６」という）
が設けられており、これらのソース・ドレインパスはそ
れぞれライン４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ
及び４２ｆと電圧ＶＣＣを供給する電源電圧の間に接続
されている。
【００３７】選択トランジスタ４４ａ〜４４ｆ及びプル
アップトランジスタ４６ａ〜４６ｆを４つ毎にゲート電
極を共通接続することでグループ化してある。即ち、選
択トランジスタ４４ａと４４ｂとプルアップトランジス
タ４６ａと４６ｂのゲート電極は第１のノード４７−１
において共通接続されている。ノード４７−１には、低
電力／急速リフレッシュ信号ＬＰ／ＦＲが可変ビット選
択コントローラ５０（図５に示されており、その構成及
び作用については後述する）が接続されているライン４
８を介して供給されている。選択トランジスタ４４ａ，
４４ｂとプルアップトランジスタ４６ａ、４６ｂの組み
合わせにより可変ビット選択回路４０の阻止・通過素子
が構成される。
アップトランジスタ４６ａ〜４６ｆを４つ毎にゲート電
極を共通接続することでグループ化してある。即ち、選
択トランジスタ４４ａと４４ｂとプルアップトランジス
タ４６ａと４６ｂのゲート電極は第１のノード４７−１
において共通接続されている。ノード４７−１には、低
電力／急速リフレッシュ信号ＬＰ／ＦＲが可変ビット選
択コントローラ５０（図５に示されており、その構成及
び作用については後述する）が接続されているライン４
８を介して供給されている。選択トランジスタ４４ａ，
４４ｂとプルアップトランジスタ４６ａ、４６ｂの組み
合わせにより可変ビット選択回路４０の阻止・通過素子
が構成される。
【００３８】第２のノード４７−２には選択トランジス
タ４４ｃと４４ｄ及びプルアップトランジスタ４６ｃと
４６ｄそれぞれのゲート電極が接続されている。接続点
４７−２は、ｐチャンネルＦＥＴ４６ｃのソース電極に
接続され、電圧ＶＣＣが印加されている。第３の接続点
４７−３は、選択トランジスタ４４ｅと４４ｆ及びプル
アップトランジスタ４６ｅと４６ｆそれぞれのゲート電
極に接続されている。接続点４７−３は、ｐチャンネル
ＦＥＴ４６ｅのソース電極に接続され、電圧ＶＣＣが印
加されている。
タ４４ｃと４４ｄ及びプルアップトランジスタ４６ｃと
４６ｄそれぞれのゲート電極が接続されている。接続点
４７−２は、ｐチャンネルＦＥＴ４６ｃのソース電極に
接続され、電圧ＶＣＣが印加されている。第３の接続点
４７−３は、選択トランジスタ４４ｅと４４ｆ及びプル
アップトランジスタ４６ｅと４６ｆそれぞれのゲート電
極に接続されている。接続点４７−３は、ｐチャンネル
ＦＥＴ４６ｅのソース電極に接続され、電圧ＶＣＣが印
加されている。
【００３９】選択トランジスタ４４ｃ，４４ｄ，プルア
ップトランジスタ４６ｃ，４６ｄ，選択トランジスタ４
４ｅ、４４ｆ及びプルアップトランジスタ４６ｅ，４６
ｆは、選択トランジスタ４４ｃ〜４４ｆのオン状態を維
持し、プルアップトランジスタ４６ｃ〜４６ｆのオフ状
態を維持する構成となっている。このような構成のため
アドレスビットＡ０及びＡ１及びこれらの反転信号が阻
止されることなくＮＡＮＤゲート３２ｃ〜３２ｆへ送ら
れる。
ップトランジスタ４６ｃ，４６ｄ，選択トランジスタ４
４ｅ、４４ｆ及びプルアップトランジスタ４６ｅ，４６
ｆは、選択トランジスタ４４ｃ〜４４ｆのオン状態を維
持し、プルアップトランジスタ４６ｃ〜４６ｆのオフ状
態を維持する構成となっている。このような構成のため
アドレスビットＡ０及びＡ１及びこれらの反転信号が阻
止されることなくＮＡＮＤゲート３２ｃ〜３２ｆへ送ら
れる。
【００４０】図４に示した実施例において、選択トラン
ジスタ４４ｃ〜４４ｆ及びプルアップトランジスタ４６
ｃ〜４６ｆを取り去ってもよい。図４に示した実施例に
これらのトランジスタを含めると、それぞれのアドレス
バッファが同じレイアウトのセルを使うことができ、こ
れによって設計の時間とコストを削減することができる
という利点がある。選択トランジスタ４４ｃ〜４４ｆ及
びプルアップトランジスタ４６ｃ〜４６ｆを含めない場
合の利点としては部品点数が少なくてすむことが挙げら
れる。部品点数が少なければ実装面積が少なくて済み、
発生する熱が少なくて済み、更に電力消費が少なくて済
むといった利点がある。
ジスタ４４ｃ〜４４ｆ及びプルアップトランジスタ４６
ｃ〜４６ｆを取り去ってもよい。図４に示した実施例に
これらのトランジスタを含めると、それぞれのアドレス
バッファが同じレイアウトのセルを使うことができ、こ
れによって設計の時間とコストを削減することができる
という利点がある。選択トランジスタ４４ｃ〜４４ｆ及
びプルアップトランジスタ４６ｃ〜４６ｆを含めない場
合の利点としては部品点数が少なくてすむことが挙げら
れる。部品点数が少なければ実装面積が少なくて済み、
発生する熱が少なくて済み、更に電力消費が少なくて済
むといった利点がある。
【００４１】次に図４に示した実施例の動作について説
明する。図４に示した実施例は、少なくとも２つの別の
構成とすることができる。選択的にノーマルリフレッシ
ュモードか低電力リフレッシュモードで使用するという
構成か、あるいはノーマルリフレッシュモードと急速リ
フレッシュモードの選択ができるようにする構成であ
る。いずれの方法でも、ユーザ若しくはシステムからノ
ーマルリフレッシュモード用のビットが供給されること
になる。停電力モード及び急速リフレッシュモードで
は、リフレッシュカウンタ１５０からメモリアレイのア
ドレスを指示するカウントビットが出力されることにな
る。
明する。図４に示した実施例は、少なくとも２つの別の
構成とすることができる。選択的にノーマルリフレッシ
ュモードか低電力リフレッシュモードで使用するという
構成か、あるいはノーマルリフレッシュモードと急速リ
フレッシュモードの選択ができるようにする構成であ
る。いずれの方法でも、ユーザ若しくはシステムからノ
ーマルリフレッシュモード用のビットが供給されること
になる。停電力モード及び急速リフレッシュモードで
は、リフレッシュカウンタ１５０からメモリアレイのア
ドレスを指示するカウントビットが出力されることにな
る。
【００４２】今、アドレスビットＡ０，Ａ１，Ａ２の入
力値がそれぞれ１、０、１（Ａ０＝１、Ａ１＝０、Ａ２
＝１）であるとする。ノーマルリフレッシュモードで
は、図４に示した実施例は図２に示した回路と同様に動
作し、バスライン１８ａ，１８ｂ，１８ｃ，１８ｄ，１
８ｅ及び１８ｆにはそれぞれ１（Ａ２）、０（Ａ２
＼）、０（Ａ１），１（Ａ１＼）、１（Ａ０）、０（Ａ
０＼）が出力される。選択トランジスタ４４ｃ，４４
ｄ，４４ｅ、４４ｆ及びプルアップトランジスタ４６
ｃ，４６ｄ，４６ｅ，４６ｆの構成からして、バスライ
ン１８ｃ〜１８ｆ上のアドレスビットＡ１とＡ１＼、Ａ
０とＡ０＼若しくはカウントビットＣ０とＣ０＼及びＣ
１とＣ１＼は対応する選択トランジスタ４４ｃ〜４４ｆ
により阻止されることなくライン４２ｃ〜４２ｆを介し
てＮＡＮＤゲート３２ｃ〜３２ｆに供給される。
力値がそれぞれ１、０、１（Ａ０＝１、Ａ１＝０、Ａ２
＝１）であるとする。ノーマルリフレッシュモードで
は、図４に示した実施例は図２に示した回路と同様に動
作し、バスライン１８ａ，１８ｂ，１８ｃ，１８ｄ，１
８ｅ及び１８ｆにはそれぞれ１（Ａ２）、０（Ａ２
＼）、０（Ａ１），１（Ａ１＼）、１（Ａ０）、０（Ａ
０＼）が出力される。選択トランジスタ４４ｃ，４４
ｄ，４４ｅ、４４ｆ及びプルアップトランジスタ４６
ｃ，４６ｄ，４６ｅ，４６ｆの構成からして、バスライ
ン１８ｃ〜１８ｆ上のアドレスビットＡ１とＡ１＼、Ａ
０とＡ０＼若しくはカウントビットＣ０とＣ０＼及びＣ
１とＣ１＼は対応する選択トランジスタ４４ｃ〜４４ｆ
により阻止されることなくライン４２ｃ〜４２ｆを介し
てＮＡＮＤゲート３２ｃ〜３２ｆに供給される。
【００４３】アドレスビットＡ２とＡ２＼がアドレスデ
コーダ回路２０に入力するかどうかはライン４８上の信
号ＬＰ／ＦＲに依存する。図５に示した可変ビット選択
コントローラ５０は、図４の実施例で採用するノーマル
リフレッシュモード若しくは低電力リフレッシュモード
用に構成することができる。信号ＬＰ／ＦＲの出力が高
電圧のときには低電力リフレッシュモードであり、信号
ＬＰ／ＦＲの出力が低電圧のときにはノーマルリフレッ
シュモードである。この構成では、アドレスバッファＡ
２は外部のユーザ若しくはシステムに接続しないのが好
ましい。
コーダ回路２０に入力するかどうかはライン４８上の信
号ＬＰ／ＦＲに依存する。図５に示した可変ビット選択
コントローラ５０は、図４の実施例で採用するノーマル
リフレッシュモード若しくは低電力リフレッシュモード
用に構成することができる。信号ＬＰ／ＦＲの出力が高
電圧のときには低電力リフレッシュモードであり、信号
ＬＰ／ＦＲの出力が低電圧のときにはノーマルリフレッ
シュモードである。この構成では、アドレスバッファＡ
２は外部のユーザ若しくはシステムに接続しないのが好
ましい。
【００４４】アドレスビットＡ０〜Ａ２の値がそれぞれ
１、０、１のとき信号ＬＰ／ＦＲがハイレベルであれ
ば、選択トランジスタ４４ａ及び４４ｂはオンし、プル
アップトランジスタ４６ａ及び４６ｂはオフとなる。こ
れによりライン１８ａと１８ｂ上のカウントビットは、
ライン４２ａと４２ｂを介してアドレスデコーダ回路２
０のＮＡＮＤゲート３２ａと３２ｂに現れる。次に、ラ
イン４２ａ〜４２ｆ上の値はゲート回路を通過して（ア
ドレスイネーブル信号ＡＢＥが活性化されている）アド
レスデコーダ回路２０において復号化される。復号化さ
れたアドレスは、図２に示した回路で説明したように、
イネーブル信号ＷＬ５を活性化（ハイ）する。
１、０、１のとき信号ＬＰ／ＦＲがハイレベルであれ
ば、選択トランジスタ４４ａ及び４４ｂはオンし、プル
アップトランジスタ４６ａ及び４６ｂはオフとなる。こ
れによりライン１８ａと１８ｂ上のカウントビットは、
ライン４２ａと４２ｂを介してアドレスデコーダ回路２
０のＮＡＮＤゲート３２ａと３２ｂに現れる。次に、ラ
イン４２ａ〜４２ｆ上の値はゲート回路を通過して（ア
ドレスイネーブル信号ＡＢＥが活性化されている）アド
レスデコーダ回路２０において復号化される。復号化さ
れたアドレスは、図２に示した回路で説明したように、
イネーブル信号ＷＬ５を活性化（ハイ）する。
【００４５】信号ＬＰ／ＦＲがローレベル（ノーマルリ
フレッシュモード）のとき、選択トランジスタ４４ａ及
び４４ｂはオフであり、プルアップトランジスタ４６ａ
及び４６ｂはオン状態にある。このためライン１８ａ及
び１８ｂ上のカウントビットの通過が阻止される。代わ
って、プルアップトランジスタ４６ａ及び４６ｂがライ
ン４２ａと４２ｂを適正な高電圧（活性化）に引き上げ
る。これらの高電圧はＮＡＮＤゲート３２ａと３２ｂを
通過する。次に、ライン４２ａ〜４２ｆ上の値はゲート
回路を通過して（アドレスイネーブル信号ＡＢＥが活性
化されている）アドレスデコーダ回路２０において復号
化される。次いで、ワード線イネーブル信号ＷＬ１及び
ＷＬ５が活性化（ハイ）される。
フレッシュモード）のとき、選択トランジスタ４４ａ及
び４４ｂはオフであり、プルアップトランジスタ４６ａ
及び４６ｂはオン状態にある。このためライン１８ａ及
び１８ｂ上のカウントビットの通過が阻止される。代わ
って、プルアップトランジスタ４６ａ及び４６ｂがライ
ン４２ａと４２ｂを適正な高電圧（活性化）に引き上げ
る。これらの高電圧はＮＡＮＤゲート３２ａと３２ｂを
通過する。次に、ライン４２ａ〜４２ｆ上の値はゲート
回路を通過して（アドレスイネーブル信号ＡＢＥが活性
化されている）アドレスデコーダ回路２０において復号
化される。次いで、ワード線イネーブル信号ＷＬ１及び
ＷＬ５が活性化（ハイ）される。
【００４６】図５に示した可変ビット選択コントローラ
５０は、後述するように、リフレッシュイネーブル信号
ＲＥが活性化されている状態でノーマルリフレッシュモ
ードと急速リフレッシュモードに設定することができ
る。この設定では、リフレッシュカウンタ１５０がライ
ン１８ａと１８ｂに接続されていない方がよい。信号Ｌ
Ｐ／ＦＲがハイレベル（即ち、ノーマルリフレッシュモ
ード）では、ｎ−チャンネル選択トランジスタ４４ａと
４４ｂはオンであり、ライン１８ａと１８ｂ上のカウン
トビット信号をそれぞれライン４２ａと４２ｂを介して
ＮＡＮＤゲート３２ａと３２ｂに送る。プルアップｐ−
チャンネルトランジスタ４６ａと４６ｂはオフであり、
ライン４２ａと４２ｂは電源と接続されない。
５０は、後述するように、リフレッシュイネーブル信号
ＲＥが活性化されている状態でノーマルリフレッシュモ
ードと急速リフレッシュモードに設定することができ
る。この設定では、リフレッシュカウンタ１５０がライ
ン１８ａと１８ｂに接続されていない方がよい。信号Ｌ
Ｐ／ＦＲがハイレベル（即ち、ノーマルリフレッシュモ
ード）では、ｎ−チャンネル選択トランジスタ４４ａと
４４ｂはオンであり、ライン１８ａと１８ｂ上のカウン
トビット信号をそれぞれライン４２ａと４２ｂを介して
ＮＡＮＤゲート３２ａと３２ｂに送る。プルアップｐ−
チャンネルトランジスタ４６ａと４６ｂはオフであり、
ライン４２ａと４２ｂは電源と接続されない。
【００４７】信号ＬＰ／ＦＲがローレベル（即ち、急速
リフレッシュモード）では、選択トランジスタ４４ａと
４４ｂはオフであり、アドレスビットＡ２とＡ２＼の通
過を阻止する。プルアップトランジスタ４６ａと４６ｂ
はオンであり、ライン４２ａと４２ｂを電源電圧ＶＣＣ
まで引き上げる。アドレスデコーダ回路２０の構成から
わかるように、イネーブル信号ＷＬ１とＷＬ５は活性化
される。すなわち、ノーマルリフレッシュモードでアク
セスされる場合の２倍の行アドレスが急速リフレッシュ
モードではアクセスされることになる。
リフレッシュモード）では、選択トランジスタ４４ａと
４４ｂはオフであり、アドレスビットＡ２とＡ２＼の通
過を阻止する。プルアップトランジスタ４６ａと４６ｂ
はオンであり、ライン４２ａと４２ｂを電源電圧ＶＣＣ
まで引き上げる。アドレスデコーダ回路２０の構成から
わかるように、イネーブル信号ＷＬ１とＷＬ５は活性化
される。すなわち、ノーマルリフレッシュモードでアク
セスされる場合の２倍の行アドレスが急速リフレッシュ
モードではアクセスされることになる。
【００４８】要約すると、選択トランジスタ４４ａと４
４ｂがオンで、プルアップトランジスタ４６ａと４６ｂ
がオフのとき、アドレスバッファが活性化されて入力ア
ドレスビット若しくはカウントビットの一方がアドレス
デコーダ回路２０に送られる。選択トランジスタ４４ａ
と４４ｂがオフで、プルアップトランジスタ４６ａと４
６ｂがオンのとき、入力ビットの通過は阻止される。ア
ドレスデコーダ回路２０にはハイレベルの信号が２つ供
給され、２倍の行アドレスが選択される。
４ｂがオンで、プルアップトランジスタ４６ａと４６ｂ
がオフのとき、アドレスバッファが活性化されて入力ア
ドレスビット若しくはカウントビットの一方がアドレス
デコーダ回路２０に送られる。選択トランジスタ４４ａ
と４４ｂがオフで、プルアップトランジスタ４６ａと４
６ｂがオンのとき、入力ビットの通過は阻止される。ア
ドレスデコーダ回路２０にはハイレベルの信号が２つ供
給され、２倍の行アドレスが選択される。
【００４９】次に図５を参照しながら可変ビット選択コ
ントローラ５０について詳細に説明する。インバータ５
２が選択的に接続部５４に接続されてリフレッシュイネ
ーブル信号ＲＥを入力するようになっている。図５に示
した回路を組み立てる際、金属接続部５４、６０、６４
及び６６を設けておくのが好ましい。組立の段階でこれ
らの接続部を設けておけば、永久に使用することができ
ると共に、可変ビット選択コントローラ５０を一方のリ
フレッシュモードに設定することができる。論理ゲート
５６（図５ではＡＮＤゲート）の一方の入力がインバー
タ５２の出力に接続されており、ＡＮＤゲート５６の他
方の入力にはデバイス信号ＤＥＶＴＹＰＥ＼が入力され
る。デバイス信号ＤＥＶＴＹＰＥ＼によりメモリ素子の
タイプを決定している。即ち、標準の行数に比べて多い
数の行数をリフレッシュするのか、あるいは少ない数の
行数をリフレッシュするのかがデバイス信号ＤＥＶＴＹ
ＰＥ＼によって決定される。
ントローラ５０について詳細に説明する。インバータ５
２が選択的に接続部５４に接続されてリフレッシュイネ
ーブル信号ＲＥを入力するようになっている。図５に示
した回路を組み立てる際、金属接続部５４、６０、６４
及び６６を設けておくのが好ましい。組立の段階でこれ
らの接続部を設けておけば、永久に使用することができ
ると共に、可変ビット選択コントローラ５０を一方のリ
フレッシュモードに設定することができる。論理ゲート
５６（図５ではＡＮＤゲート）の一方の入力がインバー
タ５２の出力に接続されており、ＡＮＤゲート５６の他
方の入力にはデバイス信号ＤＥＶＴＹＰＥ＼が入力され
る。デバイス信号ＤＥＶＴＹＰＥ＼によりメモリ素子の
タイプを決定している。即ち、標準の行数に比べて多い
数の行数をリフレッシュするのか、あるいは少ない数の
行数をリフレッシュするのかがデバイス信号ＤＥＶＴＹ
ＰＥ＼によって決定される。
【００５０】論理ゲート５８（図５ではＯＲゲート）の
一方の入力にはデバイス信号ＤＥＶＴＹＰＥ＼が印加さ
れ、他方の入力は選択的に接続部５４に接続されリフレ
ッシュ信号ＲＥが印加される。インバータ６２は選択的
に接続部６４若しくは接続部６６に接続され、接続部６
４に接続された場合にはＡＮＤゲート５６の出力を入力
とし、接続部６６に接続された場合にはＯＲゲート５８
の出力を入力とする。
一方の入力にはデバイス信号ＤＥＶＴＹＰＥ＼が印加さ
れ、他方の入力は選択的に接続部５４に接続されリフレ
ッシュ信号ＲＥが印加される。インバータ６２は選択的
に接続部６４若しくは接続部６６に接続され、接続部６
４に接続された場合にはＡＮＤゲート５６の出力を入力
とし、接続部６６に接続された場合にはＯＲゲート５８
の出力を入力とする。
【００５１】低電力／急速リフレッシュ信号ＬＰ／ＦＲ
は、インバータ６２の出力としてライン６８上に出力さ
れる。インバータ７０が低電力／急速リフレッシュ信号
ＬＰ／ＦＲを入力するようインバータ６２の出力側に接
続されている。図６に示した実施例について後に説明す
るように、インバータ７０は低電力／急速リフレッシュ
信号ＬＰ／ＦＲの反転信号ＬＰ／ＦＲ＼をライン７２上
に出力する。
は、インバータ６２の出力としてライン６８上に出力さ
れる。インバータ７０が低電力／急速リフレッシュ信号
ＬＰ／ＦＲを入力するようインバータ６２の出力側に接
続されている。図６に示した実施例について後に説明す
るように、インバータ７０は低電力／急速リフレッシュ
信号ＬＰ／ＦＲの反転信号ＬＰ／ＦＲ＼をライン７２上
に出力する。
【００５２】
【表１】
【００５３】図５に示した回路の構成について表１を参
照しながら説明する。可変ビット選択コントローラ５０
は次の３通りのいずれかのモードに設定することができ
る。 （１）ノーマルモード（後述するように変更はきかな
い）、（２）低電力モード（外部のユーザに対してはノ
ーマルリフレッシュとされるが、実際には２倍のアドレ
スを必要とする）、（３）急速リフレッシュモード（外
部のユーザに対しては通常の装置とされるが、実際には
２倍のアドレスに対してリフレッシュを行う）。
照しながら説明する。可変ビット選択コントローラ５０
は次の３通りのいずれかのモードに設定することができ
る。 （１）ノーマルモード（後述するように変更はきかな
い）、（２）低電力モード（外部のユーザに対してはノ
ーマルリフレッシュとされるが、実際には２倍のアドレ
スを必要とする）、（３）急速リフレッシュモード（外
部のユーザに対しては通常の装置とされるが、実際には
２倍のアドレスに対してリフレッシュを行う）。
【００５４】ノーマルモードにおいては、接続部６０と
６６の接続は行われるが、接続部５４と６４の接続は行
わない（表１参照）。接続部６０を介してローレベルの
電圧（ＶＳＳ）がインバータ５２に印加される。インバ
ータ５２はハイレベルの電圧をＡＮＤゲート５６の一方
の入力に印加し、デバイス信号ＤＥＶＴＹＰＥ＼を通過
させる。しかしながら、接続部６４は接続されていない
ので（開放）、インバータ５２の出力であるハイレベル
の電圧はインバータ６２には印加されない。接続部６０
を介してローレベルの電圧がＯＲゲート５８の一方の入
力にも印加され、ＯＲゲート５８が開いてデバイス信号
ＤＥＶＴＹＰＥ＼をインバータ６２に通過させる。イン
バータ６２の出力である低電力／急速リフレッシュ信号
ＬＰ／ＦＲはデバイス信号ＤＥＶＴＹＰＥ＼の状態に依
存することになる。
６６の接続は行われるが、接続部５４と６４の接続は行
わない（表１参照）。接続部６０を介してローレベルの
電圧（ＶＳＳ）がインバータ５２に印加される。インバ
ータ５２はハイレベルの電圧をＡＮＤゲート５６の一方
の入力に印加し、デバイス信号ＤＥＶＴＹＰＥ＼を通過
させる。しかしながら、接続部６４は接続されていない
ので（開放）、インバータ５２の出力であるハイレベル
の電圧はインバータ６２には印加されない。接続部６０
を介してローレベルの電圧がＯＲゲート５８の一方の入
力にも印加され、ＯＲゲート５８が開いてデバイス信号
ＤＥＶＴＹＰＥ＼をインバータ６２に通過させる。イン
バータ６２の出力である低電力／急速リフレッシュ信号
ＬＰ／ＦＲはデバイス信号ＤＥＶＴＹＰＥ＼の状態に依
存することになる。
【００５５】デバイス信号ＤＥＶＴＹＰＥ＼はデバイス
のパッケージ外部からは利用できないパッドにより供給
されるのが好ましい。このパッドにはハイレベルの電圧
（ＶＣＣ）またはローレベルの電圧（ＶＳＳ）が印加さ
れている。ハイレベルの電圧により低電力用装置とさ
れ、ローレベルの電圧により急速リフレッシュ用装置と
される。デバイス信号ＤＥＶＴＹＰＥ＼を供給するパッ
ドの設定は（ハード結線により）一度だけ行われ、ユー
ザが変更できないようにしておくのが好ましい。しかし
ながら、装置がリフレッシュモードに入ったこと（信号
ＲＥ）に応答して低電力／急速リフレッシュ信号ＬＰ／
ＦＲを出力する構成の回路であれば問題ない。
のパッケージ外部からは利用できないパッドにより供給
されるのが好ましい。このパッドにはハイレベルの電圧
（ＶＣＣ）またはローレベルの電圧（ＶＳＳ）が印加さ
れている。ハイレベルの電圧により低電力用装置とさ
れ、ローレベルの電圧により急速リフレッシュ用装置と
される。デバイス信号ＤＥＶＴＹＰＥ＼を供給するパッ
ドの設定は（ハード結線により）一度だけ行われ、ユー
ザが変更できないようにしておくのが好ましい。しかし
ながら、装置がリフレッシュモードに入ったこと（信号
ＲＥ）に応答して低電力／急速リフレッシュ信号ＬＰ／
ＦＲを出力する構成の回路であれば問題ない。
【００５６】低電力モードにおいては、接続部５４と６
４の接続は行われるが、接続部６０と６６の接続は行わ
ない（開）（表１参照）。このような回路構成とするこ
とにより、低電力／急速リフレッシュ信号ＬＰ／ＦＲを
ハイレベルの状態にする。その結果、メモリ素子には通
常の素子がリフレッシュを行う場合のアドレスの２倍の
アドレスが必要となる。このモードでは、データをより
長い期間保持できるようにする優れた方法を利用するこ
とにより、メモリセルの１／２だけをリフレッシュして
電力消費を押さえている。
４の接続は行われるが、接続部６０と６６の接続は行わ
ない（開）（表１参照）。このような回路構成とするこ
とにより、低電力／急速リフレッシュ信号ＬＰ／ＦＲを
ハイレベルの状態にする。その結果、メモリ素子には通
常の素子がリフレッシュを行う場合のアドレスの２倍の
アドレスが必要となる。このモードでは、データをより
長い期間保持できるようにする優れた方法を利用するこ
とにより、メモリセルの１／２だけをリフレッシュして
電力消費を押さえている。
【００５７】急速リフレッシュモードにおいては、接続
部５４と６６の接続は行われるが（閉）、接続部６０と
６４の接続は行わない（開）（表１参照）。このような
回路構成とすることにより、ローレベルの低電力／急速
リフレッシュ信号ＬＰ／ＦＲが出力され、リフレッシュ
のために２倍のアドレスのアクセスを行い、リフレッシ
ュ時間を短くしている。この回路構成は、メモリの寸法
が小さいためにリフレッシュするために必要な電力が少
なくてすむメモリを利用する。
部５４と６６の接続は行われるが（閉）、接続部６０と
６４の接続は行わない（開）（表１参照）。このような
回路構成とすることにより、ローレベルの低電力／急速
リフレッシュ信号ＬＰ／ＦＲが出力され、リフレッシュ
のために２倍のアドレスのアクセスを行い、リフレッシ
ュ時間を短くしている。この回路構成は、メモリの寸法
が小さいためにリフレッシュするために必要な電力が少
なくてすむメモリを利用する。
【００５８】リフレッシュイネーブル信号ＲＥはワンチ
ップの回路によって生成される。このリフレッシュイネ
ーブル信号ＲＥが活性化されているとき、メモリはリフ
レッシュを行うためにアクセスされることになる。リフ
レッシュイネーブル信号ＲＥは、行アドレスストローブ
印加前に列アドレスストローブを印加する方法で行うリ
フレッシュモード（ＲＡＳ前ＣＡＳ）、スタンドバイ及
びサスペンドモードといった公知のモードに応答して生
成することができる。
ップの回路によって生成される。このリフレッシュイネ
ーブル信号ＲＥが活性化されているとき、メモリはリフ
レッシュを行うためにアクセスされることになる。リフ
レッシュイネーブル信号ＲＥは、行アドレスストローブ
印加前に列アドレスストローブを印加する方法で行うリ
フレッシュモード（ＲＡＳ前ＣＡＳ）、スタンドバイ及
びサスペンドモードといった公知のモードに応答して生
成することができる。
【００５９】図８を参照しながら、図４と５の使い方に
ついて説明する。図８に示されているメモリの記憶容量
が１６メガビットであるとすると、各サブアレイ２００
の記憶容量は４メガビットであり、４０９６行、１０２
４桁構成である。各サブアレイ２００の全ての行をアク
セスするためには、各デコーダ２０２は４０９６の行ア
ドレス、即ち１２ビットのアドレス（２12＝４０９６）
を出力できなければならない。
ついて説明する。図８に示されているメモリの記憶容量
が１６メガビットであるとすると、各サブアレイ２００
の記憶容量は４メガビットであり、４０９６行、１０２
４桁構成である。各サブアレイ２００の全ての行をアク
セスするためには、各デコーダ２０２は４０９６の行ア
ドレス、即ち１２ビットのアドレス（２12＝４０９６）
を出力できなければならない。
【００６０】メモリの規格統一ができていない現状で
は、２４ビットのメモリ空間を有する１６メガビットの
メモリ素子は、２若しくは４キロバイト素子の特性を備
えていなければならない。即ち、ＲＡＳがローレベルに
なったとき、ユーザは１１ビット若しくは１２ビットの
行（ワード線）アドレスを供給しなければならない。
は、２４ビットのメモリ空間を有する１６メガビットの
メモリ素子は、２若しくは４キロバイト素子の特性を備
えていなければならない。即ち、ＲＡＳがローレベルに
なったとき、ユーザは１１ビット若しくは１２ビットの
行（ワード線）アドレスを供給しなければならない。
【００６１】２キロビットメモリ素子のように、１１ビ
ットの行アドレスが入力されたとき、１１ビットに対す
る最初の１１行の行アドレスバッファは図４のアドレス
ビットＡ０に対する行アドレスバッファのように構成さ
れている。１２番目の行アドレスバッファは図７に示さ
れているＡ２に対するアドレスビットバッファのように
構成されている。１２番目のアドレスビットバッファ
は、行アドレスとして外部ユーザ若しくは外部システム
と関連しているのは好ましくない。アドレスビットＡ２
に対するアドレスバッファについては、図７に示すよう
に行アドレスバッファがリフレッシュカウンタ１５０に
接続されているのが好ましい。
ットの行アドレスが入力されたとき、１１ビットに対す
る最初の１１行の行アドレスバッファは図４のアドレス
ビットＡ０に対する行アドレスバッファのように構成さ
れている。１２番目の行アドレスバッファは図７に示さ
れているＡ２に対するアドレスビットバッファのように
構成されている。１２番目のアドレスビットバッファ
は、行アドレスとして外部ユーザ若しくは外部システム
と関連しているのは好ましくない。アドレスビットＡ２
に対するアドレスバッファについては、図７に示すよう
に行アドレスバッファがリフレッシュカウンタ１５０に
接続されているのが好ましい。
【００６２】図５に示した回路がノーマルリフレッシュ
モードに設定されると、低電力／急速リフレッシュ信号
ＬＰ／ＦＲがローレベルとなる（表１参照）。ローレベ
ルの低電力／急速リフレッシュ信号ＬＰ／ＦＲにより、
選択トランジスタ４４ａと４４ｂ（図４）はオフとな
り、図７に示されている１２番目のアドレスバッファの
プルアップトランジスタ４６ａと４６ｂはオンとなりラ
イン４２ａと４２ｂのレベルを持ち上げる。アドレスビ
ット１２に対するアドレスビットバッファの２つのハイ
レベルの出力と他のアドレスビットバッファの出力とに
より、図８に示したサブアレイ２００の２行のアドレス
を特定することができる。
モードに設定されると、低電力／急速リフレッシュ信号
ＬＰ／ＦＲがローレベルとなる（表１参照）。ローレベ
ルの低電力／急速リフレッシュ信号ＬＰ／ＦＲにより、
選択トランジスタ４４ａと４４ｂ（図４）はオフとな
り、図７に示されている１２番目のアドレスバッファの
プルアップトランジスタ４６ａと４６ｂはオンとなりラ
イン４２ａと４２ｂのレベルを持ち上げる。アドレスビ
ット１２に対するアドレスビットバッファの２つのハイ
レベルの出力と他のアドレスビットバッファの出力とに
より、図８に示したサブアレイ２００の２行のアドレス
を特定することができる。
【００６３】図５に示した回路が低電力リフレッシュモ
ードに設定されると、低電力／急速リフレッシュ信号Ｌ
Ｐ／ＦＲがハイレベルとなる（表１参照）。図７にＡ２
に対するアドレスビットバッファとして示されている１
２番目のアドレスビットバッファは、プルアップトラン
ジスタ４６ａと４６ｂをオフとし、選択トランジスタ４
４ａと４４ｂをオンとする。導通した選択トランジスタ
４４ａと４４ｂは（アドレスビットＡ１２に対応する）
リフレッシュカウンタ１５０からのカウントビット信号
Ｃ１２とＣ１２＼をライン４２へ通過させる。ライン４
２には反転信号が現れ、他の１１個のアドレスバッファ
出力と共にサブアレイ２００の行を選択する。ノーマル
リフレッシュモードでは２行がリフレッシュされるた
め、このアドレスモードを使った１６メガビットのメモ
リを低電力リフレッシュモードとして構成すると、通常
のリフレッシュモードに比べて１／２の電力消費で足り
る。
ードに設定されると、低電力／急速リフレッシュ信号Ｌ
Ｐ／ＦＲがハイレベルとなる（表１参照）。図７にＡ２
に対するアドレスビットバッファとして示されている１
２番目のアドレスビットバッファは、プルアップトラン
ジスタ４６ａと４６ｂをオフとし、選択トランジスタ４
４ａと４４ｂをオンとする。導通した選択トランジスタ
４４ａと４４ｂは（アドレスビットＡ１２に対応する）
リフレッシュカウンタ１５０からのカウントビット信号
Ｃ１２とＣ１２＼をライン４２へ通過させる。ライン４
２には反転信号が現れ、他の１１個のアドレスバッファ
出力と共にサブアレイ２００の行を選択する。ノーマル
リフレッシュモードでは２行がリフレッシュされるた
め、このアドレスモードを使った１６メガビットのメモ
リを低電力リフレッシュモードとして構成すると、通常
のリフレッシュモードに比べて１／２の電力消費で足り
る。
【００６４】１６メガビットのメモリ素子に４キロビッ
トのメモリ素子と同じ行アドレスが入力した場合、最初
の１１ビットの行アドレスバッファは、図４のアドレス
ビットＡ０に対する行アドレスバッファと同様に構成さ
れる。１２番目の行アドレスバッファは図４に示したＡ
２に対するアドレスビットバッファと同様に構成され
る。この１２番目のアドレスビットバッファは外部ユー
ザ若しくは外部システムと関連しているのが好ましい。
トのメモリ素子と同じ行アドレスが入力した場合、最初
の１１ビットの行アドレスバッファは、図４のアドレス
ビットＡ０に対する行アドレスバッファと同様に構成さ
れる。１２番目の行アドレスバッファは図４に示したＡ
２に対するアドレスビットバッファと同様に構成され
る。この１２番目のアドレスビットバッファは外部ユー
ザ若しくは外部システムと関連しているのが好ましい。
【００６５】図５に示した回路が４キロビット用メモリ
に設定されている場合、ノーマルリフレッシュモードと
するには低電力／急速リフレッシュ信号ＬＰ／ＦＲがハ
イレベルとなる。１２番目のアドレスビットバッファ
は、図４に示されているＡ２に対するアドレスビットバ
ッファと同じように構成されており、プルアップトラン
ジスタ４６ａと４６ｂをオフとし、選択トランジスタ４
４ａと４４ｂをオンとする。オンされた選択トランジス
タ４４ａと４４ｂは、１２番目のアドレスビットを外部
アドレスパッドからライン４２ａと４２ｂに通過させ
る。ライン４２ａと４２ｂには反転した信号が現れる。
反転した信号は、他の１１個のアドレスバッファ出力と
共に各サブアレイ２００における１つの行を選択する。
図５に示した回路が急速リフレッシュモードに設定され
た場合には、低電力／急速リフレッシュ信号ＬＰ／ＦＲ
がローレベルとなる（表１参照）。１２番目のアドレス
ビットバッファは、図４に示されているＡ２に対するア
ドレスビットバッファと同じように構成されており、プ
ルアップトランジスタ４６ａと４６ｂをオンとし、選択
トランジスタ４４ａと４４ｂをオフとする。オンされた
プルアップトランジスタ４６ａと４６ｂは、ライン４２
ａと４２ｂの電圧レベルをＶＣＣに引き上げる。ライン
４２ａと４２ｂはいずれも同じ信号状態、好ましくはハ
イレベルとなる。これらの信号は、他の１１個のアドレ
スバッファ出力と共に各サブアレイ２００における１つ
の行を選択する。従って、４キロのメモリの行アドレス
を受けているメモリ素子が急速リフレッシュモードに設
定されている場合には、図８に示されているメモリのサ
ブアレイ２００をリフレッシュするのに必要な時間は通
常のリフレッシュモードで必要とする時間の１／２とな
る。
に設定されている場合、ノーマルリフレッシュモードと
するには低電力／急速リフレッシュ信号ＬＰ／ＦＲがハ
イレベルとなる。１２番目のアドレスビットバッファ
は、図４に示されているＡ２に対するアドレスビットバ
ッファと同じように構成されており、プルアップトラン
ジスタ４６ａと４６ｂをオフとし、選択トランジスタ４
４ａと４４ｂをオンとする。オンされた選択トランジス
タ４４ａと４４ｂは、１２番目のアドレスビットを外部
アドレスパッドからライン４２ａと４２ｂに通過させ
る。ライン４２ａと４２ｂには反転した信号が現れる。
反転した信号は、他の１１個のアドレスバッファ出力と
共に各サブアレイ２００における１つの行を選択する。
図５に示した回路が急速リフレッシュモードに設定され
た場合には、低電力／急速リフレッシュ信号ＬＰ／ＦＲ
がローレベルとなる（表１参照）。１２番目のアドレス
ビットバッファは、図４に示されているＡ２に対するア
ドレスビットバッファと同じように構成されており、プ
ルアップトランジスタ４６ａと４６ｂをオンとし、選択
トランジスタ４４ａと４４ｂをオフとする。オンされた
プルアップトランジスタ４６ａと４６ｂは、ライン４２
ａと４２ｂの電圧レベルをＶＣＣに引き上げる。ライン
４２ａと４２ｂはいずれも同じ信号状態、好ましくはハ
イレベルとなる。これらの信号は、他の１１個のアドレ
スバッファ出力と共に各サブアレイ２００における１つ
の行を選択する。従って、４キロのメモリの行アドレス
を受けているメモリ素子が急速リフレッシュモードに設
定されている場合には、図８に示されているメモリのサ
ブアレイ２００をリフレッシュするのに必要な時間は通
常のリフレッシュモードで必要とする時間の１／２とな
る。
【００６６】図６は本発明の第２実施例を示したもので
ある。ブロック８０は図４に示したバッファ１１ａと同
様のアドレス入力バッファをトランジスタで構成した例
を示したものである。ブロック８０はバッファの役割を
果たしており、異なった技術が採用されている。例え
ば、ハイレベルが２．４ボルトでローレベルが０．８ボ
ルトのＴＴＬ入力は、ハイレベルが５．０ボルトでロー
レベルが０．０ボルトのＣＭＯＳ出力に変換される。
ある。ブロック８０は図４に示したバッファ１１ａと同
様のアドレス入力バッファをトランジスタで構成した例
を示したものである。ブロック８０はバッファの役割を
果たしており、異なった技術が採用されている。例え
ば、ハイレベルが２．４ボルトでローレベルが０．８ボ
ルトのＴＴＬ入力は、ハイレベルが５．０ボルトでロー
レベルが０．０ボルトのＣＭＯＳ出力に変換される。
【００６７】ブロック８０にはアドレスビットＡＸとア
ドレスイネーブル信号ＡＥが印加されている。アドレス
イネーブル信号ＡＥ（ローレベルで活性化）はアドレス
のセットアップ時間経過後に活性化される。このセット
アップ時間を設けることにより入力したアドレスの有効
性が保証される。アドレスイネーブル信号ＡＥが活性化
されていると、ブロック８０からアドレスが出力され
る。
ドレスイネーブル信号ＡＥが印加されている。アドレス
イネーブル信号ＡＥ（ローレベルで活性化）はアドレス
のセットアップ時間経過後に活性化される。このセット
アップ時間を設けることにより入力したアドレスの有効
性が保証される。アドレスイネーブル信号ＡＥが活性化
されていると、ブロック８０からアドレスが出力され
る。
【００６８】ブロック８２は図４に示したインバータ２
８と同様なインバータをトランジスタで構成したもの
で、ブロック８０から出力されるアドレスビットＡＸを
入力するよう接続されている。ブロック８０はアドレス
ビットＡＸを出力し、ブロック８２はアドレスビットＡ
Ｘの反転信号をブロック８４に出力する。
８と同様なインバータをトランジスタで構成したもの
で、ブロック８０から出力されるアドレスビットＡＸを
入力するよう接続されている。ブロック８０はアドレス
ビットＡＸを出力し、ブロック８２はアドレスビットＡ
Ｘの反転信号をブロック８４に出力する。
【００６９】ブロック８４は図４に示したパストランジ
スタ２６と同様の機能を有するパストランジスタを示し
たものである。ブロック８４には２対のｎ−チャンネル
トランジスタとｐ−チャンネルトランジスタが含まれて
いる。各トランジスタ対において、ｎ−チャンネルトラ
ンジスタのドレイン電極はｐ−チャンネルトランジスタ
のソース電極に接続されている。ｐ−チャンネルトラン
ジスタのゲート電極は、遅延ラッチ／通過信号Ｌ／Ｐを
入力するように接続されている。ｎ−チャンネルトラン
ジスタのゲート電極には遅延ラッチ／通過信号Ｌ／Ｐの
反転信号が印加される。トランジスタ９０、９２、８６
及び９６は、ブロック８４に入力する前にラッチ／通過
信号Ｌ／Ｐを遅延するための構成である。
スタ２６と同様の機能を有するパストランジスタを示し
たものである。ブロック８４には２対のｎ−チャンネル
トランジスタとｐ−チャンネルトランジスタが含まれて
いる。各トランジスタ対において、ｎ−チャンネルトラ
ンジスタのドレイン電極はｐ−チャンネルトランジスタ
のソース電極に接続されている。ｐ−チャンネルトラン
ジスタのゲート電極は、遅延ラッチ／通過信号Ｌ／Ｐを
入力するように接続されている。ｎ−チャンネルトラン
ジスタのゲート電極には遅延ラッチ／通過信号Ｌ／Ｐの
反転信号が印加される。トランジスタ９０、９２、８６
及び９６は、ブロック８４に入力する前にラッチ／通過
信号Ｌ／Ｐを遅延するための構成である。
【００７０】ＣＭＯＳパスゲートとして知られているこ
れらのトランジスタ対は、ｐ−チャンネル若しくはｎ−
チャンネルしきい値電圧が通過したアドレスビットＡＸ
上に現れるという効果をなくすために用いられている。
もしこれらを用いなかったら、ゲート電極とソース電極
間（ｎ−チャンネル）若しくはゲート電極とドレイン電
極間（ｐ−チャンネル）のしきい値電圧差のためアドレ
スビットＡＸの全電圧値は通過しないおそれがある。
れらのトランジスタ対は、ｐ−チャンネル若しくはｎ−
チャンネルしきい値電圧が通過したアドレスビットＡＸ
上に現れるという効果をなくすために用いられている。
もしこれらを用いなかったら、ゲート電極とソース電極
間（ｎ−チャンネル）若しくはゲート電極とドレイン電
極間（ｐ−チャンネル）のしきい値電圧差のためアドレ
スビットＡＸの全電圧値は通過しないおそれがある。
【００７１】ラッチ／通過信号Ｌ／Ｐがハイレベルのと
き、アドレスビットＡＸとその反転信号ＡＸ＼がブロッ
ク８４からブロック８６に出力される。ブロック８６は
図４に示されているインバータ３０をトランジスタで構
成したもので、アドレスビットＡＸ及びこの反転信号Ａ
Ｘ＼をラッチする役割を果たしている。また、ブロック
８４はアドレスビットＡＸとその反転信号ＡＸ＼をブロ
ック８８にも出力している。
き、アドレスビットＡＸとその反転信号ＡＸ＼がブロッ
ク８４からブロック８６に出力される。ブロック８６は
図４に示されているインバータ３０をトランジスタで構
成したもので、アドレスビットＡＸ及びこの反転信号Ａ
Ｘ＼をラッチする役割を果たしている。また、ブロック
８４はアドレスビットＡＸとその反転信号ＡＸ＼をブロ
ック８８にも出力している。
【００７２】ブロック８８は、図４に示されている選択
トランジスタ４４と同様の機能を有する構成を示したも
のである。ブロック８８にはｎ−チャンネルトランジス
タとｐ−チャンネルトランジスタの対が含まれており、
ｎ−チャンネルトランジスタのドレイン電極はｐ−チャ
ンネルトランジスタのソース電極に接続されている。ｎ
−チャンネルトランジスタのソース電極はｐ−チャンネ
ルトランジスタのドレイン電極に接続されている。ｎ−
チャンネルトランジスタのゲート電極は、低電力／急速
リフレッシュ信号ＬＰ／ＦＲ（図５に示した回路により
生成される）を入力するよう接続されている。ｐ−チャ
ンネルトランジスタのゲート電極には、低電力／急速リ
フレッシュ信号ＬＰ／ＦＲの反転信号が印加される。低
電力／急速リフレッシュ信号ＬＰ／ＦＲはプルアップト
ランジスタ４６のゲート電極に入力される。
トランジスタ４４と同様の機能を有する構成を示したも
のである。ブロック８８にはｎ−チャンネルトランジス
タとｐ−チャンネルトランジスタの対が含まれており、
ｎ−チャンネルトランジスタのドレイン電極はｐ−チャ
ンネルトランジスタのソース電極に接続されている。ｎ
−チャンネルトランジスタのソース電極はｐ−チャンネ
ルトランジスタのドレイン電極に接続されている。ｎ−
チャンネルトランジスタのゲート電極は、低電力／急速
リフレッシュ信号ＬＰ／ＦＲ（図５に示した回路により
生成される）を入力するよう接続されている。ｐ−チャ
ンネルトランジスタのゲート電極には、低電力／急速リ
フレッシュ信号ＬＰ／ＦＲの反転信号が印加される。低
電力／急速リフレッシュ信号ＬＰ／ＦＲはプルアップト
ランジスタ４６のゲート電極に入力される。
【００７３】ブロック８８は、低電力／急速リフレッシ
ュ信号ＬＰ／ＦＲとその反転信号ＬＰ／ＦＲ＼がそれぞ
れハイレベル及びローレベルのときに、アドレスビット
ＡＸとその反転信号ＡＸ＼をブロック９４に送る。トラ
ンジスタ１００、１０２、１０４、１０６、１０８及び
１１０により第１の３入力ＮＡＮＤゲートを構成する。
トランジスタ１１０、１１２、１１４、１１６、１１８
及び１２０により第２の３入力ＮＡＮＤゲートを構成す
る。これら２つのＮＡＮＤゲートはトランジスタ１１０
を共有するが、各ＮＡＮＤゲートはトランジスタ１１０
と等価な固有のトランジスタにより構成される。
ュ信号ＬＰ／ＦＲとその反転信号ＬＰ／ＦＲ＼がそれぞ
れハイレベル及びローレベルのときに、アドレスビット
ＡＸとその反転信号ＡＸ＼をブロック９４に送る。トラ
ンジスタ１００、１０２、１０４、１０６、１０８及び
１１０により第１の３入力ＮＡＮＤゲートを構成する。
トランジスタ１１０、１１２、１１４、１１６、１１８
及び１２０により第２の３入力ＮＡＮＤゲートを構成す
る。これら２つのＮＡＮＤゲートはトランジスタ１１０
を共有するが、各ＮＡＮＤゲートはトランジスタ１１０
と等価な固有のトランジスタにより構成される。
【００７４】第１と第２のＮＡＮＤゲートは、共に図４
に示されているブロック１６のＮＡＮＤゲート３２とイ
ンバータ３４及び図４に示されているブロック２０のＮ
ＡＮＤゲート３６の機能を有している。ブロック８８は
アドレスビットＡＸ＼とＡＸをそれぞれトランジスタ１
１８とバッファ出力イネーブル回路１６に供給する。他
のアドレスビットＡＹとＡＹ＼はそれぞれトランジスタ
１０４と１１６に印加され、ＮＡＮＤゲート３６（図
４）が機能する。アドレスビットＡＹとＡＹ＼は別のア
ドレスバッファ（図示せず）により供給される。
に示されているブロック１６のＮＡＮＤゲート３２とイ
ンバータ３４及び図４に示されているブロック２０のＮ
ＡＮＤゲート３６の機能を有している。ブロック８８は
アドレスビットＡＸ＼とＡＸをそれぞれトランジスタ１
１８とバッファ出力イネーブル回路１６に供給する。他
のアドレスビットＡＹとＡＹ＼はそれぞれトランジスタ
１０４と１１６に印加され、ＮＡＮＤゲート３６（図
４）が機能する。アドレスビットＡＹとＡＹ＼は別のア
ドレスバッファ（図示せず）により供給される。
【００７５】遅延ラッチ／通過信号Ｌ／Ｐはトランジス
タ１１０に入力し第１と第２のＮＡＮＤゲートを活性化
若しくは非活性化する。これによりＮＡＮＤゲート３２
とインバータ３４に、図４に示す如くアドレスデコーダ
回路２０にアドレスビットを通過させる機能を与えてい
る。トランジスタ対１２２と１２４及び１２６と１２８
により図４に示したインバータ３４が構成される。これ
らのインバータは、第１と第２のＮＡＮＤゲートの出力
を反転し、疑似アドレスビットＪとＫを供給している。
疑似アドレスビットＪとＫは、他の同様な構成を有する
アドレスバッファから出力される疑似アドレスビットと
共に、例えば、図８に示したサブアレイ２００に供給さ
れる前に別のデコーダに供給される。
タ１１０に入力し第１と第２のＮＡＮＤゲートを活性化
若しくは非活性化する。これによりＮＡＮＤゲート３２
とインバータ３４に、図４に示す如くアドレスデコーダ
回路２０にアドレスビットを通過させる機能を与えてい
る。トランジスタ対１２２と１２４及び１２６と１２８
により図４に示したインバータ３４が構成される。これ
らのインバータは、第１と第２のＮＡＮＤゲートの出力
を反転し、疑似アドレスビットＪとＫを供給している。
疑似アドレスビットＪとＫは、他の同様な構成を有する
アドレスバッファから出力される疑似アドレスビットと
共に、例えば、図８に示したサブアレイ２００に供給さ
れる前に別のデコーダに供給される。
【００７６】次に図６に示した第２実施例の動作につい
て説明する。入力ＡＸ（＝０）がブロック８０に入力さ
れる。アドレスイネーブル信号が活性化すると（ローレ
ベル）、ブロック８０はアドレスビットＡＸをブロック
８２に通過し、ブロック８２はブロック８０からの出力
（ＡＸ）を反転する。ブロック８４はアドレスビットＡ
Ｘ（０）をブロック８０から受け取り、ブロック８２か
らアドレスビットＡＸを受け取る。ブロック８４は、ア
ドレスビットＡＸとＡＸ＼をラッチ／通過信号Ｌ／Ｐが
ハイレベルのときにブロック８６に送り、ブロック８６
はアドレスビットＡＸとＡＸ＼をラッチする。
て説明する。入力ＡＸ（＝０）がブロック８０に入力さ
れる。アドレスイネーブル信号が活性化すると（ローレ
ベル）、ブロック８０はアドレスビットＡＸをブロック
８２に通過し、ブロック８２はブロック８０からの出力
（ＡＸ）を反転する。ブロック８４はアドレスビットＡ
Ｘ（０）をブロック８０から受け取り、ブロック８２か
らアドレスビットＡＸを受け取る。ブロック８４は、ア
ドレスビットＡＸとＡＸ＼をラッチ／通過信号Ｌ／Ｐが
ハイレベルのときにブロック８６に送り、ブロック８６
はアドレスビットＡＸとＡＸ＼をラッチする。
【００７７】ブロック８４はまたアドレスビットＡＸと
ＡＸ＼を選択トランジスタを有するブロック８８にも送
る。ここで、もし可変ビット選択コントローラ５０が低
電力モードに設定されていると、低電力／急速リフレッ
シュ信号ＬＰ／ＦＲがハイレベルとなり、ラッチされて
いたアドレスビットＡＸとＡＸ＼をブロック９４へ送
る。
ＡＸ＼を選択トランジスタを有するブロック８８にも送
る。ここで、もし可変ビット選択コントローラ５０が低
電力モードに設定されていると、低電力／急速リフレッ
シュ信号ＬＰ／ＦＲがハイレベルとなり、ラッチされて
いたアドレスビットＡＸとＡＸ＼をブロック９４へ送
る。
【００７８】アドレスビットＡＹとＡＹ＼がそれぞれ１
と０ならば、アドレスビットＡＸとＡＸ＼はそれぞれ１
と０であり、次のような状態となる。即ち、アドレス信
号ＡＹ（＝１）がトランジスタ１０２に印加されてトラ
ンジスタ１０２をオフとし、またトランジスタ１０４は
オンとなる。アドレスビットＡＸはトランジスタ１００
に印加されてトランジスタ１００をオンとし、またトラ
ンジスタ１０６はオフとなる。ローレベルのラッチ／通
過信号Ｌ／Ｐは遅延され、反転されてトランジスタ１１
０をオンとする。しかしながら、トランジスタ１０６が
オフであるので、電源電圧ＶＣＣを供給する電源と電圧
ＶＳＳ（例えば、アース）を供給する第２の電源の間の
線路は遮断される。従って、ライン１３４はトランジス
タ１００によりハイレベルに引き上げられるので高電圧
となり、このライン１３４上の高電圧はトランジスタ１
２２と１２４のゲート電極に印加される。トランジスタ
バッファラッチ回路１２はオフ、トランジスタ１２４は
オンとなりライン１３６を低電圧（ＶＳＳ）にする。よ
って、疑似アドレスビットＪはローレベルとなる。
と０ならば、アドレスビットＡＸとＡＸ＼はそれぞれ１
と０であり、次のような状態となる。即ち、アドレス信
号ＡＹ（＝１）がトランジスタ１０２に印加されてトラ
ンジスタ１０２をオフとし、またトランジスタ１０４は
オンとなる。アドレスビットＡＸはトランジスタ１００
に印加されてトランジスタ１００をオンとし、またトラ
ンジスタ１０６はオフとなる。ローレベルのラッチ／通
過信号Ｌ／Ｐは遅延され、反転されてトランジスタ１１
０をオンとする。しかしながら、トランジスタ１０６が
オフであるので、電源電圧ＶＣＣを供給する電源と電圧
ＶＳＳ（例えば、アース）を供給する第２の電源の間の
線路は遮断される。従って、ライン１３４はトランジス
タ１００によりハイレベルに引き上げられるので高電圧
となり、このライン１３４上の高電圧はトランジスタ１
２２と１２４のゲート電極に印加される。トランジスタ
バッファラッチ回路１２はオフ、トランジスタ１２４は
オンとなりライン１３６を低電圧（ＶＳＳ）にする。よ
って、疑似アドレスビットＪはローレベルとなる。
【００７９】アドレスビットＡＹ＼（＝０）はトランジ
スタ１１６に印加され、トランジスタ１１６をオフと
し、同時にトランジスタ１１４はオンとなる。アドレス
ビットＡＸ＼（＝１）はトランジスタ１１８に印加さ
れ、トランジスタ１１８をオンとし、このときトランジ
スタ１１２はオフとなる。ローレベルのラッチ／通過信
号Ｌ／Ｐは遅延され、反転されてトランジスタ１１０を
オンとする。しかしながら、トランジスタ１１６がオフ
であるので、電源電圧ＶＣＣを供給する電源と電圧ＶＳ
Ｓ（例えば、アース）を供給する第２の電源の間の線路
は遮断される。従って、ライン１３８はトランジスタ１
１４によりハイレベルに引き上げられるので高電圧とな
り、このライン１３８上の高電圧はトランジスタ１２６
と１２８のゲート電極に印加される。トランジスタ１２
６はオフ、トランジスタ１２８はオンとなり、ライン１
４０を低電圧（ＶＳＳ）にする。よって、疑似アドレス
ビットＫはローレベルとなる。
スタ１１６に印加され、トランジスタ１１６をオフと
し、同時にトランジスタ１１４はオンとなる。アドレス
ビットＡＸ＼（＝１）はトランジスタ１１８に印加さ
れ、トランジスタ１１８をオンとし、このときトランジ
スタ１１２はオフとなる。ローレベルのラッチ／通過信
号Ｌ／Ｐは遅延され、反転されてトランジスタ１１０を
オンとする。しかしながら、トランジスタ１１６がオフ
であるので、電源電圧ＶＣＣを供給する電源と電圧ＶＳ
Ｓ（例えば、アース）を供給する第２の電源の間の線路
は遮断される。従って、ライン１３８はトランジスタ１
１４によりハイレベルに引き上げられるので高電圧とな
り、このライン１３８上の高電圧はトランジスタ１２６
と１２８のゲート電極に印加される。トランジスタ１２
６はオフ、トランジスタ１２８はオンとなり、ライン１
４０を低電圧（ＶＳＳ）にする。よって、疑似アドレス
ビットＫはローレベルとなる。
【００８０】もし可変ビット選択コントローラ５０が急
速リフレッシュモードに設定されていると、低電力／急
速リフレッシュ信号ＬＰ／ＦＲがローレベルとなり、ラ
ッチされていたアドレスビットＡＸとＡＸ＼をブロック
９４へ送るのを阻止する。代わりに、プルアップトラン
ジスタ４６がオンとなりライン１３０と１３２を高電圧
に引き上げる。かくして、ブロック９４にはＡＸとＡＸ
＼として２つのハイレベル入力が供給されることにな
る。
速リフレッシュモードに設定されていると、低電力／急
速リフレッシュ信号ＬＰ／ＦＲがローレベルとなり、ラ
ッチされていたアドレスビットＡＸとＡＸ＼をブロック
９４へ送るのを阻止する。代わりに、プルアップトラン
ジスタ４６がオンとなりライン１３０と１３２を高電圧
に引き上げる。かくして、ブロック９４にはＡＸとＡＸ
＼として２つのハイレベル入力が供給されることにな
る。
【００８１】アドレスビットＡＹとＡＹ＼がそれぞれ１
と０ならば、アドレスビットＡＸとＡＸ＼はそれぞれ１
と１であり、次のような状態となる。即ち、アドレス信
号ＡＹ（＝１）がトランジスタ１０２に印加されてトラ
ンジスタ１０２をオフとし、またトランジスタ１０４は
オンとなる。アドレスビットＡＸはトランジスタ１００
に印加されてトランジスタ１００をオフとし、このとき
トランジスタ１０６はオンとなる。ローレベルのラッチ
／通過信号Ｌ／Ｐは遅延され、反転されてトランジスタ
１１０をオンとする。オン状態にあるトランジスタ１０
４と１０６により、電圧ＶＳＳ（例えば、アース）を供
給する第２の電源とライン１３４の間に線路が形成され
る。そして、ライン１３４は低電圧ＶＳＳとなる。この
ライン１３４上の低電圧はトランジスタ１２２と１２４
のゲート電極に印可される。その結果、トランジスタ１
２２はオンとなり、トランジスタ１２４はオフとなっ
て、ライン１３６を高電圧（ＶＣＣ）に引き上げる。よ
って、疑似アドレスビットＪはハイレベルとなる。
と０ならば、アドレスビットＡＸとＡＸ＼はそれぞれ１
と１であり、次のような状態となる。即ち、アドレス信
号ＡＹ（＝１）がトランジスタ１０２に印加されてトラ
ンジスタ１０２をオフとし、またトランジスタ１０４は
オンとなる。アドレスビットＡＸはトランジスタ１００
に印加されてトランジスタ１００をオフとし、このとき
トランジスタ１０６はオンとなる。ローレベルのラッチ
／通過信号Ｌ／Ｐは遅延され、反転されてトランジスタ
１１０をオンとする。オン状態にあるトランジスタ１０
４と１０６により、電圧ＶＳＳ（例えば、アース）を供
給する第２の電源とライン１３４の間に線路が形成され
る。そして、ライン１３４は低電圧ＶＳＳとなる。この
ライン１３４上の低電圧はトランジスタ１２２と１２４
のゲート電極に印可される。その結果、トランジスタ１
２２はオンとなり、トランジスタ１２４はオフとなっ
て、ライン１３６を高電圧（ＶＣＣ）に引き上げる。よ
って、疑似アドレスビットＪはハイレベルとなる。
【００８２】アドレスビットＡＹ＼（＝０）はトランジ
スタ１１６に印加され、トランジスタ１１６をオフと
し、同時にトランジスタ１１４はオンとなる。アドレス
ビットＡＸ＼（＝１）はトランジスタ１１８に印加さ
れ、トランジスタ１１８をオンとし、このときトランジ
スタ１１２はオフとなる。ローレベルのラッチ／通過信
号Ｌ／Ｐは遅延され、反転されてトランジスタ１１０を
オンとする。しかしながら、トランジスタ１１６がオフ
であるので、電源電圧ＶＣＣを供給する電源と電圧ＶＳ
Ｓ（例えば、アース）を供給する第２の電源の間の線路
は遮断される。従って、ライン１３８はトランジスタ１
１４によりハイレベルに引き上げられるので高電圧とな
り、このライン１３８上の高電圧はトランジスタ１２６
と１２８のゲート電極に印加される。トランジスタ１２
６はオフ、トランジスタ１２８はオンとなり、ライン１
４０を低電圧（ＶＳＳ）にする。よって、疑似アドレス
ビットＫはローレベルとなる。
スタ１１６に印加され、トランジスタ１１６をオフと
し、同時にトランジスタ１１４はオンとなる。アドレス
ビットＡＸ＼（＝１）はトランジスタ１１８に印加さ
れ、トランジスタ１１８をオンとし、このときトランジ
スタ１１２はオフとなる。ローレベルのラッチ／通過信
号Ｌ／Ｐは遅延され、反転されてトランジスタ１１０を
オンとする。しかしながら、トランジスタ１１６がオフ
であるので、電源電圧ＶＣＣを供給する電源と電圧ＶＳ
Ｓ（例えば、アース）を供給する第２の電源の間の線路
は遮断される。従って、ライン１３８はトランジスタ１
１４によりハイレベルに引き上げられるので高電圧とな
り、このライン１３８上の高電圧はトランジスタ１２６
と１２８のゲート電極に印加される。トランジスタ１２
６はオフ、トランジスタ１２８はオンとなり、ライン１
４０を低電圧（ＶＳＳ）にする。よって、疑似アドレス
ビットＫはローレベルとなる。
【００８３】ラッチ／通過信号Ｌ／Ｐはアドレス伝送信
号ＡＤＤＸＦＥＲ及び図４に示したアドレスバッファイ
ネーブル信号ＡＢＥの両方の機能を有するのが好まし
い。
号ＡＤＤＸＦＥＲ及び図４に示したアドレスバッファイ
ネーブル信号ＡＢＥの両方の機能を有するのが好まし
い。
【００８４】図６に示した回路を多ビットアドレス信号
用に構成し直すことができる。あるいは、図６に示した
回路で、従来の行アドレス回路で用いられていたアドレ
スバッファを１つ若しくは複数採用するようにすること
も可能である。
用に構成し直すことができる。あるいは、図６に示した
回路で、従来の行アドレス回路で用いられていたアドレ
スバッファを１つ若しくは複数採用するようにすること
も可能である。
【００８５】次に図７を参照しながら本発明の第３実施
例について説明する。図７に示した実施例は図４に示し
た実施例を変形したものである。この変形例では、選択
トランジスタ４４ｃと４４ｄそれにプルアップトランジ
スタ４６ｃと４６ｄそれぞれのゲート電極と電源電圧Ｖ
ＣＣを供給する電源との接続を解いている。選択トラン
ジスタ４４ｃと４４ｄそれにプルアップトランジスタ４
６ｃと４６ｄのゲート電極はライン１４９に接続されて
おり、信号ＦＡＳＴＲＦＲ＼が印加される。ライン１４
８は信号ＬＯＷＰＷＲを選択トランジスタ４４ａと４４
ｂ及びプルアップトランジスタ４６ａと４６ｂのゲート
電極に印加している。
例について説明する。図７に示した実施例は図４に示し
た実施例を変形したものである。この変形例では、選択
トランジスタ４４ｃと４４ｄそれにプルアップトランジ
スタ４６ｃと４６ｄそれぞれのゲート電極と電源電圧Ｖ
ＣＣを供給する電源との接続を解いている。選択トラン
ジスタ４４ｃと４４ｄそれにプルアップトランジスタ４
６ｃと４６ｄのゲート電極はライン１４９に接続されて
おり、信号ＦＡＳＴＲＦＲ＼が印加される。ライン１４
８は信号ＬＯＷＰＷＲを選択トランジスタ４４ａと４４
ｂ及びプルアップトランジスタ４６ａと４６ｂのゲート
電極に印加している。
【００８６】図７に示した第３実施例では、３つのモー
ドで動作が行われる。ノーマルリフレッシュモードで
は、信号ＬＯＷＰＷＲはローレベルであり、カウントビ
ットＣ２とＣ２＼のアドレスデコーダ回路２０への通過
を阻止することによりＡ２バッファを非活性化する。プ
ルアップトランジスタ４６ａはオンして高電圧をライン
４２ａと４２ｂに供給する。信号ＦＡＳＴＲＦＲ＼はハ
イレベルであり、Ａ１バッファを活性化してアドレスビ
ットＡ１とＡ１＼のアドレスデコーダ回路２０への通過
を可能にする。図７に示した実施例からわかるように、
ノーマルモードではワード線信号ＷＬ０〜ＷＬ７のうち
の２つの信号が活性化される。
ドで動作が行われる。ノーマルリフレッシュモードで
は、信号ＬＯＷＰＷＲはローレベルであり、カウントビ
ットＣ２とＣ２＼のアドレスデコーダ回路２０への通過
を阻止することによりＡ２バッファを非活性化する。プ
ルアップトランジスタ４６ａはオンして高電圧をライン
４２ａと４２ｂに供給する。信号ＦＡＳＴＲＦＲ＼はハ
イレベルであり、Ａ１バッファを活性化してアドレスビ
ットＡ１とＡ１＼のアドレスデコーダ回路２０への通過
を可能にする。図７に示した実施例からわかるように、
ノーマルモードではワード線信号ＷＬ０〜ＷＬ７のうち
の２つの信号が活性化される。
【００８７】低電力モードにおいては、信号ＬＯＷＰＷ
Ｒはハイレベルであり、Ａ２バッファを活性化してカウ
ントビットＣ２とＣ２＼をアドレスデコーダ回路２０に
通過させる。信号ＦＡＳＴＲＦＲ＼はハイレベルであ
り、Ａ１バッファを活性化してアドレスビットＡ１及び
Ａ１＼をアドレスデコーダ回路２０へ通過させる。図７
に示した実施例から、もしアドレス信号Ａ０〜Ａ２がそ
れぞれ１、０、１であれば、低電力モードにおいてはイ
ネーブル信号ＷＬ５が活性化されることがわかる。
Ｒはハイレベルであり、Ａ２バッファを活性化してカウ
ントビットＣ２とＣ２＼をアドレスデコーダ回路２０に
通過させる。信号ＦＡＳＴＲＦＲ＼はハイレベルであ
り、Ａ１バッファを活性化してアドレスビットＡ１及び
Ａ１＼をアドレスデコーダ回路２０へ通過させる。図７
に示した実施例から、もしアドレス信号Ａ０〜Ａ２がそ
れぞれ１、０、１であれば、低電力モードにおいてはイ
ネーブル信号ＷＬ５が活性化されることがわかる。
【００８８】急速リフレッシュモードでは、信号ＬＯＷ
ＰＷＲはローレベルであり、カウントビットＣ２とＣ２
＼のアドレスデコーダ回路２０への通過を阻止すること
によりＡ２バッファを非活性化する。プルアップトラン
ジスタ４６ａと４６ｂはオンして高電圧をライン４２ａ
と４２ｂに供給する。信号ＦＡＳＴＲＦＲ＼はローレベ
ルであり、カウントビットＣ１とＣ１＼のアドレスデコ
ーダ回路２０への通過を阻止することによりＡ１バッフ
ァを非活性化する。プルアップトランジスタ４６ｃと４
６ｄはオンして高電圧をライン４２ｃと４２ｄに供給す
る。図７に示した実施例から、もしアドレス信号Ａ０〜
Ａ２がそれぞれ１、０、１であれば、急速リフレッシュ
モードにおいてはイネーブル信号ＷＬ１、ＷＬ３、ＷＬ
５及びＷＬ７が活性化されることがわかる。
ＰＷＲはローレベルであり、カウントビットＣ２とＣ２
＼のアドレスデコーダ回路２０への通過を阻止すること
によりＡ２バッファを非活性化する。プルアップトラン
ジスタ４６ａと４６ｂはオンして高電圧をライン４２ａ
と４２ｂに供給する。信号ＦＡＳＴＲＦＲ＼はローレベ
ルであり、カウントビットＣ１とＣ１＼のアドレスデコ
ーダ回路２０への通過を阻止することによりＡ１バッフ
ァを非活性化する。プルアップトランジスタ４６ｃと４
６ｄはオンして高電圧をライン４２ｃと４２ｄに供給す
る。図７に示した実施例から、もしアドレス信号Ａ０〜
Ａ２がそれぞれ１、０、１であれば、急速リフレッシュ
モードにおいてはイネーブル信号ＷＬ１、ＷＬ３、ＷＬ
５及びＷＬ７が活性化されることがわかる。
【００８９】ノーマルリフレッシュモードにおいては、
信号ＦＡＳＴＲＦＲ＼若しくは信号ＬＯＷＰＷＲのいず
れかが他方の信号がローレベルの間ハイレベルとなって
いる。また、アドレスビットＡｌ，Ａ１＼若しくはＡ
２，Ａ２＼のいずれかのアドレスビット対が他方のアド
レスビット対が通過している間は通過を阻止されてい
る。
信号ＦＡＳＴＲＦＲ＼若しくは信号ＬＯＷＰＷＲのいず
れかが他方の信号がローレベルの間ハイレベルとなって
いる。また、アドレスビットＡｌ，Ａ１＼若しくはＡ
２，Ａ２＼のいずれかのアドレスビット対が他方のアド
レスビット対が通過している間は通過を阻止されてい
る。
【００９０】信号ＬＯＷＰＷＲ及びＦＡＳＴＲＦＲ＼は
図１２に示される回路により生成される。図１２の回路
はメモリ素子がリフレッシュモードであるときに動作す
るようになっている。低電力モード、ノーマルリフレッ
シュモード若しくは急速リフレッシュモードに制御すべ
くユーザがオンチップ上で発生する信号、あるいは他の
回路が発生する信号に応答して図１２に示した回路を動
作するようにしてもよい。
図１２に示される回路により生成される。図１２の回路
はメモリ素子がリフレッシュモードであるときに動作す
るようになっている。低電力モード、ノーマルリフレッ
シュモード若しくは急速リフレッシュモードに制御すべ
くユーザがオンチップ上で発生する信号、あるいは他の
回路が発生する信号に応答して図１２に示した回路を動
作するようにしてもよい。
【００９１】図１１を参照しながら、信号ＦＡＳＴＲＦ
Ｒ＼及び信号ＬＯＷＰＷＲの生成について説明する。ト
ランジスタ２２０、２２２及び２２４のソース・ドレイ
ンパスは電圧ＶＣＣＩＮＴを供給する電源とＶＳＳ（例
えば、アース）を供給する別の電源の間に直列に接続さ
れている。トランジスタ２２０のゲート電極にはバッフ
ァに入力されていた行アドレスストローブ（”ＲＡ
Ｓ”）パッド信号ＲＡＳＢＰが印加される。トランジス
タ２２２及び２２４のゲート電極にはバッファに入力さ
れていた列アドレスストローブ（”ＣＡＳ”）パッド信
号ＣＡＳＢＰが印加される。クロス結合されたインバー
タ２２６と２２８はノード２３０に接続されている。ノ
ード２３０からはリフレッシュ信号ＲＦＲが取り出され
る。
Ｒ＼及び信号ＬＯＷＰＷＲの生成について説明する。ト
ランジスタ２２０、２２２及び２２４のソース・ドレイ
ンパスは電圧ＶＣＣＩＮＴを供給する電源とＶＳＳ（例
えば、アース）を供給する別の電源の間に直列に接続さ
れている。トランジスタ２２０のゲート電極にはバッフ
ァに入力されていた行アドレスストローブ（”ＲＡ
Ｓ”）パッド信号ＲＡＳＢＰが印加される。トランジス
タ２２２及び２２４のゲート電極にはバッファに入力さ
れていた列アドレスストローブ（”ＣＡＳ”）パッド信
号ＣＡＳＢＰが印加される。クロス結合されたインバー
タ２２６と２２８はノード２３０に接続されている。ノ
ード２３０からはリフレッシュ信号ＲＦＲが取り出され
る。
【００９２】図１１に示した回路は、信号ＣＡＳＢＰが
ローレベルで信号ＲＡＳＢＰがハイレベルのときリフレ
ッシュ信号ＲＦＲを生成する。インバータ２２１は信号
ＲＡＳＢＰを反転してローレベルの信号をトランジスタ
２２０に供給する。トランジスタ２２０及び２２２はオ
ンしてノード２３０に電圧ＶＣＣを印加する。トランジ
スタ２２４はオフとなりノード２３０とアースとを非接
続とする。リフレッシュ信号ＲＦＲはノード２３０から
ハイレベル状態で取り出される。
ローレベルで信号ＲＡＳＢＰがハイレベルのときリフレ
ッシュ信号ＲＦＲを生成する。インバータ２２１は信号
ＲＡＳＢＰを反転してローレベルの信号をトランジスタ
２２０に供給する。トランジスタ２２０及び２２２はオ
ンしてノード２３０に電圧ＶＣＣを印加する。トランジ
スタ２２４はオフとなりノード２３０とアースとを非接
続とする。リフレッシュ信号ＲＦＲはノード２３０から
ハイレベル状態で取り出される。
【００９３】図１２は信号ＬＯＷＰＷＲ及び信号ＦＡＳ
ＴＲＦＲ＼を発生するための回路構成を示したものであ
る。インバータ２４０及び２４２は直列に接続され、イ
ンバータ２４０にはセルフリフレッシュモード信号ＳＲ
Ｍが印加される。セルフリフレッシュモード信号ＳＲＭ
（アクティブハイ）は、「ＲＡＳ前ＣＡＳ」に応答して
図示しない回路により生成される。その後、ＣＡＳとＲ
ＡＳは１００マイクロ秒間維持しておくのが好ましい。
インバータ２４２の出力端子からは信号ＬＯＷＰＷＲが
出力される。
ＴＲＦＲ＼を発生するための回路構成を示したものであ
る。インバータ２４０及び２４２は直列に接続され、イ
ンバータ２４０にはセルフリフレッシュモード信号ＳＲ
Ｍが印加される。セルフリフレッシュモード信号ＳＲＭ
（アクティブハイ）は、「ＲＡＳ前ＣＡＳ」に応答して
図示しない回路により生成される。その後、ＣＡＳとＲ
ＡＳは１００マイクロ秒間維持しておくのが好ましい。
インバータ２４２の出力端子からは信号ＬＯＷＰＷＲが
出力される。
【００９４】論理ゲート２４１（図示の場合ＮＡＮＤゲ
ート）がインバータ２４０の出力端子に接続されてい
る。ＮＡＮＤゲート２４１の一入力には、図１１に示し
た回路からリフレッシュ信号ＲＦＲが印加される。ＮＡ
ＮＤゲート２４１は信号ＦＡＳＴＲＦＲ＼を出力する。
ート）がインバータ２４０の出力端子に接続されてい
る。ＮＡＮＤゲート２４１の一入力には、図１１に示し
た回路からリフレッシュ信号ＲＦＲが印加される。ＮＡ
ＮＤゲート２４１は信号ＦＡＳＴＲＦＲ＼を出力する。
【００９５】表２は図バッファラッチ回路１２の入出力
関係を示したものである。
関係を示したものである。
【００９６】
【表２】
【００９７】図７に示したリフレッシュカウンタ１５０
には、図１１の回路により生成されたリフレッシュ信号
ＲＦＲが印加される。リフレッシュカウンタ１５０には
またインクレメント信号ＩＮＣＸが印加される。ここ
で、Ｘはカウントビット信号を入力するアドレスバッフ
ァの数に等しい数値を表している。インクレメント信号
ＩＮＣＸは図１３に示した回路により生成される。図１
３に示されているように、信号ＩＮＣ０，ＩＮＣ１及び
ＩＮＣ２が生成される。信号ＩＮＣ０は電圧ＶＣＣによ
り与えられる信号である。信号ＩＮＣ１はアドレスビッ
トＡ０に対するアドレスバッファの出力として与えられ
る信号である。信号ＩＮＣ２は論理回路２５０（図示の
場合ＡＮＤゲート）の出力として与えられる信号であ
る。論理ゲート２５０の入力にはアドレスビットＡ０と
Ａ１が印加される。アドレスビットＡ１はＡ１用のアド
レスバッファの出力として与えられる。
には、図１１の回路により生成されたリフレッシュ信号
ＲＦＲが印加される。リフレッシュカウンタ１５０には
またインクレメント信号ＩＮＣＸが印加される。ここ
で、Ｘはカウントビット信号を入力するアドレスバッフ
ァの数に等しい数値を表している。インクレメント信号
ＩＮＣＸは図１３に示した回路により生成される。図１
３に示されているように、信号ＩＮＣ０，ＩＮＣ１及び
ＩＮＣ２が生成される。信号ＩＮＣ０は電圧ＶＣＣによ
り与えられる信号である。信号ＩＮＣ１はアドレスビッ
トＡ０に対するアドレスバッファの出力として与えられ
る信号である。信号ＩＮＣ２は論理回路２５０（図示の
場合ＡＮＤゲート）の出力として与えられる信号であ
る。論理ゲート２５０の入力にはアドレスビットＡ０と
Ａ１が印加される。アドレスビットＡ１はＡ１用のアド
レスバッファの出力として与えられる。
【００９８】図１４は、図７に示したリフレッシュカウ
ンタ１５０の構成例を示したものである。論理ゲート２
６０（図示の場合ＮＯＲゲート）の入力には、信号ＲＡ
ＳＢＰと、クロック信号φcと、インバータ２６２の出
力が印加されている。インバータ２６２には図１１に示
した回路により生成されるリフレッシュ信号ＲＦＲが入
力する。クロック信号φcは行アドレスがラッチされた
後にローレベルからハイレベルへ立ち上がる。論理ゲー
ト２６４の入力には、インバータ２６２の出力と、イン
バータ２６３を介して供給されるクロック信号φcとイ
ンバータ２６６の出力とが印加される。インバータ２６
６にはインクレメント信号ＩＮＣＸが入力する。ここ
で、Ｘは図１１に示した回路が接続されるアドレスビッ
トバッファに対応している。別言すれば、図１４に示し
た回路の数はアドレスバッファの数に等しいということ
である。
ンタ１５０の構成例を示したものである。論理ゲート２
６０（図示の場合ＮＯＲゲート）の入力には、信号ＲＡ
ＳＢＰと、クロック信号φcと、インバータ２６２の出
力が印加されている。インバータ２６２には図１１に示
した回路により生成されるリフレッシュ信号ＲＦＲが入
力する。クロック信号φcは行アドレスがラッチされた
後にローレベルからハイレベルへ立ち上がる。論理ゲー
ト２６４の入力には、インバータ２６２の出力と、イン
バータ２６３を介して供給されるクロック信号φcとイ
ンバータ２６６の出力とが印加される。インバータ２６
６にはインクレメント信号ＩＮＣＸが入力する。ここ
で、Ｘは図１１に示した回路が接続されるアドレスビッ
トバッファに対応している。別言すれば、図１４に示し
た回路の数はアドレスバッファの数に等しいということ
である。
【００９９】論理ゲート２６０の出力はトランジスタ２
６８と２７０のゲート電極に印加される。トランジスタ
２６８のソース・ドレインパスはノード２７２とカウン
トビット信号ＣＸを与える端子の間に接続されている。
トランジスタ２７０のソース・ドレインパスはノード２
７４とカウントビット信号の反転信号ＣＸ＼を供給する
端子の間に接続されている。クロス結合されたインバー
タ２７６と２７８がノード２７２と２７４の間に接続さ
れている。
６８と２７０のゲート電極に印加される。トランジスタ
２６８のソース・ドレインパスはノード２７２とカウン
トビット信号ＣＸを与える端子の間に接続されている。
トランジスタ２７０のソース・ドレインパスはノード２
７４とカウントビット信号の反転信号ＣＸ＼を供給する
端子の間に接続されている。クロス結合されたインバー
タ２７６と２７８がノード２７２と２７４の間に接続さ
れている。
【０１００】トランジスタ２８０と２８２のソース・ド
レインパスはノード２７２とアース間に接続されてい
る。トランジスタ２８０のゲート電極にはバッファに入
力されていたアドレスビットＢＡＸが印加される。アド
レスビットＢＡＸはＡＸアドレスビット用のバッファ出
力である。トランジスタ２８２のゲート電極はＮＯＲゲ
ート２６４の出力に接続されている。
レインパスはノード２７２とアース間に接続されてい
る。トランジスタ２８０のゲート電極にはバッファに入
力されていたアドレスビットＢＡＸが印加される。アド
レスビットＢＡＸはＡＸアドレスビット用のバッファ出
力である。トランジスタ２８２のゲート電極はＮＯＲゲ
ート２６４の出力に接続されている。
【０１０１】トランジスタ２８４と２８６のソース・ド
レインパスはノード２７４とアース間に直列に接続され
ている。トランジスタ２８４のゲート電極にはバッファ
に入力されていた反転アドレスビットＢＡＸ＼が印加さ
れる。ＢＡＸ＼はＡＸアドレスビット用のアドレスバッ
ファ出力である。トランジスタ２８６のゲート電極はＮ
ＯＲゲート２６４の出力に接続されている。
レインパスはノード２７４とアース間に直列に接続され
ている。トランジスタ２８４のゲート電極にはバッファ
に入力されていた反転アドレスビットＢＡＸ＼が印加さ
れる。ＢＡＸ＼はＡＸアドレスビット用のアドレスバッ
ファ出力である。トランジスタ２８６のゲート電極はＮ
ＯＲゲート２６４の出力に接続されている。
【０１０２】信号ＲＡＳＢＰとリフレッシュ信号ＲＦＲ
により図１４に示した回路からカウントビットＣＸとＣ
Ｘ＼が出力され、必要であればカウントビットをインク
リメントする。ユーザにより若しくはシステムによりリ
フレッシュモードにされると、信号ＲＡＳＢＰとリフレ
ッシュ信号ＲＦＲはそれぞれローレベルとハイレベルに
なる。クロック信号φcがローレベルのとき、信号ＣＸ
とＣＸ＼はそれぞれ対応するアドレスバッファにラッチ
される。このラッチ動作は論理ゲート２６０の全ての入
力がローレベルのときに行わ、論理ゲート２６０はハイ
レベルの信号を出力する。このハイレベルの信号はトラ
ンジスタ２６８と２７０のゲート電極に印加され、これ
らのトランジスタをオンとする。トランジスタ２６８と
２７０がオンとなったことにより、ノード２７２と２７
４には対応するアドレスバッファの電圧が供給されるこ
とになる。例えば、ノード２７２の電圧値がハイレベル
のとき、図７の非反転ライン１８ａ，１８ｃ若しくは１
８ｅのうちの１つはハイレベルの電圧値に設定される。
ノード２７４の電圧値はノード２７２の電圧値の反転値
であるので、反転ライン１８ｂ，１８ｄ若しくは１８ｆ
のうちの１つはオン状態のトランジスタ２７４を介して
ローレベルの電圧値に設定される。このライン１８の設
定はリフレッシュサイクル毎に行われる。
により図１４に示した回路からカウントビットＣＸとＣ
Ｘ＼が出力され、必要であればカウントビットをインク
リメントする。ユーザにより若しくはシステムによりリ
フレッシュモードにされると、信号ＲＡＳＢＰとリフレ
ッシュ信号ＲＦＲはそれぞれローレベルとハイレベルに
なる。クロック信号φcがローレベルのとき、信号ＣＸ
とＣＸ＼はそれぞれ対応するアドレスバッファにラッチ
される。このラッチ動作は論理ゲート２６０の全ての入
力がローレベルのときに行わ、論理ゲート２６０はハイ
レベルの信号を出力する。このハイレベルの信号はトラ
ンジスタ２６８と２７０のゲート電極に印加され、これ
らのトランジスタをオンとする。トランジスタ２６８と
２７０がオンとなったことにより、ノード２７２と２７
４には対応するアドレスバッファの電圧が供給されるこ
とになる。例えば、ノード２７２の電圧値がハイレベル
のとき、図７の非反転ライン１８ａ，１８ｃ若しくは１
８ｅのうちの１つはハイレベルの電圧値に設定される。
ノード２７４の電圧値はノード２７２の電圧値の反転値
であるので、反転ライン１８ｂ，１８ｄ若しくは１８ｆ
のうちの１つはオン状態のトランジスタ２７４を介して
ローレベルの電圧値に設定される。このライン１８の設
定はリフレッシュサイクル毎に行われる。
【０１０３】クロック信号φc（図１４）がハイレベル
に遷移するとき、論理ゲート２６０はローレベルの信号
を出力し、この結果トランジスタ２６８と２７０がオフ
となりノード２７２と２７４がＣＸ及びＣＸ＼のライン
１８から切り離されることになる。クロック信号φcが
ハイレベルのときには、論理ゲート２６４がインクレメ
ント信号ＩＮＣＸに応答するようになる。もしインクレ
メント信号ＩＮＣＸがハイレベルで、システムがリフレ
ッシュモードであり、かつクロック信号φcがハイレベ
ルであれば、論理ゲート２６４の出力はハイレベルとな
る。トランジスタ２８２と２８６はオンとなる。信号Ｂ
ＡＸと信号ＢＡＸ＼は相補関係にあるから、トランジス
タ２８０と２８４のうちの一方はオンとなる。すると、
ノード２７２若しくは２７４のいずれか一方がそれぞれ
トランジスタ２８０と２８２若しくはトランジスタ２８
４と２８６を介してアースされ、対応するアドレスビッ
トＡＸ若しくはＡＸ＼を反転させる。
に遷移するとき、論理ゲート２６０はローレベルの信号
を出力し、この結果トランジスタ２６８と２７０がオフ
となりノード２７２と２７４がＣＸ及びＣＸ＼のライン
１８から切り離されることになる。クロック信号φcが
ハイレベルのときには、論理ゲート２６４がインクレメ
ント信号ＩＮＣＸに応答するようになる。もしインクレ
メント信号ＩＮＣＸがハイレベルで、システムがリフレ
ッシュモードであり、かつクロック信号φcがハイレベ
ルであれば、論理ゲート２６４の出力はハイレベルとな
る。トランジスタ２８２と２８６はオンとなる。信号Ｂ
ＡＸと信号ＢＡＸ＼は相補関係にあるから、トランジス
タ２８０と２８４のうちの一方はオンとなる。すると、
ノード２７２若しくは２７４のいずれか一方がそれぞれ
トランジスタ２８０と２８２若しくはトランジスタ２８
４と２８６を介してアースされ、対応するアドレスビッ
トＡＸ若しくはＡＸ＼を反転させる。
【０１０４】もしインクレメント信号ＩＮＣＸがローレ
ベルであれば、論理ゲート２６４の出力はローレベルと
なる。トランジスタ２８２と２８６はいずれのオンとな
らない。ノード２７２及び２７４はアースに接続され
ず、アドレスビットＡＸは反転されない。図１４に示し
たカウンタ回路の動作はメモリアレイをリフレッシュす
る毎に繰り返される。
ベルであれば、論理ゲート２６４の出力はローレベルと
なる。トランジスタ２８２と２８６はいずれのオンとな
らない。ノード２７２及び２７４はアースに接続され
ず、アドレスビットＡＸは反転されない。図１４に示し
たカウンタ回路の動作はメモリアレイをリフレッシュす
る毎に繰り返される。
【０１０５】アドレスバッファの代わりに図６に示され
ているような可変ビット選択回路を用いると、急速リフ
レッシュの速度が２倍に増倍するか、若しくは電力消費
を１／２に減少する。
ているような可変ビット選択回路を用いると、急速リフ
レッシュの速度が２倍に増倍するか、若しくは電力消費
を１／２に減少する。
【０１０６】以上の説明を簡潔に述べると、本発明の装
置を１つのアドレスバッファの代わりに用い、これを低
電力モードとすると、アドレスバッファが活性化され
る。即ち、アドレスビットとその反転成分がバッファラ
ッチ回路１２（図３）からアドレスデコーダ回路２０
（図２０）に通過でき、メモリのアドレスの１／２だけ
をリフレッシュでき電力の消費を抑えることができる。
置を１つのアドレスバッファの代わりに用い、これを低
電力モードとすると、アドレスバッファが活性化され
る。即ち、アドレスビットとその反転成分がバッファラ
ッチ回路１２（図３）からアドレスデコーダ回路２０
（図２０）に通過でき、メモリのアドレスの１／２だけ
をリフレッシュでき電力の消費を抑えることができる。
【０１０７】本発明による装置を１つのアドレスバッフ
ァの代わりに用い、これを急速リフレッシュモードとす
ると、アドレスバッファは非活性化される。即ち、アド
レスビットとその反転成分はバッファラッチ回路１２
（図３）からアドレスデコーダ回路２０（図２０）へ通
過することができない。代わりに、可変ビット選択回路
よりいずれもハイレベルのアドレスビットとその反転成
分が供給される。これによりノーマルモードよりも２倍
の速さでリフレッシュが可能となる。
ァの代わりに用い、これを急速リフレッシュモードとす
ると、アドレスバッファは非活性化される。即ち、アド
レスビットとその反転成分はバッファラッチ回路１２
（図３）からアドレスデコーダ回路２０（図２０）へ通
過することができない。代わりに、可変ビット選択回路
よりいずれもハイレベルのアドレスビットとその反転成
分が供給される。これによりノーマルモードよりも２倍
の速さでリフレッシュが可能となる。
【０１０８】以上、本発明を実施例に従って説明した
が、本発明はこれら実施例に限定されるものではなく、
本発明の技術思想を逸脱しない範囲で種々の変更、改変
が可能である。例えば、図４及び７に示した実施例は３
ビットアドレス用のものであるが、それ以上のアドレス
をもつ場合にも本発明を適用することができることは言
うまでもない。。また、アドレスビットを阻止若しくは
通過させには、実施例として示した選択トランジスタと
プルアップトランジスタを用いた構成以外の構成とする
こともできる。少なくとも１つのアドレスビットとその
反転成分を阻止し、代わりにビット値を提供できる構成
であればいかなる回路構成であっても差し支えない。
が、本発明はこれら実施例に限定されるものではなく、
本発明の技術思想を逸脱しない範囲で種々の変更、改変
が可能である。例えば、図４及び７に示した実施例は３
ビットアドレス用のものであるが、それ以上のアドレス
をもつ場合にも本発明を適用することができることは言
うまでもない。。また、アドレスビットを阻止若しくは
通過させには、実施例として示した選択トランジスタと
プルアップトランジスタを用いた構成以外の構成とする
こともできる。少なくとも１つのアドレスビットとその
反転成分を阻止し、代わりにビット値を提供できる構成
であればいかなる回路構成であっても差し支えない。
【０１０９】選択可変アドレス選択回路用コントローラ
及び選択トランジスタ／プルアップトランジスタ（阻止
／通過素子）を構成するために必要な論理ゲートとトラ
ンジスタの数は少なくて済むので、実装面積を小さくす
ることができる。
及び選択トランジスタ／プルアップトランジスタ（阻止
／通過素子）を構成するために必要な論理ゲートとトラ
ンジスタの数は少なくて済むので、実装面積を小さくす
ることができる。
【０１１０】本発明によれば、具体的な回路構成に関係
なく入力アドレスビットを入力するものにおいて、少な
くとも１つの入力アドレスビットとその反転成分を阻止
することができる。例えば、内部リフレッシュカウンタ
によりリフレッシュ行アドレスビットを直接図４に示し
たインバータ３０に供給するようにしてもよい。このカ
ウンタは、例えばリフレッシュ信号ＲＥに応答する。ア
ドレス伝送信号ＡＤＤＸＦＥＲは非活性化される。本発
明では、阻止されたアドレスビットの代わりに、活性化
されたビット値をアドレスデコーダ回路に供給するよう
にしている。従って、通常であればアドレスビットとそ
の反転成分を入力するデコーダが活性化された２つのビ
ットを入力することになる。
なく入力アドレスビットを入力するものにおいて、少な
くとも１つの入力アドレスビットとその反転成分を阻止
することができる。例えば、内部リフレッシュカウンタ
によりリフレッシュ行アドレスビットを直接図４に示し
たインバータ３０に供給するようにしてもよい。このカ
ウンタは、例えばリフレッシュ信号ＲＥに応答する。ア
ドレス伝送信号ＡＤＤＸＦＥＲは非活性化される。本発
明では、阻止されたアドレスビットの代わりに、活性化
されたビット値をアドレスデコーダ回路に供給するよう
にしている。従って、通常であればアドレスビットとそ
の反転成分を入力するデコーダが活性化された２つのビ
ットを入力することになる。
【０１１１】
【発明の効果】以上詳述したように、本発明によれば、
可変ビット選択手段を設けたのでリフレッシュモードに
おいてメモリ素子をアクセスするアドレスの数を変更す
ることができる。また、アドレス指定する回路の構成に
拘らず省電力化を図るか若しくはアクセスするアドレス
の数を増加してリフレッシュモードのスピードアップを
図ることができる。
可変ビット選択手段を設けたのでリフレッシュモードに
おいてメモリ素子をアクセスするアドレスの数を変更す
ることができる。また、アドレス指定する回路の構成に
拘らず省電力化を図るか若しくはアクセスするアドレス
の数を増加してリフレッシュモードのスピードアップを
図ることができる。
【図１】一般的な行アドレスバッファ回路及びアドレス
デコーダ回路のブロック図である。
デコーダ回路のブロック図である。
【図２】図１に示した行アドレスバッファ回路及びアド
レスデコーダ回路の詳細を示した回路図である。
レスデコーダ回路の詳細を示した回路図である。
【図３】本発明の構成を示したブロック図である。
【図４】図３に示したブロック図の第１実施例を示した
回路図である。
回路図である。
【図５】図４に示した可変ビット選択コントローラの回
路図である。
路図である。
【図６】図３に示したブロック図の第２実施例を示した
回路図である。
回路図である。
【図７】図３に示したブロック図の第３実施例を示した
回路図である。
回路図である。
【図８】従来のメモリのサブアレイ、デコーダ及びアド
レスバッファのブロック図である。
レスバッファのブロック図である。
【図９】図８に示したブロック図の詳細を示したブロッ
ク図である。
ク図である。
【図１０】図７に示した第３実施例のブロック図であ
る。
る。
【図１１】リフレッシュ信号発生器回路の詳細な構成を
示した回路図である。
示した回路図である。
【図１２】急速リフレッシュ低電力信号発生器の詳細な
構成を示した回路図である。
構成を示した回路図である。
【図１３】インクリメント信号発生器の詳細な構成を示
した回路図である。
した回路図である。
【図１４】カウンター回路の詳細な構成を示した回路図
である。
である。
１０ 入力バッファ回路 １２ バッファラッチ回路 １６ バッファ出力イネーブル回路 ２０ アドレスデコーダ回路 ４０ 可変ビット選択回路 ４４ 選択トランジスタ ４６ プルアップトランジスタ ５０ 可変ビット選択コントローラ １５０ リフレッシュカウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル シー．パリス アメリカ合衆国、コロラド州 80917、コ ロラド スプリングス、ベナブル パス コート 3160番地
Claims (19)
- 【請求項１】 複数のアドレスビットと制御信号を入力
する複数の入力端子を有し、前記制御信号に応答して少
なくとも１つのアドレスビットの通過をを阻止若しくは
通過を許容する可変ビット選択手段と、 前記可変ビット選択手段からの出力を入力してメモリデ
ータのアクセスを行うアドレス復号化手段とを備えたこ
とを特徴とする集積回路用ビット選択回路。 - 【請求項２】 前記複数のアドレスビットを入力してラ
ッチし、前記可変ビット選択手段に対してアドレスビッ
トを出力するように接続されたアドレスラッチ手段を更
に備えたことを特徴とする請求項１記載の集積回路用ビ
ット選択回路。 - 【請求項３】 イネーブル信号と前記可変ビット選択手
段からの出力を入力し、当該イネーブル信号に応答して
出力を前記アドレス復号化手段に出力する出力イネーブ
ル手段を更に備えたことを特徴とする請求項１記載の集
積回路用ビット選択回路。 - 【請求項４】 前記可変ビット選択手段が、通過を阻止
されたアドレスビットの代わりに活性化信号を用いるこ
とを特徴とする請求項１記載の集積回路用ビット選択回
路。 - 【請求項５】 前記可変ビット選択手段が、少なくとも
１つのアドレスビットと制御信号を入力する阻止・通過
手段を少なくとも１つ有しており、当該阻止・通過手段
が前記制御信号に応答して少なくとも１つのアドレスビ
ットの通過を阻止若しくは通過を許容するようにしたこ
とを特徴とする請求項１記載の集積回路用ビット選択回
路。 - 【請求項６】 イネーブル信号を入力し、前記可変ビッ
ト選択手段に接続された可変ビット選択制御手段を更に
有し、当該可変ビット選択制御手段が当該イネーブル信
号に応答して前記可変ビット選択手段に対して少なくと
も当該イネーブル信号を出力するようにしたことを特徴
とする請求項１記載の集積回路用ビット選択回路。 - 【請求項７】 前記阻止・通過手段が選択トランジスタ
とプルアップトランジスタとからなり、当該選択トラン
ジスタとプルアップトランジスタそれぞれの制御電極が
前記制御信号を入力し、当該選択トランジスタのソース
・ドレインパスが前記少なくとも１つのアドレスビット
を入力すると共に出力ラインに接続されており、前記制
御信号の第１の状態に応答して前記少なくとも１つのア
ドレスビットを選択的に当該出力ラインに接続し、当該
プルアップトランジスタのソース・ドレインパスが電源
と当該出力ラインに接続され、前記制御信号の第２の状
態に応答して当該電源を選択的に当該出力ラインに接続
するようにしたことを特徴とする請求項１記載の集積回
路用ビット選択回路。 - 【請求項８】 複数のアドレスビットのうちの少なくと
も１つのアドレスビットと制御信号とを入力し、当該制
御信号に応答して入力したアドレスビットの通過を阻止
若しくは通過を許容する可変ビット選択手段を有する複
数のアドレスビットを入力する複数のアドレスバッファ
手段と、 前記可変ビット選択手段からの出力を入力しメモリデー
タへのアクセスを行うアドレス復号化手段とを有するこ
とを特徴とするメモリ用ビット選択回路。 - 【請求項９】 前記可変ビット選択手段が、前記少なく
とも１つのアドレスビットと前記制御信号を入力する少
なくとも１つの阻止・通過手段とを備え、当該阻止・通
過手段が前記制御信号に応答して少なくとも１つのアド
レスビットの通過を阻止若しくは通過を許容するように
したことを特徴とする請求項８記載のメモリ用ビット選
択回路。 - 【請求項１０】 前記可変ビット選択手段が、通過を阻
止されたアドレスビットの代わりに活性化信号を用いる
ことを特徴とする請求項８記載のメモリ用ビット選択回
路。 - 【請求項１１】 メモリの行アドレス用に用いることを
特徴とする請求項８記載のメモリ用ビット選択回路。 - 【請求項１２】 前記阻止・通過手段が選択トランジス
タとプルアップトランジスタとからなり、当該選択トラ
ンジスタとプルアップトランジスタそれぞれの制御電極
が前記制御信号を入力し、当該選択トランジスタのソー
ス・ドレインパスが前記少なくとも１つのアドレスビッ
トを入力すると共に出力ラインに接続されており、前記
制御信号の第１の状態に応答して前記少なくとも１つの
アドレスビットを選択的に当該出力ラインに接続し、当
該プルアップトランジスタのソース・ドレインパスが電
源と当該出力ラインに接続され、前記制御信号の第２の
状態に応答して当該電源を選択的に当該出力ラインに接
続するようにしたことを特徴とする請求項９記載のメモ
リ用ビット選択回路。 - 【請求項１３】 少なくとも１つの信号を入力し、前記
可変ビット選択手段に接続された可変ビット選択制御手
段を更に有し、当該可変ビット選択制御手段が当該少な
くとも１つの信号に応答して前記可変ビット選択手段に
対して少なくとも１つのイネーブル信号を出力するよう
にしたことを特徴とする請求項８記載のメモリ用ビット
選択回路。 - 【請求項１４】 複数のアドレスビットを入力するバッ
ファ手段と、 前記バッファ手段の出力を入力するバッファラッチ手段
と、 前記バッファラッチ手段の出力を入力する可変ビット選
択手段と、 前記可変ビット選択手段の出力を入力するバッファ出力
イネーブル手段と、 前記バッファ出力イネーブル手段の出力を入力し、前記
可変ビット選択手段の出力に応答してメモリデータに対
するアクセスを行う信号を出力するアドレス復号化手段
とを備えたことを特徴とする集積回路用ビット選択回
路。 - 【請求項１５】 前記可変ビット選択手段が、メモリ素
子のリフレッシュモードに応答する少なくとも１つの信
号を入力する可変ビット選択制御手段を有し、リフレッ
シュモードに応答する制御信号を前記可変ビット選択手
段に出力するようにしたことを特徴とする請求項１４記
載の集積回路用ビット選択回路。 - 【請求項１６】 制御信号を印加する制御電極と、少な
くとも１つのアドレスビットを入力すると共に出力ライ
ンに接続されたソース・ドレインパスを有し、制御信号
の第１の状態に応答して前記少なくとも１つのアドレス
ビットが前記出力ラインに選択的に接続されるようにし
た少なくとも１つの選択トランジスタと、 前記制御信号を印加する制御電極と、別の信号を入力す
ると共に出力ラインに接続されたソース・ドレインパス
を有し、制御信号の第２の状態に応答して前記別の信号
が前記出力ラインに選択的に接続されるようにした少な
くとも１つのプルアップトランジスタとを備えたことを
特徴とする可変ビット選択回路。 - 【請求項１７】 少なくとも１つのアドレスビットを入
力し、少なくとも１つの選択トランジスタに接続された
アドレスバッファ手段と、出力ラインに接続され復号化
出力を出力する復号化手段とを更に備えたことを特徴と
する請求項１６記載の可変ビット選択回路。 - 【請求項１８】 制御信号の第１の状態に応答して全て
のアドレスビットを通過させ、前記制御信号の第２の状
態に応答してアドレスビットの少なくとも１つの通過を
阻止し、通過を阻止したアドレスビットに代わる信号を
用いることを特徴としたアドレス回路の出力の制御方
法。 - 【請求項１９】 更に、アドレスビットを通過若しくは
通過を阻止するステップに先行して前記アドレスビット
をバッファ及びラッチ処理し、通過若しくは代わりに用
いたアドレスビットをアドレスに復号化すると共に、復
号化したアドレスに対応するメモリセルをアクセスする
ようにしたアドレス回路の出力の制御方法。
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