JPH06318848A - パルス発生器 - Google Patents
パルス発生器Info
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- JPH06318848A JPH06318848A JP5202318A JP20231893A JPH06318848A JP H06318848 A JPH06318848 A JP H06318848A JP 5202318 A JP5202318 A JP 5202318A JP 20231893 A JP20231893 A JP 20231893A JP H06318848 A JPH06318848 A JP H06318848A
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- Japan
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- pulse generator
- threshold voltage
- pulse
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0232—Monostable circuits
Abstract
(57)【要約】
【目的】 出力パルス信号の幅と関係なく、トリガ入力
信号が所望の出力パルス信号を発生できるパルス発生器
を提供する。 【構成】 パルス発生器は、抵抗Ｒ1 とコンデンサＣ1
とによる時定数に応じて上昇されるしきい電圧Ｖｔｈと
基準電圧Ｖｒｅｆとを比較するための比較器１０を含
み、比較器１０の出力はパルス発生器の出力を反転させ
た後、反転されたパルス発生器出力とトリガ入力信号Ｖ
ｔｒｉとをＮＡＮＤ論理して得られた出力とＡＮＤ論理
してパルス発生器の出力とで発生する。さらに、ＮＡＮ
Ｄ論理して得られた出力は、反転された後、コンデンサ
Ｃ1 と並列に接続されたスイッチングトランジスタＱ1
の入力に入力される。この結果、しきい電圧が０に減少
する。
信号が所望の出力パルス信号を発生できるパルス発生器
を提供する。 【構成】 パルス発生器は、抵抗Ｒ1 とコンデンサＣ1
とによる時定数に応じて上昇されるしきい電圧Ｖｔｈと
基準電圧Ｖｒｅｆとを比較するための比較器１０を含
み、比較器１０の出力はパルス発生器の出力を反転させ
た後、反転されたパルス発生器出力とトリガ入力信号Ｖ
ｔｒｉとをＮＡＮＤ論理して得られた出力とＡＮＤ論理
してパルス発生器の出力とで発生する。さらに、ＮＡＮ
Ｄ論理して得られた出力は、反転された後、コンデンサ
Ｃ1 と並列に接続されたスイッチングトランジスタＱ1
の入力に入力される。この結果、しきい電圧が０に減少
する。
Description
【０００１】
【産業上の利用分野】本発明は、パルス発生器に関し、
特に、任意の時間幅を有するトリガ入力パルスに応じ
て、予め設定された時間幅のタイマパルスを発生するパ
ルス発生回路に関するものである。
特に、任意の時間幅を有するトリガ入力パルスに応じ
て、予め設定された時間幅のタイマパルスを発生するパ
ルス発生回路に関するものである。
【０００２】
【従来の技術】パルス発生器あるいは単パルスタイマ
は、トリガ入力が印加されたとき、一定なパルス幅のパ
ルス信号を発生する回路装置であり、半導体集積技術の
進歩に伴い１つに集積化された半導体集積装置で構成さ
れている。
は、トリガ入力が印加されたとき、一定なパルス幅のパ
ルス信号を発生する回路装置であり、半導体集積技術の
進歩に伴い１つに集積化された半導体集積装置で構成さ
れている。
【０００３】以下、従来のパルス発生器である単パルス
タイマについて図面を参照しながら説明する。図５は、
従来の単パルスタイマの内部構成を示すブロック図であ
る。単パルスタイマの構成は、２つの第１および第２の
比較器１、２と、比較器の出力をそれぞれＲ入力端子お
よびＳ入力端子から受けてラッチするＲ／Ｓラッチ３
と、Ｒ／Ｓラッチ３の出力Ｑとこの出力の反転出力／Ｑ
（“／”は反転出力を示す）とをそれぞれ受けるトテム
ポール（totem-pole）出力段４および外部コンデンサ電
荷の放電のためのトランジスタ５とで構成され、トテム
ポール出力段４の出力信号は単パルスタイマの最終出力
信号となる。
タイマについて図面を参照しながら説明する。図５は、
従来の単パルスタイマの内部構成を示すブロック図であ
る。単パルスタイマの構成は、２つの第１および第２の
比較器１、２と、比較器の出力をそれぞれＲ入力端子お
よびＳ入力端子から受けてラッチするＲ／Ｓラッチ３
と、Ｒ／Ｓラッチ３の出力Ｑとこの出力の反転出力／Ｑ
（“／”は反転出力を示す）とをそれぞれ受けるトテム
ポール（totem-pole）出力段４および外部コンデンサ電
荷の放電のためのトランジスタ５とで構成され、トテム
ポール出力段４の出力信号は単パルスタイマの最終出力
信号となる。
【０００４】そして、第１比較器１の正（＋）入力端子
には時定数Ｒｘ・Ｃｘで上昇される電圧を受けるよう外
部に連結された抵抗ＲｘとコンデンサＣｘとが連結さ
れ、コンデンサの電荷は、Ｒ／Ｓラッチ３の反転出力／
Ｑに連結されたトランジスタ５を通じて接地から放電さ
れるよう連結される。そして、第１および第２比較器
１、２の基準電圧は供給電源ＶCCとこれに連結された抵
抗Ｒにより設定され、第２比較器２には外部トリガ入力
信号が入力される。
には時定数Ｒｘ・Ｃｘで上昇される電圧を受けるよう外
部に連結された抵抗ＲｘとコンデンサＣｘとが連結さ
れ、コンデンサの電荷は、Ｒ／Ｓラッチ３の反転出力／
Ｑに連結されたトランジスタ５を通じて接地から放電さ
れるよう連結される。そして、第１および第２比較器
１、２の基準電圧は供給電源ＶCCとこれに連結された抵
抗Ｒにより設定され、第２比較器２には外部トリガ入力
信号が入力される。
【０００５】上記の従来の単パルスタイマの構成から回
路の動作を考察してみると、次のようになる。第２比較
器２の負（−）入力端子に図６の（ａ）に示すようなパ
ルスがＴｉ区間の間印加され、この時点から図６の
（ｂ）に示すように外部コンデンサＣｘの電荷が１．１
・ＲX ・ＣX の時定数に応じて徐々に上昇するとき、出
力信号Ｖｏｔは図６の（ｃ）に示すように、Ｔｏの区間
の間現われる。
路の動作を考察してみると、次のようになる。第２比較
器２の負（−）入力端子に図６の（ａ）に示すようなパ
ルスがＴｉ区間の間印加され、この時点から図６の
（ｂ）に示すように外部コンデンサＣｘの電荷が１．１
・ＲX ・ＣX の時定数に応じて徐々に上昇するとき、出
力信号Ｖｏｔは図６の（ｃ）に示すように、Ｔｏの区間
の間現われる。
【０００６】これは、第１比較器１の負入力端子の基準
電圧が２／３ＶCCに与えられ、出力パルスＴｏが１．１
・ＲX ・ＣX に設計された場合であり、このとき、トリ
ガ入力パルス幅Ｔｉは常に出力パルス幅Ｔｏより小さく
なければ望む動作をできなくなる。その理由は、Ｒ／Ｓ
ラッチ３は集積回路構成の際、通常ＮＯＲゲートに設計
され、Ｓ入力端子、Ｒ入力端子に入力される信号がいず
れもハイレベルであるとき、すなわち、Ｔｉ＞Ｔｏであ
る場合には、エラー信号が発生して、出力信号幅Ｔｏ
は、図７に示すようにトリガ入力パルス幅Ｔｉと同一に
なる。ここで、図７の（ａ）は、トリガ入力信号Ｖｔｒ
ｉ、図７の（ｂ）はしきい電圧入力信号Ｖｔｈおよび図
７の（ｃ）は出力電圧Ｖｏｔを示している。
電圧が２／３ＶCCに与えられ、出力パルスＴｏが１．１
・ＲX ・ＣX に設計された場合であり、このとき、トリ
ガ入力パルス幅Ｔｉは常に出力パルス幅Ｔｏより小さく
なければ望む動作をできなくなる。その理由は、Ｒ／Ｓ
ラッチ３は集積回路構成の際、通常ＮＯＲゲートに設計
され、Ｓ入力端子、Ｒ入力端子に入力される信号がいず
れもハイレベルであるとき、すなわち、Ｔｉ＞Ｔｏであ
る場合には、エラー信号が発生して、出力信号幅Ｔｏ
は、図７に示すようにトリガ入力パルス幅Ｔｉと同一に
なる。ここで、図７の（ａ）は、トリガ入力信号Ｖｔｒ
ｉ、図７の（ｂ）はしきい電圧入力信号Ｖｔｈおよび図
７の（ｃ）は出力電圧Ｖｏｔを示している。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
たように従来の技術においては、トリガ入力パルス幅が
常に望む出力信号幅より小さくなければならないという
限界点があり、このため、使用者の立場から見ると、外
部から与えるトリガ入力信号の選択に制限があって不都
合であった。
たように従来の技術においては、トリガ入力パルス幅が
常に望む出力信号幅より小さくなければならないという
限界点があり、このため、使用者の立場から見ると、外
部から与えるトリガ入力信号の選択に制限があって不都
合であった。
【０００８】本発明は上記課題を解決するためのもので
あって、出力信号幅の大きさに関係なくトリガ入力パル
ス幅を選択できるようにしたパルス発生器を提供するこ
とを目的とする。
あって、出力信号幅の大きさに関係なくトリガ入力パル
ス幅を選択できるようにしたパルス発生器を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明のパルス発生器
は、時定数に応じて上昇されるしきい電圧を発生するし
きい電圧発生手段と、しきい電圧と基準電圧とを比較す
るための比較器と、パルス発生器の出力信号を反転させ
るための第１反転器と、トリガ入力信号と反転されたパ
ルス発生器出力信号とをＮＡＮＤ論理するＮＡＮＤゲー
トと、ＮＡＮＤ論理値と比較器出力とをＡＮＤ論理して
パルス発生器出力を生成するＡＮＤゲートと、ＮＡＮＤ
ゲート出力を反転させるための第２反転器と、第２反転
器の出力に応じてしきい電圧を接地で減少させるための
プルダウン手段とで構成される。
は、時定数に応じて上昇されるしきい電圧を発生するし
きい電圧発生手段と、しきい電圧と基準電圧とを比較す
るための比較器と、パルス発生器の出力信号を反転させ
るための第１反転器と、トリガ入力信号と反転されたパ
ルス発生器出力信号とをＮＡＮＤ論理するＮＡＮＤゲー
トと、ＮＡＮＤ論理値と比較器出力とをＡＮＤ論理して
パルス発生器出力を生成するＡＮＤゲートと、ＮＡＮＤ
ゲート出力を反転させるための第２反転器と、第２反転
器の出力に応じてしきい電圧を接地で減少させるための
プルダウン手段とで構成される。
【００１０】
【実施例】以下、本発明に係るタイマパルス発生器の好
ましい実施例を添付図面に基づいて詳細に説明する。
ましい実施例を添付図面に基づいて詳細に説明する。
【００１１】図１は、本発明の一実施例として構成され
たパルス発生器の回路図である。本発明の回路におい
て、外部トリガ入力のパルス幅と関係なく出力パルスの
幅を制御するように外部から抵抗Ｒ1 とコンデンサＣ1
とが適正に選定され、使用者が取付けるようになる。
たパルス発生器の回路図である。本発明の回路におい
て、外部トリガ入力のパルス幅と関係なく出力パルスの
幅を制御するように外部から抵抗Ｒ1 とコンデンサＣ1
とが適正に選定され、使用者が取付けるようになる。
【００１２】内部において、比較器１０は既に決まった
基準電圧レベルを有する。抵抗Ｒ2およびＲ3 は、供給
電圧ＶCCにより分配された電圧を有するようになり、２
つの抵抗を連結するノードＮ1 は基準電圧Ｖｒｅｆが設
定されて比較器１０の正入力端子に印加される。一方、
比較器１０の負入力端子には比較対象の外部信号が印加
されるが、これは使用者が設けた抵抗Ｒ1 およびコンデ
ンサＣ1 により作られる時間的に変化するしきい電圧Ｖ
ｔｈである。比較器１０は、論理値０または１と表示す
るローレベルの電圧とハイレベルの電圧とを出力する。
本発明に従い、トリガ入力信号は“０”または“１”と
表示するローレベルの電圧とハイレベルの電圧とを出力
し、その幅には関係なく、回路出力Ｔｏｕｔも“０”ま
たは“１”となる。
基準電圧レベルを有する。抵抗Ｒ2およびＲ3 は、供給
電圧ＶCCにより分配された電圧を有するようになり、２
つの抵抗を連結するノードＮ1 は基準電圧Ｖｒｅｆが設
定されて比較器１０の正入力端子に印加される。一方、
比較器１０の負入力端子には比較対象の外部信号が印加
されるが、これは使用者が設けた抵抗Ｒ1 およびコンデ
ンサＣ1 により作られる時間的に変化するしきい電圧Ｖ
ｔｈである。比較器１０は、論理値０または１と表示す
るローレベルの電圧とハイレベルの電圧とを出力する。
本発明に従い、トリガ入力信号は“０”または“１”と
表示するローレベルの電圧とハイレベルの電圧とを出力
し、その幅には関係なく、回路出力Ｔｏｕｔも“０”ま
たは“１”となる。
【００１３】まず回路動作の説明のため、時刻ｔ以前の
回路出力Ｔｏｕｔが“０”である場合を説明する。
回路出力Ｔｏｕｔが“０”である場合を説明する。
【００１４】回路出力Ｔｏｕｔが“０”であるとき、第
２インバータ１４は“１”を出力し、このとき、トリガ
入力信号が“０”であるとき、トリガ入力信号Ｖｔｒｉ
および第２インバータ１４の出力を受けるＮＡＮＤゲー
ト１２の出力は“１”になる。この信号は、比較器１０
の出力を受けるＡＮＤゲート１１に印加されるので、比
較器１０の出力が“０”であるときは“０”、比較器１
０の出力が“１”であるときは“１”が、ＡＮＤゲート
１１から出力される。かかる回路動作の測定は次のよう
な真理表を生成するようにする。
２インバータ１４は“１”を出力し、このとき、トリガ
入力信号が“０”であるとき、トリガ入力信号Ｖｔｒｉ
および第２インバータ１４の出力を受けるＮＡＮＤゲー
ト１２の出力は“１”になる。この信号は、比較器１０
の出力を受けるＡＮＤゲート１１に印加されるので、比
較器１０の出力が“０”であるときは“０”、比較器１
０の出力が“１”であるときは“１”が、ＡＮＤゲート
１１から出力される。かかる回路動作の測定は次のよう
な真理表を生成するようにする。
【００１５】
【表１】
【００１６】上記真理表において、ＴｓはＮＡＮＤゲー
ト１２の出力を受ける第１インバータ１３の出力であ
り、トランジスタＱ1 をオンまたはオフしてコンデンサ
Ｃ1 の電荷が放電される通路を提供する。そして、上記
真理表において、Ｔｓ（ｔ−１）およびＴｏｕｔ（ｔ−
１）は、時刻ｔから直前状態の値を時刻ｔに維持し続け
ることを意味する。そして、Ｃｏｕｔは比較器１０の出
力を示す。第１インバータ１３の出力が“１”であると
いうのは、放電が行なわれていることを意味する。
ト１２の出力を受ける第１インバータ１３の出力であ
り、トランジスタＱ1 をオンまたはオフしてコンデンサ
Ｃ1 の電荷が放電される通路を提供する。そして、上記
真理表において、Ｔｓ（ｔ−１）およびＴｏｕｔ（ｔ−
１）は、時刻ｔから直前状態の値を時刻ｔに維持し続け
ることを意味する。そして、Ｃｏｕｔは比較器１０の出
力を示す。第１インバータ１３の出力が“１”であると
いうのは、放電が行なわれていることを意味する。
【００１７】本発明の回路は、前記整理された真理表に
より動作するようになる。しかしながら、重要なことは
パルス発生器としてのパルス幅の調整にある。前述した
ように、タイマ出力パルス幅Ｔｏは外部に設けられた抵
抗Ｒ1 、コンデンサＣ1 によりしきい電圧Ｖｔｈが０
（Ｖ）からＶｒｅｆの電圧に至る時間により決まる。こ
れを回路分析による式で表わすと次のようになる。
より動作するようになる。しかしながら、重要なことは
パルス発生器としてのパルス幅の調整にある。前述した
ように、タイマ出力パルス幅Ｔｏは外部に設けられた抵
抗Ｒ1 、コンデンサＣ1 によりしきい電圧Ｖｔｈが０
（Ｖ）からＶｒｅｆの電圧に至る時間により決まる。こ
れを回路分析による式で表わすと次のようになる。
【００１８】
【数１】
【００１９】トリガ入力パルス幅Ｔｉがタイマ出力パル
ス幅Ｔｏに関係がないことを示すため、まず、トリガ入
力パルス幅Ｔｉがタイマ入力パルス幅Ｔｏより大きい場
合に対し図２に示す波形図を用いて説明する。
ス幅Ｔｏに関係がないことを示すため、まず、トリガ入
力パルス幅Ｔｉがタイマ入力パルス幅Ｔｏより大きい場
合に対し図２に示す波形図を用いて説明する。
【００２０】まず、トリガ電圧Ｖｔｒｉがｔ1 の時間に
おいて、ハイレベルからローレベルになるとき、コンデ
ンサＣ1 は充電モードになる。このとき、タイマの出力
は、図２の（ｄ）に示すようにハイレベルとなる。
おいて、ハイレベルからローレベルになるとき、コンデ
ンサＣ1 は充電モードになる。このとき、タイマの出力
は、図２の（ｄ）に示すようにハイレベルとなる。
【００２１】コンデンサＣ1 が充電されると、しきい電
圧Ｖｔｈが上昇され、これによって比較器１０の基準電
圧Ｖｒｅｆより大きくなる時点、すなわち、時刻ｔ2 に
おいて、比較器１０の出力はローレベルとなる。図２の
（ｃ）は、その時点でローレベルとなる場合を表示して
いる。ｔ2 の時点において、タイマの出力Ｔｏｕｔはロ
ーレベルとなり、第２インバータ１４の出力がハイレベ
ルになるが、トリガ電圧Ｖｔｒｉがローレベルであるた
め、第１インバータ１３の出力Ｔｓは続けてローレベル
であり、したがって、コンデンサＣ1 は続けて充電モー
ドにある。
圧Ｖｔｈが上昇され、これによって比較器１０の基準電
圧Ｖｒｅｆより大きくなる時点、すなわち、時刻ｔ2 に
おいて、比較器１０の出力はローレベルとなる。図２の
（ｃ）は、その時点でローレベルとなる場合を表示して
いる。ｔ2 の時点において、タイマの出力Ｔｏｕｔはロ
ーレベルとなり、第２インバータ１４の出力がハイレベ
ルになるが、トリガ電圧Ｖｔｒｉがローレベルであるた
め、第１インバータ１３の出力Ｔｓは続けてローレベル
であり、したがって、コンデンサＣ1 は続けて充電モー
ドにある。
【００２２】トリガ電圧Ｖｔｒｉが時刻ｔ3 においてロ
ーレベルからハイレベルになるとき、コンデンサＣ1 は
放電モードとなり、タイマ出力は続けてロー状態を維持
する。ここで、注意することは、タイマ出力Ｔｏｕｔが
しきい電圧Ｖｔｈの時定数に支配されているということ
である。トリガ電圧Ｖｔｒｉがｔ3 の時点でローレベル
からハイレベルとなるとき、しきい電圧Ｖｔｈがコンデ
ンサＣ1 の放電によりローレベルとなり、Ｔｏ区間の出
力パルスを出力し、時刻ｔ1 の以前の状態に戻す。
ーレベルからハイレベルになるとき、コンデンサＣ1 は
放電モードとなり、タイマ出力は続けてロー状態を維持
する。ここで、注意することは、タイマ出力Ｔｏｕｔが
しきい電圧Ｖｔｈの時定数に支配されているということ
である。トリガ電圧Ｖｔｒｉがｔ3 の時点でローレベル
からハイレベルとなるとき、しきい電圧Ｖｔｈがコンデ
ンサＣ1 の放電によりローレベルとなり、Ｔｏ区間の出
力パルスを出力し、時刻ｔ1 の以前の状態に戻す。
【００２３】次に、トリガ入力信号の幅がタイマ出力信
号Ｔｏｕｔの幅より小さい場合に対し、図３を参照して
説明する。
号Ｔｏｕｔの幅より小さい場合に対し、図３を参照して
説明する。
【００２４】図３の（ａ）に示すように、トリガ入力信
号のレベルがｔ1 の時点でハイレベルからローレベルへ
なるとき、コンデンサＣ1 は充電モードとなる。このと
き、タイマ出力Ｔｏｕｔは、図３の（ｄ）に示すように
ハイレベルとなり、トリガ電圧Ｖｔｒｉがローレベルに
なっても以前ハイレベルである。コンデンサＣ1 が充電
されると、しきい電圧Ｖｔｈが増加し、比較器１０の基
準電圧Ｖｒｅｆと比較される。しきい電圧Ｖｔｈが比較
器１０の基準電圧に至るとき、比較器１０の出力は瞬間
的にローレベルになり、このとき、トランジスタＱ1 は
オンされてコンデンサＣ1 に蓄積された電荷が接地へ放
電される（図３の（ｃ）参照）。ｔ2 の時点において、
放電とともにタイマ出力Ｔｏｕｔもローレベルとなり、
しきい電圧Ｖｔｈもローレベルとなる。
号のレベルがｔ1 の時点でハイレベルからローレベルへ
なるとき、コンデンサＣ1 は充電モードとなる。このと
き、タイマ出力Ｔｏｕｔは、図３の（ｄ）に示すように
ハイレベルとなり、トリガ電圧Ｖｔｒｉがローレベルに
なっても以前ハイレベルである。コンデンサＣ1 が充電
されると、しきい電圧Ｖｔｈが増加し、比較器１０の基
準電圧Ｖｒｅｆと比較される。しきい電圧Ｖｔｈが比較
器１０の基準電圧に至るとき、比較器１０の出力は瞬間
的にローレベルになり、このとき、トランジスタＱ1 は
オンされてコンデンサＣ1 に蓄積された電荷が接地へ放
電される（図３の（ｃ）参照）。ｔ2 の時点において、
放電とともにタイマ出力Ｔｏｕｔもローレベルとなり、
しきい電圧Ｖｔｈもローレベルとなる。
【００２５】このとき、注意することは、タイマ出力Ｔ
ｏｕｔのパルス区間Ｔｏがトリガ入力パルスＶｔｒｉの
区間Ｔｉより大きく、Ｔｏの期間は抵抗Ｒ1 およびコン
デンサＣ1 の値によってのみ支配されているということ
である。
ｏｕｔのパルス区間Ｔｏがトリガ入力パルスＶｔｒｉの
区間Ｔｉより大きく、Ｔｏの期間は抵抗Ｒ1 およびコン
デンサＣ1 の値によってのみ支配されているということ
である。
【００２６】前記説明において、外部抵抗とコンデンサ
というものは、図４に示す回路図から明らかなように、
本発明の回路２０が単一チップ内に構成され、使用者は
このチップを購入して望む素子の定数値を有する抵抗と
コンデンサとをチップ端子に連結するという意味であ
る。
というものは、図４に示す回路図から明らかなように、
本発明の回路２０が単一チップ内に構成され、使用者は
このチップを購入して望む素子の定数値を有する抵抗と
コンデンサとをチップ端子に連結するという意味であ
る。
【００２７】図４は、図１に示す本発明の回路２０を集
積化するとき、構成される回路の一例を示すものであ
り、図１と同一部材には同一符号を付ける。
積化するとき、構成される回路の一例を示すものであ
り、図１と同一部材には同一符号を付ける。
【００２８】
【発明の効果】本発明によると、トリガ入力信号幅ある
いは電源電圧に関係なしに、外部に設けられた抵抗およ
びコンデンサにより、一定の幅を有する出力パルスを作
ることができ、使用上便利であり、さらに、タイマを用
いる他のシステムの設計時においても適用可能である。
いは電源電圧に関係なしに、外部に設けられた抵抗およ
びコンデンサにより、一定の幅を有する出力パルスを作
ることができ、使用上便利であり、さらに、タイマを用
いる他のシステムの設計時においても適用可能である。
【図１】本発明の一実施例に従うパルス発生器の回路図
である。
である。
【図２】図１に示すパルス発生器の回路動作を説明する
第１の信号波形図である。
第１の信号波形図である。
【図３】図１に示すパルス発生器の回路動作を説明する
第２の信号波形図である。
第２の信号波形図である。
【図４】図１に示すパルス発生器を集積化に適合するよ
うに構成した回路の一例を具体的に示した回路図であ
る。
うに構成した回路の一例を具体的に示した回路図であ
る。
【図５】従来のパルス発生器の構成を示す図である。
【図６】図１に示すパルス発生器のトリガ入力信号幅と
出力信号幅との関係を説明する第１の信号波形図であ
る。
出力信号幅との関係を説明する第１の信号波形図であ
る。
【図７】図１に示すパルス発生器のトリガ入力信号幅と
出力信号幅との関係を説明する第２の信号波形図であ
る。
出力信号幅との関係を説明する第２の信号波形図であ
る。
１０ 比較器 １１ ＡＮＤゲート １２ ＮＡＮＤゲート １３ 第１インバータ １４ 第２インバータ Ｒ1 〜Ｒ3 抵抗 Ｃ1 コンデンサ Ｖｔｈ しきい電圧 Ｖｒｅｆ 基準電圧
Claims (4)
- 【請求項１】 パルス発生器において、 時定数に応じて上昇されるしきい電圧を発生するしきい
電圧発生手段と、 前記しきい電圧と基準電圧とを比較するための比較器
と、 前記パルス発生器の出力信号を反転させるための第１反
転器と、 トリガ入力信号と反転された前記パルス発生器出力信号
とをＮＡＮＤ論理するＮＡＮＤゲートと、 前記ＮＡＮＤ論理値と前記比較器出力とをＡＮＤ論理し
てパルス発生器出力を生成するＡＮＤゲートと、 前記ＮＡＮＤゲート出力を反転させるための第２反転器
と、 前記第２反転器の出力に応じて前記しきい電圧を接地で
減少させるためのプルダウン手段とで構成されたことを
特徴とするパルス発生器。 - 【請求項２】 前記しきい電圧発生手段は、 電源と接地との間に直列に接続された抵抗とコンデンサ
とで構成されたことを特徴とする請求項１記載のパルス
発生器。 - 【請求項３】 前記パルス発生器の出力幅は、トリガ入
力信号に関係なしにしきい電圧により決まることを特徴
とする請求項１記載のパルス発生器。 - 【請求項４】 前記プルダウン手段は、単一のトランジ
スタで構成されることを特徴とする請求項１記載のパル
ス発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92014861A KR970008796B1 (en) | 1992-08-18 | 1992-08-18 | Pulse generator |
| KR92P14861 | 1992-08-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06318848A true JPH06318848A (ja) | 1994-11-15 |
Family
ID=19338144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5202318A Withdrawn JPH06318848A (ja) | 1992-08-18 | 1993-08-16 | パルス発生器 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH06318848A (ja) |
| KR (1) | KR970008796B1 (ja) |
| DE (1) | DE4327791A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2269198C1 (ru) * | 2004-06-15 | 2006-01-27 | Государственное образовательное учреждение высшего профессионального образования "Уфимский государственный авиационный технический университет" | Симметричный мультивибратор |
-
1992
- 1992-08-18 KR KR92014861A patent/KR970008796B1/ko not_active Expired - Lifetime
-
1993
- 1993-08-16 JP JP5202318A patent/JPH06318848A/ja not_active Withdrawn
- 1993-08-18 DE DE4327791A patent/DE4327791A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| DE4327791A1 (de) | 1994-02-24 |
| KR970008796B1 (en) | 1997-05-29 |
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