JPH06318852A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06318852A JPH06318852A JP5106866A JP10686693A JPH06318852A JP H06318852 A JPH06318852 A JP H06318852A JP 5106866 A JP5106866 A JP 5106866A JP 10686693 A JP10686693 A JP 10686693A JP H06318852 A JPH06318852 A JP H06318852A
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Abstract
(57)【要約】
【目的】本発明は、外部回路装置とのインターフェイス
に使用されるＣＭＯＳ半導体集積回路装置において、非
動作時に外部回路装置の誤動作を防止できるようにする
ことを最も主要な特徴とする。 【構成】たとえば、電源ＶDD1 の電圧降下を電源電圧検
出回路１５ａでチェックし、半導体集積回路装置１０の
非動作状態が判断される場合には、制御回路１４により
出力回路１３のＰｃｈトランジスタＴＰ１およびＮｃｈ
トランジスタＴＮ１をオフする。このとき、両トランジ
スタＴＰ１，ＴＮ１には、電源ＶDD1 とは別の電源ＶDD
B が供給されるようにする。こうして、半導体集積回路
装置１０の非動作時には、入出力端子１１をハイインピ
ーダンス状態に設定することで、外部から電源へ流れ込
む電流の経路を電気的に断つ構成となっている。
に使用されるＣＭＯＳ半導体集積回路装置において、非
動作時に外部回路装置の誤動作を防止できるようにする
ことを最も主要な特徴とする。 【構成】たとえば、電源ＶDD1 の電圧降下を電源電圧検
出回路１５ａでチェックし、半導体集積回路装置１０の
非動作状態が判断される場合には、制御回路１４により
出力回路１３のＰｃｈトランジスタＴＰ１およびＮｃｈ
トランジスタＴＮ１をオフする。このとき、両トランジ
スタＴＰ１，ＴＮ１には、電源ＶDD1 とは別の電源ＶDD
B が供給されるようにする。こうして、半導体集積回路
装置１０の非動作時には、入出力端子１１をハイインピ
ーダンス状態に設定することで、外部から電源へ流れ込
む電流の経路を電気的に断つ構成となっている。
Description
【０００１】
【産業上の利用分野】この発明は、たとえばＣＭＯＳ型
の半導体集積回路装置に関するもので、特に外部回路装
置とのインターフェイスに使用されるものである。
の半導体集積回路装置に関するもので、特に外部回路装
置とのインターフェイスに使用されるものである。
【０００２】
【従来の技術】図５は、従来における、半導体集積回路
装置１００と外部回路装置２００との接続例を示すもの
である。この場合、半導体集積回路装置１００と外部回
路装置２００との間には、一方向または双方向の複数の
バス３００が設けられるようになっている。
装置１００と外部回路装置２００との接続例を示すもの
である。この場合、半導体集積回路装置１００と外部回
路装置２００との間には、一方向または双方向の複数の
バス３００が設けられるようになっている。
【０００３】そして、たとえば図６に示すように、それ
ぞれの入出力端子１０１，２０１を介して相互が接続さ
れることにより、半導体集積回路装置１００と外部回路
装置２００との間でのデータのやり取りや、半導体集積
回路装置１００から外部回路装置２００の制御が行われ
るようになっている。
ぞれの入出力端子１０１，２０１を介して相互が接続さ
れることにより、半導体集積回路装置１００と外部回路
装置２００との間でのデータのやり取りや、半導体集積
回路装置１００から外部回路装置２００の制御が行われ
るようになっている。
【０００４】たとえば、半導体集積回路装置１００のＥ
端子にＨｉｇｈレベルの信号が入力されると、制御回路
１０２の制御によりＤ端子からの信号が出力回路１０３
を介して入出力端子１０１より出力される。
端子にＨｉｇｈレベルの信号が入力されると、制御回路
１０２の制御によりＤ端子からの信号が出力回路１０３
を介して入出力端子１０１より出力される。
【０００５】この信号は、バス３００を経て外部回路装
置２００の入出力端子２０１に伝えられ、入力回路２０
３を介して外部回路装置２００内に取り込まれる。この
とき、外部回路装置２００のｅ端子にはＬｏｗレベルの
信号が供給されるようになっており、ｄ端子からの信号
は出力回路２０２より入出力端子２０１には出力されな
い。
置２００の入出力端子２０１に伝えられ、入力回路２０
３を介して外部回路装置２００内に取り込まれる。この
とき、外部回路装置２００のｅ端子にはＬｏｗレベルの
信号が供給されるようになっており、ｄ端子からの信号
は出力回路２０２より入出力端子２０１には出力されな
い。
【０００６】一方、外部回路装置２００のｅ端子にＨｉ
ｇｈレベルの信号が入力されると、ｄ端子からの信号が
出力回路２０２を介して入出力端子２０１より出力され
る。この信号は、バス３００を経て半導体集積回路装置
１００の入出力端子１０１に伝えられ、入力回路１０４
を介して半導体集積回路装置１００内に取り込まれる。
ｇｈレベルの信号が入力されると、ｄ端子からの信号が
出力回路２０２を介して入出力端子２０１より出力され
る。この信号は、バス３００を経て半導体集積回路装置
１００の入出力端子１０１に伝えられ、入力回路１０４
を介して半導体集積回路装置１００内に取り込まれる。
【０００７】このとき、半導体集積回路装置１００のＥ
端子にはＬｏｗレベルの信号が供給されるようになって
おり、Ｄ端子からの信号は入出力端子１０１には出力さ
れない。
端子にはＬｏｗレベルの信号が供給されるようになって
おり、Ｄ端子からの信号は入出力端子１０１には出力さ
れない。
【０００８】しかし、このような構成においては、たと
えば半導体集積回路装置１００の電源電圧を断って非動
作状態とした場合に、外部回路装置２００よりＨｉｇｈ
レベルの信号が出力されると、半導体集積回路装置１０
０の入出力端子１０１につながる出力回路１０３を構成
するＰｃｈトランジスタＴＰ１のドレインと基板間の寄
生ＰＮ接合ダイオードにより、入出力端子１０１と電源
ＶDD1 との間に電流が流れ、電源ＶDD1 の電位が上昇さ
れる。
えば半導体集積回路装置１００の電源電圧を断って非動
作状態とした場合に、外部回路装置２００よりＨｉｇｈ
レベルの信号が出力されると、半導体集積回路装置１０
０の入出力端子１０１につながる出力回路１０３を構成
するＰｃｈトランジスタＴＰ１のドレインと基板間の寄
生ＰＮ接合ダイオードにより、入出力端子１０１と電源
ＶDD1 との間に電流が流れ、電源ＶDD1 の電位が上昇さ
れる。
【０００９】すると、半導体集積回路装置１００に電源
電圧を投入したのと同じことになるため、半導体集積回
路装置１００が誤動作し、外部回路装置２００に対して
信号を出力してしまい、結果として外部回路装置２００
の誤動作を引き起こすという欠点があった。
電圧を投入したのと同じことになるため、半導体集積回
路装置１００が誤動作し、外部回路装置２００に対して
信号を出力してしまい、結果として外部回路装置２００
の誤動作を引き起こすという欠点があった。
【００１０】通常では、たとえば図７に示すように、半
導体集積回路装置１００の出力回路をＮｃｈトランジス
タＴＮ１のみによるオープンドレイン回路１０３´と
し、非動作時には、半導体集積回路装置１００のＥ端子
にＨｉｇｈレベルの信号を入力することで、入出力端子
１０１をハイインピーダンス状態に設定するようになっ
ている。
導体集積回路装置１００の出力回路をＮｃｈトランジス
タＴＮ１のみによるオープンドレイン回路１０３´と
し、非動作時には、半導体集積回路装置１００のＥ端子
にＨｉｇｈレベルの信号を入力することで、入出力端子
１０１をハイインピーダンス状態に設定するようになっ
ている。
【００１１】すなわち、出力回路１０３からＰｃｈトラ
ンジスタＴＰ１を外すことで、入出力端子１０１と電源
ＶDD1 間に電流が流れないようにしている、つまり外部
より電源ＶDD1 に流れ込む電流の経路をなくすようにし
ている。
ンジスタＴＰ１を外すことで、入出力端子１０１と電源
ＶDD1 間に電流が流れないようにしている、つまり外部
より電源ＶDD1 に流れ込む電流の経路をなくすようにし
ている。
【００１２】しかしながら、このような構成の場合、半
導体集積回路装置１００のＥ端子にＬｏｗレベルの信号
を入力することで、入出力端子１０１よりＬｏｗレベル
の信号を出力させることはできるが、Ｈｉｇｈレベルの
信号を出力することができない。
導体集積回路装置１００のＥ端子にＬｏｗレベルの信号
を入力することで、入出力端子１０１よりＬｏｗレベル
の信号を出力させることはできるが、Ｈｉｇｈレベルの
信号を出力することができない。
【００１３】また、入出力端子１０１に静電気などによ
る大電圧が印加されると、入出力端子１０１と電源ＶDD
1 との間にＰＮ接合ダイオードが存在しないため、静電
破壊を起こしやすいという欠点があった。
る大電圧が印加されると、入出力端子１０１と電源ＶDD
1 との間にＰＮ接合ダイオードが存在しないため、静電
破壊を起こしやすいという欠点があった。
【００１４】
【発明が解決しようとする課題】上記したように、従来
においては、非動作時に外部回路装置の誤動作を防止す
るためにＮｃｈオープンドレイン回路を用いた場合、Ｈ
ｉｇｈレベルの信号を出力することができず、また静電
破壊を起こしやすいなどの問題があった。
においては、非動作時に外部回路装置の誤動作を防止す
るためにＮｃｈオープンドレイン回路を用いた場合、Ｈ
ｉｇｈレベルの信号を出力することができず、また静電
破壊を起こしやすいなどの問題があった。
【００１５】そこで、この発明は、非動作時における外
部回路装置の誤動作を確実に防止でき、しかもＨｉｇｈ
／Ｌｏｗレベルの信号を出力することが可能な半導体集
積回路装置を提供することを目的としている。
部回路装置の誤動作を確実に防止でき、しかもＨｉｇｈ
／Ｌｏｗレベルの信号を出力することが可能な半導体集
積回路装置を提供することを目的としている。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体集積回路装置にあっては、外部
回路装置との間で信号のやり取りを行う入／出力回路部
と、この入／出力回路部を制御する制御回路と、前記入
／出力回路部と前記外部回路装置との電気的接続を、電
源電圧降下時に電気的に遮断する遮断回路とから構成さ
れている。
めに、この発明の半導体集積回路装置にあっては、外部
回路装置との間で信号のやり取りを行う入／出力回路部
と、この入／出力回路部を制御する制御回路と、前記入
／出力回路部と前記外部回路装置との電気的接続を、電
源電圧降下時に電気的に遮断する遮断回路とから構成さ
れている。
【００１７】
【作用】この発明は、上記した手段により、電源電圧の
変化に応じて外部から電源に流れ込む電流の経路を電気
的に切断できるため、Ｈｉｇｈ／Ｌｏｗレベルの信号の
出力を損うことなく、非動作時に電源の電位が上昇され
るのを防止することが可能となるものである。
変化に応じて外部から電源に流れ込む電流の経路を電気
的に切断できるため、Ｈｉｇｈ／Ｌｏｗレベルの信号の
出力を損うことなく、非動作時に電源の電位が上昇され
るのを防止することが可能となるものである。
【００１８】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、第１の実施例にかかる半導体
集積回路装置の入／出力回路部の概略を示すものであ
る。
照して説明する。図１は、第１の実施例にかかる半導体
集積回路装置の入／出力回路部の概略を示すものであ
る。
【００１９】すなわち、半導体集積回路装置１０の入／
出力回路部は、図に示す如く、入出力端子１１、入力回
路１２、出力回路１３、制御回路１４、および遮断回路
１５によって構成されている。
出力回路部は、図に示す如く、入出力端子１１、入力回
路１２、出力回路１３、制御回路１４、および遮断回路
１５によって構成されている。
【００２０】出力回路１３は、電源ＶDDB および上記入
出力端子１１間に接続されたＰｃｈトランジスタＴＰ１
と、上記入出力端子１１および接地間に接続されたＮｃ
ｈトランジスタＴＮ１とからなっている。
出力端子１１間に接続されたＰｃｈトランジスタＴＰ１
と、上記入出力端子１１および接地間に接続されたＮｃ
ｈトランジスタＴＮ１とからなっている。
【００２１】制御回路１４は、上記遮断回路１５の出力
とＤ，Ｅ端子からの各信号とを入力とし、前記出力回路
１３のＰｃｈトランジスタＴＰ１のベース電圧を発生す
るＮＡＮＤ回路１４ａ、上記Ｅ端子からの信号を反転す
る反転回路１４ｂ、およびこの反転回路１４ｂの反転出
力と上記遮断回路１５の反転出力と上記Ｄ端子からの信
号とを入力とし、前記出力回路１３のＮｃｈトランジス
タＴＮ１のベース電圧を発生するＮＯＲ回路１４ｃから
なっている。
とＤ，Ｅ端子からの各信号とを入力とし、前記出力回路
１３のＰｃｈトランジスタＴＰ１のベース電圧を発生す
るＮＡＮＤ回路１４ａ、上記Ｅ端子からの信号を反転す
る反転回路１４ｂ、およびこの反転回路１４ｂの反転出
力と上記遮断回路１５の反転出力と上記Ｄ端子からの信
号とを入力とし、前記出力回路１３のＮｃｈトランジス
タＴＮ１のベース電圧を発生するＮＯＲ回路１４ｃから
なっている。
【００２２】遮断回路１５は、電源ＶDD1 の電圧降下を
検出し、半導体集積回路装置１０が非動作状態であるか
否かを判断するための電源電圧検出回路１５ａと、この
検出出力によって上記制御回路１４を制御すべく、上記
制御回路１４のＮＯＲ回路１４ｃへの反転出力を発生す
る反転回路１５ｂおよびこの反転出力をさらに反転して
ＮＡＮＤ回路１４ａへの出力を発生する反転回路１５ｃ
と、前記出力回路１３に常に電源電圧を供給するための
電源ＶDDB とからなっている。
検出し、半導体集積回路装置１０が非動作状態であるか
否かを判断するための電源電圧検出回路１５ａと、この
検出出力によって上記制御回路１４を制御すべく、上記
制御回路１４のＮＯＲ回路１４ｃへの反転出力を発生す
る反転回路１５ｂおよびこの反転出力をさらに反転して
ＮＡＮＤ回路１４ａへの出力を発生する反転回路１５ｃ
と、前記出力回路１３に常に電源電圧を供給するための
電源ＶDDB とからなっている。
【００２３】さて、半導体集積回路装置１０が動作状態
にあるときは、遮断回路１５の電源電圧検出回路１５ａ
よりＨｉｇｈレベルの信号が出力される。これにより、
反転回路１５ｂ，１５ｃの出力ａ，ｂは、それぞれＬｏ
ｗレベルとＨｉｇｈレベルとなる。
にあるときは、遮断回路１５の電源電圧検出回路１５ａ
よりＨｉｇｈレベルの信号が出力される。これにより、
反転回路１５ｂ，１５ｃの出力ａ，ｂは、それぞれＬｏ
ｗレベルとＨｉｇｈレベルとなる。
【００２４】この結果、制御回路１４のＮＡＮＤ回路１
４ａの出力αとＮＯＲ回路１４ｃの出力βは、Ｄ端子と
Ｅ端子からの入力により決定されることになり、入出力
端子１１からはＤ端子に入力される信号と同じレベルの
信号が出力される。
４ａの出力αとＮＯＲ回路１４ｃの出力βは、Ｄ端子と
Ｅ端子からの入力により決定されることになり、入出力
端子１１からはＤ端子に入力される信号と同じレベルの
信号が出力される。
【００２５】一方、半導体集積回路装置１０が非動作状
態（電源電圧降下時）にあるときは、電源電圧検出回路
１５ａよりＬｏｗレベルの信号が出力される。これによ
り、各反転回路１５ｂ，１５ｃの出力ａ，ｂは、それぞ
れＨｉｇｈレベルとＬｏｗレベルとなる。
態（電源電圧降下時）にあるときは、電源電圧検出回路
１５ａよりＬｏｗレベルの信号が出力される。これによ
り、各反転回路１５ｂ，１５ｃの出力ａ，ｂは、それぞ
れＨｉｇｈレベルとＬｏｗレベルとなる。
【００２６】この結果、ＮＡＮＤ１４ａの出力αとＮＯ
Ｒ回路１４ｃの出力βがＨｉｇｈレベルとＬｏｗレベル
に固定されることになり、入出力端子１１がハイインピ
ーダンス状態とされる。
Ｒ回路１４ｃの出力βがＨｉｇｈレベルとＬｏｗレベル
に固定されることになり、入出力端子１１がハイインピ
ーダンス状態とされる。
【００２７】このように、電源ＶDD1 の電圧降下を検出
し、この電圧降下により非動作状態が判断される場合に
は、出力回路１３に対して電源ＶDD1 とは別の、電源Ｖ
DD1の電圧降下に影響されない電源ＶDDB が供給される
ようにしている。
し、この電圧降下により非動作状態が判断される場合に
は、出力回路１３に対して電源ＶDD1 とは別の、電源Ｖ
DD1の電圧降下に影響されない電源ＶDDB が供給される
ようにしている。
【００２８】したがって、半導体集積回路装置１０の非
動作時においても、入出力端子１１から電源に電流が流
れ込むのを阻止することができるため、半導体集積回路
装置１０が誤動作して、外部回路装置を誤動作させるの
を防止できる。
動作時においても、入出力端子１１から電源に電流が流
れ込むのを阻止することができるため、半導体集積回路
装置１０が誤動作して、外部回路装置を誤動作させるの
を防止できる。
【００２９】しかも、動作時には、Ｄ端子に入力される
信号と同じレベルの信号を出力することができる、つま
りＨｉｇｈ／Ｌｏｗの両レベルの信号を出力し得るもの
である。
信号と同じレベルの信号を出力することができる、つま
りＨｉｇｈ／Ｌｏｗの両レベルの信号を出力し得るもの
である。
【００３０】次に、この発明の第２の実施例について説
明する。図２は、前述の遮断回路を非動作時の制御回路
として構成した場合を例に示すものである。
明する。図２は、前述の遮断回路を非動作時の制御回路
として構成した場合を例に示すものである。
【００３１】すなわち、出力回路１３を制御するための
制御回路を、動作時の制御回路２０と非動作時の制御回
路２１とに分離し、電源ＶDD1 の電圧降下に応じて異な
る制御回路により出力回路１３の制御を行うようになっ
ている。
制御回路を、動作時の制御回路２０と非動作時の制御回
路２１とに分離し、電源ＶDD1 の電圧降下に応じて異な
る制御回路により出力回路１３の制御を行うようになっ
ている。
【００３２】この場合、制御回路２０は、Ｄ，Ｅ端子か
らの各信号とを入力とし、出力回路１３のＰｃｈトラン
ジスタＴＰ１のベース電圧を発生するＮＡＮＤ回路２０
ａ、上記Ｅ端子からの信号を反転する反転回路２０ｂ、
およびこの反転回路２０ｂの反転出力と上記Ｄ端子から
の信号とを入力とし、前記出力回路１３のＮｃｈトラン
ジスタＴＮ１のベース電圧を発生するＮＯＲ回路２０ｃ
からなっている。
らの各信号とを入力とし、出力回路１３のＰｃｈトラン
ジスタＴＰ１のベース電圧を発生するＮＡＮＤ回路２０
ａ、上記Ｅ端子からの信号を反転する反転回路２０ｂ、
およびこの反転回路２０ｂの反転出力と上記Ｄ端子から
の信号とを入力とし、前記出力回路１３のＮｃｈトラン
ジスタＴＮ１のベース電圧を発生するＮＯＲ回路２０ｃ
からなっている。
【００３３】制御回路２１は、電源ＶDD1 の電圧降下を
検出し、半導体集積回路装置１０が非動作状態であるか
否かを判断するための電源電圧検出回路２１ａと、この
検出出力を反転する反転回路２１ｂと、この反転出力を
さらに反転する反転回路２１ｃと、前記入出力端子１１
と前記出力回路１３のＰｃｈトランジスタＴＰ１との間
に接続され、上記反転回路２１ｂの反転出力によりオン
／オフ制御されるＰｃｈトランジスタｔｐ１と、前記入
出力端子１１と前記出力回路１３のＮｃｈトランジスタ
ＴＮ１との間に接続され、上記反転回路２１ｃの出力に
よりオン／オフ制御されるＮｃｈトランジスタｔｎ１
と、前記出力回路１３に常に電源電圧を供給するための
電源ＶDDB とからなっている。
検出し、半導体集積回路装置１０が非動作状態であるか
否かを判断するための電源電圧検出回路２１ａと、この
検出出力を反転する反転回路２１ｂと、この反転出力を
さらに反転する反転回路２１ｃと、前記入出力端子１１
と前記出力回路１３のＰｃｈトランジスタＴＰ１との間
に接続され、上記反転回路２１ｂの反転出力によりオン
／オフ制御されるＰｃｈトランジスタｔｐ１と、前記入
出力端子１１と前記出力回路１３のＮｃｈトランジスタ
ＴＮ１との間に接続され、上記反転回路２１ｃの出力に
よりオン／オフ制御されるＮｃｈトランジスタｔｎ１
と、前記出力回路１３に常に電源電圧を供給するための
電源ＶDDB とからなっている。
【００３４】この回路では、半導体集積回路装置１０が
動作状態にあるときは、制御回路２１の電源電圧検出回
路２１ａよりＨｉｇｈレベルの信号が出力される。これ
により、反転回路２１ｂ，２１ｃの各出力ａ，ｂは、そ
れぞれＬｏｗレベルとＨｉｇｈレベルとなる。
動作状態にあるときは、制御回路２１の電源電圧検出回
路２１ａよりＨｉｇｈレベルの信号が出力される。これ
により、反転回路２１ｂ，２１ｃの各出力ａ，ｂは、そ
れぞれＬｏｗレベルとＨｉｇｈレベルとなる。
【００３５】この結果、出力回路１３の各トランジスタ
ＴＰ１，ＴＮ１は互いにオン状態とされ、Ｅ端子に入力
された信号がＨｉｇｈレベルのとき、入出力端子１１か
らはＤ端子に入力される信号と同じレベルの信号が出力
される。
ＴＰ１，ＴＮ１は互いにオン状態とされ、Ｅ端子に入力
された信号がＨｉｇｈレベルのとき、入出力端子１１か
らはＤ端子に入力される信号と同じレベルの信号が出力
される。
【００３６】一方、装置１０が非動作状態（電源電圧降
下時）にあるときは、電源電圧検出回路２１ａよりＬｏ
ｗレベルの信号が出力される。これにより、反転回路２
１ｂ，２１ｃの各出力ａ，ｂは、それぞれＨｉｇｈレベ
ルとＬｏｗレベルとなる。
下時）にあるときは、電源電圧検出回路２１ａよりＬｏ
ｗレベルの信号が出力される。これにより、反転回路２
１ｂ，２１ｃの各出力ａ，ｂは、それぞれＨｉｇｈレベ
ルとＬｏｗレベルとなる。
【００３７】この結果、両トランジスタＴＰ１，ＴＮ１
はオフ状態とされ、入出力端子１１はハイインピーダン
ス状態となる。このような構成によれば、上記した第１
の実施例と同様に、半導体集積回路装置１０が誤動作し
て、外部回路装置を誤動作させるのを防止でき、しか
も、Ｈｉｇｈ／Ｌｏｗの両レベルの信号を出力し得ると
ともに、回路構成を非常に容易なものとすることができ
る。
はオフ状態とされ、入出力端子１１はハイインピーダン
ス状態となる。このような構成によれば、上記した第１
の実施例と同様に、半導体集積回路装置１０が誤動作し
て、外部回路装置を誤動作させるのを防止でき、しか
も、Ｈｉｇｈ／Ｌｏｗの両レベルの信号を出力し得ると
ともに、回路構成を非常に容易なものとすることができ
る。
【００３８】上記したように、電源電圧の変化に応じて
外部から電源に流れ込む電流の経路を電気的に切断でき
るようにしている。すなわち、電源の電圧降下を検出
し、非動作時には出力回路に別電源が供給されるように
している。これにより、入出力端子をハイインピーダン
ス状態に維持できるようになるため、外部から電流が流
れ込み、電源の電位が上昇されるのを防止することが可
能となる。したがって、非動作時に半導体集積回路装置
が誤動作し、外部回路装置を誤動作させるのを確実に防
ぐことができるものである。
外部から電源に流れ込む電流の経路を電気的に切断でき
るようにしている。すなわち、電源の電圧降下を検出
し、非動作時には出力回路に別電源が供給されるように
している。これにより、入出力端子をハイインピーダン
ス状態に維持できるようになるため、外部から電流が流
れ込み、電源の電位が上昇されるのを防止することが可
能となる。したがって、非動作時に半導体集積回路装置
が誤動作し、外部回路装置を誤動作させるのを確実に防
ぐことができるものである。
【００３９】しかも、動作時にあっては、入出力端子よ
りＤ端子に入力される信号と同じレベルの信号を出力す
ることができ、Ｈｉｇｈ／Ｌｏｗレベルの信号の出力を
損うこともない。
りＤ端子に入力される信号と同じレベルの信号を出力す
ることができ、Ｈｉｇｈ／Ｌｏｗレベルの信号の出力を
損うこともない。
【００４０】また、入出力端子と電源との間にはＰＮ接
合ダイオードが存在するため、誤って大電圧が印加され
た場合にも、静電破壊から保護できるものである。な
お、上記実施例においては、電源電圧の変動（降下）が
検出された際に電気的に電流の流れ込む経路を断つよう
に構成した場合について説明したが、これに限らず、た
とえばあらかじめ電源に流れ込む電流の経路が存在しな
いように構成することもできる。
合ダイオードが存在するため、誤って大電圧が印加され
た場合にも、静電破壊から保護できるものである。な
お、上記実施例においては、電源電圧の変動（降下）が
検出された際に電気的に電流の流れ込む経路を断つよう
に構成した場合について説明したが、これに限らず、た
とえばあらかじめ電源に流れ込む電流の経路が存在しな
いように構成することもできる。
【００４１】図３は、従来の出力回路を、二個のＮｃｈ
トランジスタを用いて構成した場合を例に示すものであ
る。すなわち、入出力端子１１と接地間に接続されるＮ
ｃｈトランジスタＴＮ１と、上記入出力端子１１と電源
ＶDD1 との間に接続されるＮｃｈトランジスタＴＮ２と
で出力回路３１が構成されている。
トランジスタを用いて構成した場合を例に示すものであ
る。すなわち、入出力端子１１と接地間に接続されるＮ
ｃｈトランジスタＴＮ１と、上記入出力端子１１と電源
ＶDD1 との間に接続されるＮｃｈトランジスタＴＮ２と
で出力回路３１が構成されている。
【００４２】また、この出力回路３１を制御する制御回
路３２は、Ｅ端子より入力される信号とＤ端子より入力
される信号とをそれぞれ入力とし、上記出力回路３１の
ＮｃｈトランジスタＴＮ２をオン／オフ制御するＡＮＤ
回路３２ａ、Ｅ端子より入力される信号を反転する反転
回路３２ｂ、およびこの反転出力と上記Ｄ端子より入力
される信号とをそれぞれ入力とし、上記出力回路３１の
ＮｃｈトランジスタＴＮ１をオン／オフ制御するＮＯＲ
回路３２ｃによって構成されている。
路３２は、Ｅ端子より入力される信号とＤ端子より入力
される信号とをそれぞれ入力とし、上記出力回路３１の
ＮｃｈトランジスタＴＮ２をオン／オフ制御するＡＮＤ
回路３２ａ、Ｅ端子より入力される信号を反転する反転
回路３２ｂ、およびこの反転出力と上記Ｄ端子より入力
される信号とをそれぞれ入力とし、上記出力回路３１の
ＮｃｈトランジスタＴＮ１をオン／オフ制御するＮＯＲ
回路３２ｃによって構成されている。
【００４３】この場合、半導体集積回路装置１０が動作
状態にあるとき、Ｅ端子に入力される信号がＨｉｇｈレ
ベルであれば、入出力端子１１からの出力は、Ｄ端子に
入力される信号のレベルにより決定される。
状態にあるとき、Ｅ端子に入力される信号がＨｉｇｈレ
ベルであれば、入出力端子１１からの出力は、Ｄ端子に
入力される信号のレベルにより決定される。
【００４４】たとえば、Ｄ端子からの信号がＬｏｗレベ
ルであれば、制御回路３２のＡＮＤ回路３２ａとＮＯＲ
回路３２ｃの各出力は、それぞれＬｏｗレベルとＨｉｇ
ｈレベルとなるので、入出力端子１１からはＬｏｗレベ
ルの信号が出力される。
ルであれば、制御回路３２のＡＮＤ回路３２ａとＮＯＲ
回路３２ｃの各出力は、それぞれＬｏｗレベルとＨｉｇ
ｈレベルとなるので、入出力端子１１からはＬｏｗレベ
ルの信号が出力される。
【００４５】もし、Ｄ端子からの信号がＨｉｇｈレベル
であれば、ＡＮＤ回路３２ａとＮＯＲ回路３２ｃの各出
力は、それぞれＨｉｇｈレベルとＬｏｗレベルとなる。
これにより、トランジスタＴＮ１はオフ状態、トランジ
スタＴＮ２はオン状態となり、入出力端子１１からはＨ
ｉｇｈレベルの信号が出力される。
であれば、ＡＮＤ回路３２ａとＮＯＲ回路３２ｃの各出
力は、それぞれＨｉｇｈレベルとＬｏｗレベルとなる。
これにより、トランジスタＴＮ１はオフ状態、トランジ
スタＴＮ２はオン状態となり、入出力端子１１からはＨ
ｉｇｈレベルの信号が出力される。
【００４６】一方、装置１０が非動作状態にあるとき
は、電源ＶDD1 に流れ込む電流の経路そのものが存在し
ないため、入出力端子１１にＨｉｇｈレベルの信号が外
部より入ってきても、電源ＶDD1 の電位が上昇されるこ
とはない。
は、電源ＶDD1 に流れ込む電流の経路そのものが存在し
ないため、入出力端子１１にＨｉｇｈレベルの信号が外
部より入ってきても、電源ＶDD1 の電位が上昇されるこ
とはない。
【００４７】このように、電源ＶDD1 の電圧降下に応じ
て経路の存在が変化する、つまり非動作時には電源ＶDD
1 に流れ込む電流の経路がなくなることになるため、上
記した第１，第２の実施例と同様に、非動作時に外部か
らの電流の流れ込みによって半導体集積回路装置１０が
誤動作して、外部回路装置を誤動作させるのを防止でき
るとともに、動作時にはＨｉｇｈ／Ｌｏｗの両レベルの
信号を出力し得るものである。
て経路の存在が変化する、つまり非動作時には電源ＶDD
1 に流れ込む電流の経路がなくなることになるため、上
記した第１，第２の実施例と同様に、非動作時に外部か
らの電流の流れ込みによって半導体集積回路装置１０が
誤動作して、外部回路装置を誤動作させるのを防止でき
るとともに、動作時にはＨｉｇｈ／Ｌｏｗの両レベルの
信号を出力し得るものである。
【００４８】ただし、上記した構成の場合、ＮＭＯＳ回
路であるため、入出力端子１１からＨｉｇｈレベルの信
号を出力するとき、電源ＶDD1 と同じ電圧の信号を出力
することができない。
路であるため、入出力端子１１からＨｉｇｈレベルの信
号を出力するとき、電源ＶDD1 と同じ電圧の信号を出力
することができない。
【００４９】このような構成の回路において、入出力端
子１１から、電源ＶDD1 と同じ電圧の信号を出力させる
場合には、出力回路３１の電源ＶDD1 側につながるトラ
ンジスタＴＮ２の制御に、たとえば昇圧回路で昇圧した
電源を用いるようにすれば良い。
子１１から、電源ＶDD1 と同じ電圧の信号を出力させる
場合には、出力回路３１の電源ＶDD1 側につながるトラ
ンジスタＴＮ２の制御に、たとえば昇圧回路で昇圧した
電源を用いるようにすれば良い。
【００５０】図４は、入出力端子１１から電源ＶDD1 と
同じ電圧の信号を出力させる場合の、回路の構成例を示
すものである。すなわち、トランジスタＴＮ２のゲート
への入力を制御する制御回路３２の、ＡＮＤ回路３２ａ
の電源に昇圧回路３３を接続し、トランジスタＴＮ２の
ゲートへの入力が電源ＶDD1 よりも高い電圧となるよう
に構成されている。その他、この発明の要旨を変えない
範囲において、種々変形実施可能なことは勿論である。
同じ電圧の信号を出力させる場合の、回路の構成例を示
すものである。すなわち、トランジスタＴＮ２のゲート
への入力を制御する制御回路３２の、ＡＮＤ回路３２ａ
の電源に昇圧回路３３を接続し、トランジスタＴＮ２の
ゲートへの入力が電源ＶDD1 よりも高い電圧となるよう
に構成されている。その他、この発明の要旨を変えない
範囲において、種々変形実施可能なことは勿論である。
【００５１】
【発明の効果】以上、詳述したようにこの発明によれ
ば、非動作時における外部回路装置の誤動作を確実に防
止でき、しかもＨｉｇｈ／Ｌｏｗレベルの信号を出力す
ることが可能な半導体集積回路装置を提供できる。
ば、非動作時における外部回路装置の誤動作を確実に防
止でき、しかもＨｉｇｈ／Ｌｏｗレベルの信号を出力す
ることが可能な半導体集積回路装置を提供できる。
【図１】この発明の第１の実施例にかかる半導体集積回
路装置の要部を示す構成図。
路装置の要部を示す構成図。
【図２】同じく、第２の実施例にかかる半導体集積回路
装置の要部を示す構成図。
装置の要部を示す構成図。
【図３】この発明の他の実施例にかかる半導体集積回路
装置の要部を示す構成図。
装置の要部を示す構成図。
【図４】同じく、電源と同じ電圧の信号を出力させる場
合の回路の構成例を示す図。
合の回路の構成例を示す図。
【図５】従来技術とその問題点を説明するために半導体
集積回路装置と外部回路装置の接続例を示す図。
集積回路装置と外部回路装置の接続例を示す図。
【図６】同じく、半導体集積回路装置と外部回路装置と
の接続の要部を示す構成図。
の接続の要部を示す構成図。
【図７】同じく、半導体集積回路装置の要部をＮｃｈオ
ープンドレイン回路を例に示す構成図。
ープンドレイン回路を例に示す構成図。
１０…半導体集積回路装置、１１…入出力端子、１２…
入力回路、１３…出力回路、１４…制御回路、１４ａ…
ＮＡＮＤ回路、１４ｂ…反転回路、１４ｃ…ＮＯＲ回
路、１５…遮断回路、１５ａ…電源電圧検出回路、１５
ｂ，１５ｃ…反転回路、ＶDD1 …電源、ＶDDB …別電
源、ＴＰ１…Ｐｃｈトランジスタ、ＴＮ１…Ｎｃｈトラ
ンジスタ。
入力回路、１３…出力回路、１４…制御回路、１４ａ…
ＮＡＮＤ回路、１４ｂ…反転回路、１４ｃ…ＮＯＲ回
路、１５…遮断回路、１５ａ…電源電圧検出回路、１５
ｂ，１５ｃ…反転回路、ＶDD1 …電源、ＶDDB …別電
源、ＴＰ１…Ｐｃｈトランジスタ、ＴＮ１…Ｎｃｈトラ
ンジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ (72)発明者 能登谷 晃一 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (3)
- 【請求項１】 外部回路装置との間で信号のやり取りを
行う入／出力回路部と、 この入／出力回路部を制御する制御回路と、 前記入／出力回路部と前記外部回路装置との電気的接続
を、電源電圧降下時に電気的に遮断する遮断回路とを具
備したことを特徴とする半導体集積回路装置。 - 【請求項２】 前記遮断回路は、電源の電圧降下を検出
し、この検出出力を制御信号として前記制御回路に供給
することで、前記入／出力回路部への電源の供給を電源
電圧降下時でも変動しない別電源に切り換えることを特
徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記制御回路を、電源電圧降下時の制御
回路と動作時の制御回路とで構成したことを特徴とする
請求項１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10686693A JP3272809B2 (ja) | 1993-05-07 | 1993-05-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10686693A JP3272809B2 (ja) | 1993-05-07 | 1993-05-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318852A true JPH06318852A (ja) | 1994-11-15 |
| JP3272809B2 JP3272809B2 (ja) | 2002-04-08 |
Family
ID=14444476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10686693A Expired - Fee Related JP3272809B2 (ja) | 1993-05-07 | 1993-05-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3272809B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09121151A (ja) * | 1995-08-18 | 1997-05-06 | Samsung Electron Co Ltd | データ出力バッファ |
| JP2003530733A (ja) * | 1999-10-28 | 2003-10-14 | シーゲイト テクノロジー エルエルシー | ディスクドライブの多電圧の電力上昇に対して安定な入力／出力バッファ回路 |
| JP2013106063A (ja) * | 2011-11-10 | 2013-05-30 | Ricoh Co Ltd | 半導体装置及びそれを用いた電子機器 |
| CN103475354A (zh) * | 2013-09-10 | 2013-12-25 | 珠海全志科技股份有限公司 | 高速接口的上拉终端电阻检测电路 |
| JP2019201406A (ja) * | 2018-05-14 | 2019-11-21 | エーエスエム アイピー ホールディング ビー．ブイ． | 絶縁システム、基板処理装置 |
-
1993
- 1993-05-07 JP JP10686693A patent/JP3272809B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09121151A (ja) * | 1995-08-18 | 1997-05-06 | Samsung Electron Co Ltd | データ出力バッファ |
| JP2003530733A (ja) * | 1999-10-28 | 2003-10-14 | シーゲイト テクノロジー エルエルシー | ディスクドライブの多電圧の電力上昇に対して安定な入力／出力バッファ回路 |
| JP2013106063A (ja) * | 2011-11-10 | 2013-05-30 | Ricoh Co Ltd | 半導体装置及びそれを用いた電子機器 |
| CN103475354A (zh) * | 2013-09-10 | 2013-12-25 | 珠海全志科技股份有限公司 | 高速接口的上拉终端电阻检测电路 |
| JP2019201406A (ja) * | 2018-05-14 | 2019-11-21 | エーエスエム アイピー ホールディング ビー．ブイ． | 絶縁システム、基板処理装置 |
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| Publication number | Publication date |
|---|---|
| JP3272809B2 (ja) | 2002-04-08 |
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