JPH06324884A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH06324884A JPH06324884A JP11161993A JP11161993A JPH06324884A JP H06324884 A JPH06324884 A JP H06324884A JP 11161993 A JP11161993 A JP 11161993A JP 11161993 A JP11161993 A JP 11161993A JP H06324884 A JPH06324884 A JP H06324884A
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- vector
- interrupt processing
- processing
- instruction
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Abstract
(57)【要約】
【目的】 迅速な可変ベクタ割り込み処理又は自由度が
高い固定ベクタ割り込み処理を選択することができるデ
ータ処理装置を得る。 【構成】 実行制御部103 が一連の命令列を処理中に割
り込み信号131 を入力した場合には、実行中の命令の処
理を完了後に前記信号を受け付ける。その後、受け付け
た前記信号131 のレベルに対応するIVC 132 のビットの
値の ■０" 又は ■１" により固定ベクタ割り込み処理
又は可変ベクタ割り込み処理のいずれであるかを判定す
る。また可変ベクタ割り込み処理であると判定された場
合には実行制御部103 はベクタ番号のフェッチを行い、
フェッチしたベクタ番号に基づきベクタテーブルエント
リ計算を行い、PSW 121 又はPC８に割り込み処理用の状
態語又はハンドラの先頭番地を転送するベクタフェッチ
がなされる。一方、可変ベクタ割り込み処理であると判
定された場合には、実行制御部103 は複数のIHA133 の
中から割り込み信号のレベルに対応するIHA 133 をアク
セスしてハンドラの先頭番地を決定する。
高い固定ベクタ割り込み処理を選択することができるデ
ータ処理装置を得る。 【構成】 実行制御部103 が一連の命令列を処理中に割
り込み信号131 を入力した場合には、実行中の命令の処
理を完了後に前記信号を受け付ける。その後、受け付け
た前記信号131 のレベルに対応するIVC 132 のビットの
値の ■０" 又は ■１" により固定ベクタ割り込み処理
又は可変ベクタ割り込み処理のいずれであるかを判定す
る。また可変ベクタ割り込み処理であると判定された場
合には実行制御部103 はベクタ番号のフェッチを行い、
フェッチしたベクタ番号に基づきベクタテーブルエント
リ計算を行い、PSW 121 又はPC８に割り込み処理用の状
態語又はハンドラの先頭番地を転送するベクタフェッチ
がなされる。一方、可変ベクタ割り込み処理であると判
定された場合には、実行制御部103 は複数のIHA133 の
中から割り込み信号のレベルに対応するIHA 133 をアク
セスしてハンドラの先頭番地を決定する。
Description
【０００１】
【産業上の利用分野】本発明は、割り込み処理をするこ
とができるデータ処理装置に関する。
とができるデータ処理装置に関する。
【０００２】
【従来の技術】図５は「三菱半導体データブック'89 」
のマイクロプロセッサ周辺LSI 編に記載されている従来
のデータ処理装置１を示すブロック図である。このマイ
クロプロセッサの割り込みは次のように行われる。即
ち、端子○７がアサートされると割り込みが受け付けら
れ、図示しないメモリに3C番地を先頭番地として格納さ
れている割り込み処理プログラム (ハンドラ）を実行す
る。端子○８，○９が同様にアサートされると、同様に
34, 2Cを先頭番地として格納されているハンドラを実行
する。これを固定ベクタ割り込み処理という。端子○10
は汎用の割り込み端子であり、ここに割り込みが受け付
けられた場合にはCALL命令を挿入することによって任意
の割り込み処理開始番地を設定することができる。これ
を可変ベクタ割り込み処理という。
のマイクロプロセッサ周辺LSI 編に記載されている従来
のデータ処理装置１を示すブロック図である。このマイ
クロプロセッサの割り込みは次のように行われる。即
ち、端子○７がアサートされると割り込みが受け付けら
れ、図示しないメモリに3C番地を先頭番地として格納さ
れている割り込み処理プログラム (ハンドラ）を実行す
る。端子○８，○９が同様にアサートされると、同様に
34, 2Cを先頭番地として格納されているハンドラを実行
する。これを固定ベクタ割り込み処理という。端子○10
は汎用の割り込み端子であり、ここに割り込みが受け付
けられた場合にはCALL命令を挿入することによって任意
の割り込み処理開始番地を設定することができる。これ
を可変ベクタ割り込み処理という。
【０００３】
【発明が解決しようとする課題】上述の可変ベクタ割り
込み処理はCALL命令を介するので処理時間が長いという
欠点がある。一方固定ベクタ割り込み処理では先頭番地
が固定されているのでその分自由度が低いという欠点が
ある。本発明はこのような欠点を解消するためになされ
たものであり、入力信号によって可変ベクタ割り込み処
理／固定ベクタ割り込み処理のいずれをも選択可能と
し、処理時間短縮と自由度向上とを図ったデータ処理装
置を提供することを目的とする。
込み処理はCALL命令を介するので処理時間が長いという
欠点がある。一方固定ベクタ割り込み処理では先頭番地
が固定されているのでその分自由度が低いという欠点が
ある。本発明はこのような欠点を解消するためになされ
たものであり、入力信号によって可変ベクタ割り込み処
理／固定ベクタ割り込み処理のいずれをも選択可能と
し、処理時間短縮と自由度向上とを図ったデータ処理装
置を提供することを目的とする。
【０００４】
【課題を解決するための手段】第１発明では割り込み処
理プログラムの先頭番地を格納する手段と、可変／固定
ベクタ割り込み処理の別を表す情報を格納する手段とを
備える。第２発明では割り込み処理プログラムの先頭番
地を格納する手段のみを備え、可変／固定の別の指定は
外部からの入力による。
理プログラムの先頭番地を格納する手段と、可変／固定
ベクタ割り込み処理の別を表す情報を格納する手段とを
備える。第２発明では割り込み処理プログラムの先頭番
地を格納する手段のみを備え、可変／固定の別の指定は
外部からの入力による。
【０００５】
【作用】割り込み信号が入力されると可変／固定ベクタ
割り込み処理の別を表す情報を格納してある手段の格納
情報に従い可変ベクタ割り込み処理である場合は外部か
らベクタ番号フェッチを行い、これに基づいて割り込み
処理を開始する。固定ベクタ割り込み処理である場合は
前述の先頭番地を格納する手段からその格納値を読出
し、これに従って割り込み処理を開始する。
割り込み処理の別を表す情報を格納してある手段の格納
情報に従い可変ベクタ割り込み処理である場合は外部か
らベクタ番号フェッチを行い、これに基づいて割り込み
処理を開始する。固定ベクタ割り込み処理である場合は
前述の先頭番地を格納する手段からその格納値を読出
し、これに従って割り込み処理を開始する。
【０００６】第２発明では可変ベクタ割り込み処理か、
固定ベクタ割り込み処理かの別を表す情報が入力され
る。前者である場合は外部からベクタ番号フェッチを行
い、これに基づいて割り込み処理を開始する。また後者
である場合は前述の先頭番地を格納する手段からその格
納値を読出し、これに従って割り込み処理を開始する。
固定ベクタ割り込み処理かの別を表す情報が入力され
る。前者である場合は外部からベクタ番号フェッチを行
い、これに基づいて割り込み処理を開始する。また後者
である場合は前述の先頭番地を格納する手段からその格
納値を読出し、これに従って割り込み処理を開始する。
【０００７】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図１は第１発明のデータ処理装置
を示すブロック図である。図において101 は命令フェッ
チ部であり、図示しない外部メモリに格納されている命
令を読出し、これを解読する命令デコード部102 へ与え
る。命令デコード部102 は解読した命令を実行する実行
制御部103 へ与えるように構成されており、これら命令
フェッチ部101 、命令デコード部102 、実行制御部103
は３段のパイプライン処理をする。
き具体的に説明する。図１は第１発明のデータ処理装置
を示すブロック図である。図において101 は命令フェッ
チ部であり、図示しない外部メモリに格納されている命
令を読出し、これを解読する命令デコード部102 へ与え
る。命令デコード部102 は解読した命令を実行する実行
制御部103 へ与えるように構成されており、これら命令
フェッチ部101 、命令デコード部102 、実行制御部103
は３段のパイプライン処理をする。
【０００８】104 はデータ処理装置内部のアドレスバス
であり、装置外部へのアドレスバスADbus に連なってい
る。105 はデータ処理装置内部のデータバスであり、装
置外部へのデータバスＤbus に連なっている。106 は命
令フェッチアドレスを転送するためのバス、107 は演算
実行時の第１のソースデータを転送するバス、108 は演
算実行時の第２のソースデータを転送するバス、109 は
演算結果を転送するバスである。バス106 とアドレスバ
ス104 との間には命令フェッチ部101 から出力される命
令フェッチアドレスを保持するCAレジスタが設けられて
いる。バス106,107間にはジャンプ命令などで命令列が
変わった場合の命令列の先頭アドレスを保持するEBR レ
ジスタ111 が設けられている。
であり、装置外部へのアドレスバスADbus に連なってい
る。105 はデータ処理装置内部のデータバスであり、装
置外部へのデータバスＤbus に連なっている。106 は命
令フェッチアドレスを転送するためのバス、107 は演算
実行時の第１のソースデータを転送するバス、108 は演
算実行時の第２のソースデータを転送するバス、109 は
演算結果を転送するバスである。バス106 とアドレスバ
ス104 との間には命令フェッチ部101 から出力される命
令フェッチアドレスを保持するCAレジスタが設けられて
いる。バス106,107間にはジャンプ命令などで命令列が
変わった場合の命令列の先頭アドレスを保持するEBR レ
ジスタ111 が設けられている。
【０００９】デコード部102 とバス107 との間には命令
デコードによって切り出した命令コード中に含まれる演
算用データを保持するDISPレジスタ112 が設けられてい
る。バス107 とアドレスバス104 との間には命令実行に
必要なバスアクセスのアドレスを保持するAAレジスタ11
3 が設けられている。114 は実行する命令が格納されて
いるメモリの先頭アドレスを保持するプログラムカウン
タ(PC)であり、バス107 と接続されている。115 はスタ
ックポインタ(SP)、116 は各種演算を行う算術論理演算
ユニット(ALU) であり、共にバス107, 108及び109 に接
続されている。
デコードによって切り出した命令コード中に含まれる演
算用データを保持するDISPレジスタ112 が設けられてい
る。バス107 とアドレスバス104 との間には命令実行に
必要なバスアクセスのアドレスを保持するAAレジスタ11
3 が設けられている。114 は実行する命令が格納されて
いるメモリの先頭アドレスを保持するプログラムカウン
タ(PC)であり、バス107 と接続されている。115 はスタ
ックポインタ(SP)、116 は各種演算を行う算術論理演算
ユニット(ALU) であり、共にバス107, 108及び109 に接
続されている。
【００１０】117 は命令実行に必要な中間データを保持
する作業用レジスタであり、118 は汎用レジスタであ
る。これらのレジスタはいずれも複数個存在し、バス10
7,108及び109 に接続されている。120 はリードまたは
ライトされるオペランドデータを一時的に保持するDDレ
ジスタであり、バス105,107,108 及び109 に接続されて
いる。121 はデータ処理装置の状態を示すプロセッサ状
態語(PSW) である。
する作業用レジスタであり、118 は汎用レジスタであ
る。これらのレジスタはいずれも複数個存在し、バス10
7,108及び109 に接続されている。120 はリードまたは
ライトされるオペランドデータを一時的に保持するDDレ
ジスタであり、バス105,107,108 及び109 に接続されて
いる。121 はデータ処理装置の状態を示すプロセッサ状
態語(PSW) である。
【００１１】而して本発明の要部は複数の割り込みハン
ドラアドレスレジスタ(IHA) 133 及び割り込みベクタ制
御レジスタ(IVC) 132 である。IVC 132 は割り込み要求
を可変ベクタ割り込みとして処理するか又は固定ベクタ
割り込み処理するのかの情報を格納しておくための制御
レジスタであり、図２に示すように32ビット構成であ
り、第０ビットから第６ビットが割り込みレベル０から
６に対応する。各ビットが０のとき可変ベクタ割り込
み、１のとき固定ベクタ割り込みとして処理することを
示す。第７ビットから第31ビットは未使用である。
ドラアドレスレジスタ(IHA) 133 及び割り込みベクタ制
御レジスタ(IVC) 132 である。IVC 132 は割り込み要求
を可変ベクタ割り込みとして処理するか又は固定ベクタ
割り込み処理するのかの情報を格納しておくための制御
レジスタであり、図２に示すように32ビット構成であ
り、第０ビットから第６ビットが割り込みレベル０から
６に対応する。各ビットが０のとき可変ベクタ割り込
み、１のとき固定ベクタ割り込みとして処理することを
示す。第７ビットから第31ビットは未使用である。
【００１２】IHA 133 は割り込みレベルに対応する割り
込み処理ハンドラの先頭アドレスを格納する。この実施
例では割り込みレベルは７レベルあるのでこれをIHAx
（ｘ＝０〜６）と表す。その他122 は実行制御部103 か
ら出力され、演算器など命令実行に必要なハードウェア
を制御する制御信号、131 は外部割り込み要求入力信号
であり、３本の信号線によって０〜６の７レベルの割り
込み要求を示す（レベル７は割り込み要求がないことを
示す）。
込み処理ハンドラの先頭アドレスを格納する。この実施
例では割り込みレベルは７レベルあるのでこれをIHAx
（ｘ＝０〜６）と表す。その他122 は実行制御部103 か
ら出力され、演算器など命令実行に必要なハードウェア
を制御する制御信号、131 は外部割り込み要求入力信号
であり、３本の信号線によって０〜６の７レベルの割り
込み要求を示す（レベル７は割り込み要求がないことを
示す）。
【００１３】以上のように構成された第１発明のデータ
処理装置における命令の処理は次の様に行われる。まず
命令フェッチ部101 は外部メモリから命令コードをフェ
ッチする。命令フェッチアドレスは命令フェッチ部101
からバス106 、CAレジスタ110 、アドレスバス104 、AD
bus を介して外部メモリに対して出力され、命令コード
は外部メモリからＤbus 、データバス105 を介して命令
フェッチ部101 に入力される。フェッチされた命令コー
ドは命令デコード部102 へ入力されてデコードされる。
デコード結果は実行制御部103 へ出力され、必要に応じ
てディスプレースメントデータあるいはイミーディエー
トデータをDISPレジスタ112 に格納する。
処理装置における命令の処理は次の様に行われる。まず
命令フェッチ部101 は外部メモリから命令コードをフェ
ッチする。命令フェッチアドレスは命令フェッチ部101
からバス106 、CAレジスタ110 、アドレスバス104 、AD
bus を介して外部メモリに対して出力され、命令コード
は外部メモリからＤbus 、データバス105 を介して命令
フェッチ部101 に入力される。フェッチされた命令コー
ドは命令デコード部102 へ入力されてデコードされる。
デコード結果は実行制御部103 へ出力され、必要に応じ
てディスプレースメントデータあるいはイミーディエー
トデータをDISPレジスタ112 に格納する。
【００１４】命令デコード中に命令フェッチ部101 では
次の命令コードをフェッチすることが可能である。実行
制御部103 はデコード結果を基にALU 116 などを制御す
る制御信号122 を生成して命令を実行する。DISPレジス
タ112 に格納されたデータが必要な場合はバス107 を介
してデータを取り出し制御信号122 に従ってALU 116な
どを使用して必要なデータ加工を行い結果を外部メモリ
または汎用レジスタ118 に格納する。外部メモリに格納
する場合には格納先アドレスをバス107 、AAレジスタ11
3 、アドレスバス104 、ADbus を介して外部へ出力し、
データバス109、データバス105 、Ｄbus を介して外部
へ出力する。命令デコード部102 及び命令フェッチ部10
1 は命令実行中に次の命令のデコード及び命令コードの
フェッチをすることが可能である。実行完了後次の命令
のデコードが終了している場合には実行制御部103 は引
き続いて命令を実行する。
次の命令コードをフェッチすることが可能である。実行
制御部103 はデコード結果を基にALU 116 などを制御す
る制御信号122 を生成して命令を実行する。DISPレジス
タ112 に格納されたデータが必要な場合はバス107 を介
してデータを取り出し制御信号122 に従ってALU 116な
どを使用して必要なデータ加工を行い結果を外部メモリ
または汎用レジスタ118 に格納する。外部メモリに格納
する場合には格納先アドレスをバス107 、AAレジスタ11
3 、アドレスバス104 、ADbus を介して外部へ出力し、
データバス109、データバス105 、Ｄbus を介して外部
へ出力する。命令デコード部102 及び命令フェッチ部10
1 は命令実行中に次の命令のデコード及び命令コードの
フェッチをすることが可能である。実行完了後次の命令
のデコードが終了している場合には実行制御部103 は引
き続いて命令を実行する。
【００１５】次に本発明の要旨に係る割り込み処理につ
いて図３のフローチャートに従って説明する。いま、割
り込みレベルが ■１" であり、IVC 132 の割り込みレ
ベル■１" の内容がIVC(1)＝０、すなわち可変ベクタ割
り込み処理実行の場合を例にとって説明する。割り込み
信号IRL ＝001(割り込みレベル１）が入力される(S1)と
現在実行中の命令処理を完了し、割り込み入力を受け付
ける(S2)。割り込み入力を受け付けると、ベクタ判定(S
3)を行う。ベクタ判定は、IVC(1)＝０であるので可変ベ
クタ割り込み処理が選択される。可変ベクタ処理では、
ベクタ番号フェッチを行い(S4)、フェッチしたベクタ番
号を基にベクタテーブルエントリ計算を行い(S6)、ベク
タフェッチ (割り込み処理用のPSW 121 とPC 114 (割り
込み処理プログラムの先頭番地))を行う(S7)。そして、
現在のデータ処理装置内部の状態をスタックに退避し(S
8)、割り込み処理に移る (割り込み先頭番地にジャンプ
する) (S9)。割り込み処理が終了すると元の命令列の処
理を再開する。
いて図３のフローチャートに従って説明する。いま、割
り込みレベルが ■１" であり、IVC 132 の割り込みレ
ベル■１" の内容がIVC(1)＝０、すなわち可変ベクタ割
り込み処理実行の場合を例にとって説明する。割り込み
信号IRL ＝001(割り込みレベル１）が入力される(S1)と
現在実行中の命令処理を完了し、割り込み入力を受け付
ける(S2)。割り込み入力を受け付けると、ベクタ判定(S
3)を行う。ベクタ判定は、IVC(1)＝０であるので可変ベ
クタ割り込み処理が選択される。可変ベクタ処理では、
ベクタ番号フェッチを行い(S4)、フェッチしたベクタ番
号を基にベクタテーブルエントリ計算を行い(S6)、ベク
タフェッチ (割り込み処理用のPSW 121 とPC 114 (割り
込み処理プログラムの先頭番地))を行う(S7)。そして、
現在のデータ処理装置内部の状態をスタックに退避し(S
8)、割り込み処理に移る (割り込み先頭番地にジャンプ
する) (S9)。割り込み処理が終了すると元の命令列の処
理を再開する。
【００１６】次に、固定ベクタ割り込み処理実行の場合
について説明する。この場合はIVC(1)＝１であるのでス
テップS3で固定ベクタ割り込み処理が選択される。固定
ベクタ処理ではハンドラアドレスレジスタ133 のうちの
対応レジスタIHAx＝１をアクセスしてハンドラの先頭番
地を決定する。そして、ステップS8へ進む。ハンドラ先
頭番地は割り込みレベルに対応して予めIHAx（ｘ＝０〜
６）に格納してあり、これは任意に設定変更可能であ
る。
について説明する。この場合はIVC(1)＝１であるのでス
テップS3で固定ベクタ割り込み処理が選択される。固定
ベクタ処理ではハンドラアドレスレジスタ133 のうちの
対応レジスタIHAx＝１をアクセスしてハンドラの先頭番
地を決定する。そして、ステップS8へ進む。ハンドラ先
頭番地は割り込みレベルに対応して予めIHAx（ｘ＝０〜
６）に格納してあり、これは任意に設定変更可能であ
る。
【００１７】図４は第２実施例のブロック図である。こ
れは第１実施例と異なりIVC 132 を有していない。これ
に替えて実行制御部103 にはベクタ制御信号IVCS 134が
入力される。このベクタ制御信号IVCSは ■０" で可変
ベクタ割り込み処理を、また ■１" で固定ベクタ割り
込み処理を示す。第１実施例ではIVC 132 の内容を参照
して可変／固定ベクタ割り込み処理を判別しているが、
第２実施例では実行制御部103 は信号IVCSによってそれ
を判別する。他の構成は第１実施例と同様であり、同符
号を付して説明を省略する。また動作については上述の
とおりベクタ判定を信号IVCSによって行う外は図３と同
様である。
れは第１実施例と異なりIVC 132 を有していない。これ
に替えて実行制御部103 にはベクタ制御信号IVCS 134が
入力される。このベクタ制御信号IVCSは ■０" で可変
ベクタ割り込み処理を、また ■１" で固定ベクタ割り
込み処理を示す。第１実施例ではIVC 132 の内容を参照
して可変／固定ベクタ割り込み処理を判別しているが、
第２実施例では実行制御部103 は信号IVCSによってそれ
を判別する。他の構成は第１実施例と同様であり、同符
号を付して説明を省略する。また動作については上述の
とおりベクタ判定を信号IVCSによって行う外は図３と同
様である。
【００１８】
【発明の効果】以上の如き本発明による場合は可変ベク
タ割り込み処理の場合であってもCALL命令の挿入等を必
要とせず処理時間を短縮できる。また固定ベクタ割り込
み処理の場合にはIHA 133 の内容を任意に設定できるか
ら、固定ベクタ割り込み処理であっても自由度が高い。
タ割り込み処理の場合であってもCALL命令の挿入等を必
要とせず処理時間を短縮できる。また固定ベクタ割り込
み処理の場合にはIHA 133 の内容を任意に設定できるか
ら、固定ベクタ割り込み処理であっても自由度が高い。
【図１】第１実施例のブロック図である。
【図２】IVC の構成説明図である。
【図３】第１実施例の割り込み処理の手順を示すフロー
チャートである。
チャートである。
【図４】第２実施例のブロック図である。
【図５】従来装置のブロック図である。
101 命令フェッチ部 102 命令デコード部 103 実行制御部 １３２ ＩＶＣ １３３ ＩＨＡ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】104 はデータ処理装置内部のアドレスバス
であり、装置外部へのアドレスバスADbus に連なってい
る。105 はデータ処理装置内部のデータバスであり、装
置外部へのデータバスＤbus に連なっている。106 は命
令フェッチアドレスを転送するためのバス、107 は演算
実行時の第１のソースデータを転送するバス、108 は演
算実行時の第２のソースデータを転送するバス、109 は
演算結果を転送するバスである。バス106 とアドレスバ
ス104 との間には命令フェッチ部101 から出力される命
令フェッチアドレスを保持するCAレジスタ110 が設けら
れている。バス106, 107間にはジャンプ命令などで命令
列が変わった場合の命令列の先頭アドレスを保持するEB
R レジスタ111 が設けられている。
であり、装置外部へのアドレスバスADbus に連なってい
る。105 はデータ処理装置内部のデータバスであり、装
置外部へのデータバスＤbus に連なっている。106 は命
令フェッチアドレスを転送するためのバス、107 は演算
実行時の第１のソースデータを転送するバス、108 は演
算実行時の第２のソースデータを転送するバス、109 は
演算結果を転送するバスである。バス106 とアドレスバ
ス104 との間には命令フェッチ部101 から出力される命
令フェッチアドレスを保持するCAレジスタ110 が設けら
れている。バス106, 107間にはジャンプ命令などで命令
列が変わった場合の命令列の先頭アドレスを保持するEB
R レジスタ111 が設けられている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】命令デコード中に命令フェッチ部101 では
次の命令コードをフェッチすることが可能である。実行
制御部103 はデコード結果を基にALU 116 などを制御す
る制御信号122 を生成して命令を実行する。DISPレジス
タ112 に格納されたデータが必要な場合はバス107 を介
してデータを取り出し制御信号122 に従ってALU 116な
どを使用して必要なデータ加工を行い結果を外部メモリ
または汎用レジスタ118 に格納する。外部メモリに格納
する場合には格納先アドレスをバス107 、AAレジスタ11
3 、アドレスバス104 、ADbus を介して外部へ出力し、
データをデータバス109 、データバス105 、Ｄbus を介
して外部へ出力する。命令デコード部102 及び命令フェ
ッチ部101 は命令実行中に次の命令のデコード及び命令
コードのフェッチをすることが可能である。実行完了後
次の命令のデコードが終了している場合には実行制御部
103 は引き続いて命令を実行する。
次の命令コードをフェッチすることが可能である。実行
制御部103 はデコード結果を基にALU 116 などを制御す
る制御信号122 を生成して命令を実行する。DISPレジス
タ112 に格納されたデータが必要な場合はバス107 を介
してデータを取り出し制御信号122 に従ってALU 116な
どを使用して必要なデータ加工を行い結果を外部メモリ
または汎用レジスタ118 に格納する。外部メモリに格納
する場合には格納先アドレスをバス107 、AAレジスタ11
3 、アドレスバス104 、ADbus を介して外部へ出力し、
データをデータバス109 、データバス105 、Ｄbus を介
して外部へ出力する。命令デコード部102 及び命令フェ
ッチ部101 は命令実行中に次の命令のデコード及び命令
コードのフェッチをすることが可能である。実行完了後
次の命令のデコードが終了している場合には実行制御部
103 は引き続いて命令を実行する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】次に、固定ベクタ割り込み処理実行の場合
について説明する。この場合はIVC(1)＝１であるのでス
テップS3で固定ベクタ割り込み処理が選択される。固定
ベクタ処理ではハンドラアドレスレジスタ133 のうちの
対応レジスタIHA1をアクセスしてハンドラの先頭番地を
決定する。そして、ステップS8へ進む。ハンドラ先頭番
地は割り込みレベルに対応して予めIHAx（ｘ＝０〜６）
に格納してあり、これは任意に設定変更可能である。
について説明する。この場合はIVC(1)＝１であるのでス
テップS3で固定ベクタ割り込み処理が選択される。固定
ベクタ処理ではハンドラアドレスレジスタ133 のうちの
対応レジスタIHA1をアクセスしてハンドラの先頭番地を
決定する。そして、ステップS8へ進む。ハンドラ先頭番
地は割り込みレベルに対応して予めIHAx（ｘ＝０〜６）
に格納してあり、これは任意に設定変更可能である。
Claims (2)
- 【請求項１】 割り込み信号の入力により所定の番地か
ら始まる割り込み処理プログラムを実行するデータ処理
装置において、割り込み処理先頭番地格納手段と、可変
ベクタ割り込み処理／固定ベクタ割り込み処理の別を表
す情報を格納する手段とを備え、割り込み信号が入力さ
れた場合に前記情報が可変ベクタ割り込み処理を表すと
きは外部から割り込み処理に係る情報をフェッチし、固
定ベクタ割り込み処理を表すときは前記割り込み処理先
頭番地格納手段の内容に従い割り込み処理を実行すべく
なしてあることを特徴とするデータ処理装置。 - 【請求項２】 割り込み信号の入力により所定の番地か
ら始まる割り込み処理プログラムを実行するデータ処理
装置において、割り込み処理先頭番地格納手段と、可変
ベクタ割り込み処理／固定ベクタ割り込み処理の別を表
す情報を受けてこれを判別する手段とを具備し、割り込
み信号が入力された場合に前記情報が可変ベクタ割り込
み処理を表すときは外部から割り込み処理に係る情報を
フェッチし、固定ベクタ割り込み処理を表すときは前記
割り込み処理先頭番地格納手段の内容に従い割り込み処
理を実行すべくなしてあることを特徴とするデータ処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11161993A JPH06324884A (ja) | 1993-05-13 | 1993-05-13 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11161993A JPH06324884A (ja) | 1993-05-13 | 1993-05-13 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324884A true JPH06324884A (ja) | 1994-11-25 |
Family
ID=14565918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11161993A Pending JPH06324884A (ja) | 1993-05-13 | 1993-05-13 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06324884A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742113B1 (en) | 1999-05-31 | 2004-05-25 | Renesas Technology Corp. | Microprocessor with EIT, processing capability, and EIT processing method |
| JP2014081783A (ja) * | 2012-10-16 | 2014-05-08 | Renesas Electronics Corp | マイクロコントローラ、ハンドラアドレス特定方法及びプログラム |
-
1993
- 1993-05-13 JP JP11161993A patent/JPH06324884A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742113B1 (en) | 1999-05-31 | 2004-05-25 | Renesas Technology Corp. | Microprocessor with EIT, processing capability, and EIT processing method |
| JP2014081783A (ja) * | 2012-10-16 | 2014-05-08 | Renesas Electronics Corp | マイクロコントローラ、ハンドラアドレス特定方法及びプログラム |
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