JPH06324985A

JPH06324985A - データ処理装置

Info

Publication number: JPH06324985A
Application number: JP5115808A
Authority: JP
Inventors: Yukie Kuroda; 幸枝黒田; Haruhiko Matsumi; 治彦松見; Hiroshi Ueki; 浩植木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-05-18
Filing date: 1993-05-18
Publication date: 1994-11-25

Abstract

(57)【要約】【目的】ＣＰＵを介さずにシリアルデータ通信方式で
ＰＲＯＭに対するデータ書き込みあるいは読み出しを行
えるようにする。【構成】データコマンド信号が入力され、該コマンド
信号に基づいて、次に入力されるビット直列データのア
ドレス信号及びデータ信号をそれぞれアドレスレジスタ
及びデータレジスタに入力するタイミングと、アドレス
レジスタ及びデータレジスタからそれぞれ前記アドレス
バス及びデータバスに出力させるタイミングとを制御す
る制御信号を生成する制御回路と、前記アドレスバスか
らのアドレス信号と前記データバスからのデータ信号を
受け、データ書き込み及びデータ読み出しの行われるＰ
ＲＯＭとを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ処理装置に関
し、特に、プログラムデータを書き込むためのＰＲＯＭ
（ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭ
ｅｍｏｒｙ）の内蔵されたマイクロコンピュータ（以後
「マイコン」と称す）に関するものである。

【０００２】

【従来の技術】従来のマイコンには、マイコンを基板に
実装する前のＣＰＵの非動作中にユーザがプログラム用
のデータを書き込むことのできるＰＲＯＭを備えたもの
がある。この場合、ＰＲＯＭに対する書き込み及び読み
出しのためのアドレス入力及びデータ入出力は一度に並
列に処理するパラレルデータ通信によって行われている
ので、ＰＲＯＭに対して、高速にまたＣＰＵが非動作中
であっても、データを書き込むことができる。図18は、
パラレルデータ通信によってデータの書き込み及び読み
出しが行われるＰＲＯＭを備えた従来のマイコンであ
る。図において、１はマイコン外部とアドレス信号ａの
受け渡しを行うポート、２はマイコン外部のとデータ信
号ｄの受け渡しを行うポート、３はアドレス信号ａの伝
達経路であるアドレスバス、４はデータ信号ｄの伝達経
路であるデータバス、５はユーザによりデータの書き込
まれるＰＲＯＭ、６はＰＲＯＭ５に対する書き込み及び
読み出しの制御を行う書き込み／読み出し制御回路であ
る。Ｖｐｐは書き込み電圧であり、ＰＲＯＭ５に対して
データ書き込みを行う場合に書き込み／読み出し制御回
路６に外部端子から印加される。バーＯＥはＰＲＯＭ５
に対して読み出しを要求するための信号であり、書き込
み／読み出し制御回路６に外部端子から入力される。バ
ーＰＧＭはＰＲＯＭ５に対して書き込みを要求するため
の信号であり、書き込み／読み出し制御回路６に外部端
子から入力される。

【０００３】このように構成されたマイコンのＰＲＯＭ
５にユーザがデータを書き込む場合の動作について説明
する。まず初めに、所定のアドレス信号ａｉをポート１
から入力させ、アドレスバス３にのせる。また、所定の
データ信号ｄｉをポート２から入力させ、データバス４
にのせる。次に、アドレスバス３からアドレス信号ａｉ
を、データバス４からデータ信号ｄｉを受けた書き込み
／読み出し制御回路６に、Ｖｐｐを印加し、バーＰＧＭ
を“Ｌ”レベルに設定してやると、ＰＲＯＭ５にアドレ
ス信号ａｉ及びデータ信号ｄｉが入力され、ＰＲＯＭ５
の指定されたアドレスに所定のデータが書き込まれる。

【０００４】また、ＰＲＯＭ５からデータを読み出す場
合は、ＰＲＯＭ５読み出しアドレス信号ａｉをポート１
から入力させ、アドレスバス３にのせる。次に、アドレ
スバス３からアドレス信号ａｉを受けた書き込み／読み
出し制御回路６に、バーＯＥを“Ｌ”レベルに設定して
やると、ＰＲＯＭ５の指定されたアドレスから所定のデ
ータが読み出され、そのデータ信号ｄｏは書き込み／読
み出し制御回路６を介してデータバス４にのり、データ
バス４からポート２に出力される。

【０００５】以上のようにマイコンの基板実装前は、パ
ラレルデータ通信により高速にデータ書き込み及び読み
出しを行っていたが、ＰＲＯＭにデータが書き込まれ、
マイコンが基板に実装されてＣＰＵが動作しだしたとき
は、データ書き込み及び読み出しのために多数の端子を
使用することは大変無駄なことである。よって、ＰＲＯ
Ｍにデータが書き込まれ、マイコンが基板に実装されて
からは、パラレルデータ通信のために使用されていた多
数の端子は、他の目的のために使用されることになり、
パラレルデータ通信によって書き込み及び読み出しを行
う機能は消滅してしまう。実装後は、例えば図19に示す
ように、マイコンに周辺装置が接続される。一方、実装
後にＰＲＯＭに対するプログラムの追加書き込み等の必
要性がある場合に、書き込み及び読み出しが行えないと
いうことは大変不便なことである。そこで、マイコンの
基板実装後は、ＣＰＵ動作時に機能し、少ない端子でデ
ータの書き込み及び読み出しが可能なパラレルデータ通
信でデータの追加書き込みを行うことが有効である。図
20は、シリアルデータ通信によってデータの書き込み及
び読み出しが行われるＰＲＯＭを備えた従来のマイコン
である。図において、３〜６、Ｖｐｐ、バーＯＥ、バー
ＰＧＭは従来図19と同一あるいは相当するものである。
７はシリアルデータ通信回路であり、外部から入力され
たビット直列データを並列データに変換する機能とマイ
コン内部から受け取った並列データをビット直列データ
に変換する機能とを有する。８はマイコン外部からクロ
ック信号ｃｋが入力されるクロックポットであり、シリ
アルデータ通信回路７がクロック同期式のシリアルデー
タ通信方式の場合に用いられる。９はマイコン外部とビ
ット直列データであるアドレス信号ａ₁及びデータ信号
ｄ₁の受け渡しを行うシリアルデータ通信回路７のポー
ト、10はブートＲＯＭであり、ＰＲＯＭ５に対する書き
込み制御のためのプログラムを有する。11はＣＰＵであ
り、ブートＲＯＭ10のプログラムを解読し、解読した内
容に基づいてシリアルデータ通信回路７を制御し、書き
込み／読み出し制御回路６に対する制御信号バーＯＥ、
バーＰＧＭを生成する。12はシリアルデータ通信回路７
でビット直列データから並列データに変換されたアドレ
ス信号ａをアドレスバス３に伝達する信号線、13はシリ
アルデータ通信回路７でビット直列データから並列デー
タに変換されたデータ信号ｄをデータバス４に伝達する
信号線、14はデータバス４から伝達された並列のデータ
信号ｄをシリアルデータ通信回路７に伝達する信号線で
ある。

【０００６】このように構成されたマイコンのＰＲＯＭ
５に対してシリアルデータ通信によってデータ書き込み
を行う場合について記述する。ある種の外部入力条件に
よりＰＲＯＭ５への書き込み状態が選択され、ブートＲ
ＯＭ10がＣＰＵ11に読み出される。ＣＰＵ11では読み出
したブートＲＯＭ10のプログラムデータを解読し、解読
内容に従ってＰＲＯＭ５に対する書き込み動作を以下の
手順で実行する。まず、ＣＰＵ11からシリアルデータ通
信回路７を起動させ、アドレス信号ａｉ₁、データ信号
ｄｉ₁の順でビット直列データを、クロックポート８か
ら入力されるクロック信号ｃｋに同期させ、あるいはク
ロック信号ｃｋを用いずに非同期で、ポート９からシリ
アルデータ通信回路７に入力させる。データ入力された
アドレス信号ａｉ₁及びデータ信号ｄｉ₁は任意のタイ
ミングでそれぞれ１ビットずつアドレス信号線12及びデ
ータ信号線13にゲーティングされ、並列データに変換さ
れる。並列データに変換されたアドレス信号ａｉはアド
レス信号線12を介してアドレスバス３に入力され、並列
データに変換されたデータ信号ｄｉはデータ信号線13を
介してデータバス４に入力される。アドレスバス３及び
データバス４に入力されたアドレス信号ａｉ及びデータ
信号ｄｉは、一旦ＣＰＵ11に読み出され、ＣＰＵ11から
アドレスバス３及びデータバス４を介して書き込み／読
み出し制御回路６に入力され、ラッチされる。この時、
書き込み／読み出し制御回路６には、ＣＰＵ11からの書
き込み命令により“Ｌ”レベルに設定されたバーＰＧＭ
が与えられ、外部端子からはＶｐｐが印加され、ラッチ
されたアドレス信号ａ及びデータ信号ｄがＰＲＯＭ５に
入力され、ＰＲＯＭ５の所定のアドレスに対して所定の
データが書き込まれる。

【０００７】シリアルデータ通信によりＰＲＯＭ５から
データが読み出される場合も、上記書き込み時と同様、
ブートＲＯＭ10に書き込まれたプログラムデータをＣＰ
Ｕ11で解読し、ＣＰＵから解読内容に従ってＰＲＯＭ５
に対する読み出し動作を以下の手順で実行する。ＣＰＵ
11からシリアルデータ通信回路７が起動され、所定のア
ドレス信号ａｉ₁がビット直列データとしてポート９か
らシリアルデータ通信回路７に入力される。入力された
アドレス信号ａｉ₁はアドレス信号線12に１ビットずつ
ゲーティングされ、並列データに変換される。並列デー
タに変換されたアドレス信号ａｉは、アドレスバス３に
入力される。次に、アドレス信号ａｉは、一旦ＣＰＵ11
に読み出され、アドレスバス３を介して書き込み／読み
出し制御回路６に入力され、ラッチされる。この時、書
き込み／読み出し制御回路６には、ＣＰＵ11からの読み
出し命令により“Ｌ”レベルに設定されたバーＰＧＭが
与えられ、ラッチされたアドレス信号ａｉがＰＲＯＭ５
に入力され、ＰＲＯＭ５の所定のアドレスからデータが
読み出される。読み出されたデータ信号ｄｏは書き込み
／読み出し制御回路６を介してデータバス４に入力さ
れ、データバス４からデータ信号線14を介してシリアル
データ通信回路７に入力される。データ信号ｄｏはシリ
アルデータ通信回路でビット直列のデータ信号ｄｏ₁に
変換され、ポート９からマイコン外部に出力される。

【０００８】次に、シリアルデータ通信回路７からＰＲ
ＯＭ10に対するデータを転送させる場合に用いられる出
力駆動装置について説明する。図21は、シリアルデータ
通信回路７のデータ転送部である出力駆動装置を示す。
図21の出力駆動方式は、Ｎチャネルオープンドレイン方
式である。図において、15はシフトレジスタであり、16
はシフトレジスタ15出力を反転させるインバータ、17は
Ｎチャネルトランジスタであり、インバータ16出力をゲ
ート入力とする。18はシリアルデータ入出力ピンであ
り、Ｎチャネルトランジスタ17のドレイン出力に接続さ
れており、シフトレジスタにラッチされているデータが
１ビットごとに出力される。19は“Ｈ”出力のためのプ
ルアップ抵抗である。このように構成されたＮチャネル
オープンドレイン方式の出力駆動装置においては、シフ
トレジスタ15のビットＣの値が“Ｌ”レベルのとき、イ
ンバータ16によりＮチャネルトランジスタ17のゲートに
は“Ｈ”レベルが入力され、Ｎチャネルトランジスタ17
はオンし、Ｂ点の電位は“Ｌ”レベルとなり、シリアル
データ通信のビットデータとしてシリアルデータ入出力
ピン18から“Ｌ”レベルが出力される。また、ビットＣ
の値が“Ｈ”レベルのとき、インバータ16によりＮチャ
ネルトランジスタ17のゲートには、“Ｌ”レベルが入力
され、Ｎチャネルトランジスタ17はオフし、Ｂ点の電位
は“Ｈ”レベルとなり、シリアルデータ通信のビットデ
ータとしてシリアルデータ入出力ピン18から“Ｈ”レベ
ルが出力される。

【０００９】

【発明が解決しようとする課題】従来のマイコンは上記
のように構成されているので、基板の実装後にシリアル
データ通信によってＰＲＯＭ５に対するデータ書き換え
を行う場合に、ブートＲＯＭ10に書かれた命令系プログ
ラムデータをＣＰＵ11で解読させ、解読された内容に基
づいてＣＰＵ11からデータ書き込み及び読み出しの動作
制御を実行しなければならず、ＣＰＵ11のための命令系
プログラムデータであるＰＲＯＭ10を必要とし、ＣＰＵ
11が暴走した場合、ＰＲＯＭ５に対して誤データを書き
込む可能性があるという問題点があった。

【００１０】また、マイコンを基板に実装後、シリアル
データ通信方式によってデータの書き込み及び読み出し
を行う場合に、シリアルデータ通信用端子以外の端子か
ら何らかの信号が出力されている可能性があり、その出
力信号がマイクロコンピュータ外部の信号と衝突した場
合、システムの誤動作を起こすという問題点があった。

【００１１】また、従来のシリアルデータ通信回路７の
出力駆動装置はシフトレジスタ15出力の反転データがＮ
チャネルトランジスタ17のゲートに与えられて、Ｎチャ
ネルトランジスタ17がオンあるいはオフしてから、Ｂ点
の電位が確定するまでに遅延時間が生じる。この遅延時
間のために、シリアルデータの転送時間が増大するとい
う問題点があった。

【００１２】この発明は、上記問題点を解消するために
なされたもので、マイコンを基板に実装した後も、ブー
トＲＯＭ及びＣＰＵを介さずにＰＲＯＭへのデータ書き
込み及びデータ読み出しができ、ＣＰＵの暴走によっ
て、ＰＲＯＭに誤データが書き込まれることのないマイ
コンを得ることを目的とする。加えて、実装後のデータ
書き込み中にシステムが誤動作を起こすことがなく、ま
た、シリアルデータ通信方式でも高速に動作することの
できるマイコンを得ることを目的とする。

【００１３】

【課題を解決するための手段】この発明に係るデータ処
理装置においては、データ書き込みの可能なデータ記憶
領域と、前記データ記憶領域への書き込みデータを記憶
保持する第１の記憶保持手段と、前記データ記憶領域の
書き込みアドレスを記憶保持する第２の記憶保持手段
と、前記データ記憶領域に対する命令コマンドが入力さ
れ、該命令コマンドに基づいて、シリアル・インターフ
ェースを介して入力される書き込みデータを前記第１の
記憶保持手段に入力させるタイミング及び前記第１の記
憶保持手段から出力させるタイミングと、シリアル・イ
ンターフェースを介して入力される書き込みアドレスを
第２の記憶保持手段に入力させるタイミング及び前記第
２の記憶保持手段から出力させるタイミングとを制御す
る制御信号を生成する第１の制御回路とを備えたもので
ある。

【００１４】また、この発明に係るデータ処理装置にお
いては、データ読み出しの可能なデータ記憶領域と、前
記データ記憶領域の読み出しアドレスを記憶保持する第
２の記憶保持手段と、前記データ記憶領域からの読み出
しデータを記憶保持する第３の記憶保持手段と、前記デ
ータ記憶領域に対する命令コマンドが入力され、該命令
コマンドに基づいて、シリアル・インターフェースを介
して入力される読み出しアドレスを前記第２の記憶保持
手段に入力させるタイミング及び前記第２の記憶保持手
段から出力させるタイミングと、前記読み出しアドレス
に基づく前記データ記憶領域からの読み出しデータを前
記第３の記憶保持手段に入力させるタイミング及び前記
第３の記憶保持手段から出力させるタイミングと、前記
第３の記憶保持手段から出力される読み出しデータをシ
リアル・インターフェースを介してシリアル出力させる
タイミングとを制御する制御信号を生成する第１の制御
回路とを備えたものである。

【００１５】更に、前記シリアル・インターフェースの
データ出力部をＣＭＯＳトライステートバッファで構成
し、前記第１の制御回路に入力された命令コマンドに基
づいて生成された読み出しデータの出力制御信号を、前
記ＣＭＯＳトライステートバッファに供給することを特
徴とする。

【００１６】また、この発明に係るデータ処理装置にお
いては、データ書き込み又は読み出しの可能なデータ記
憶領域と、前記データ記憶領域への書き込みデータを記
憶保持する第１の記憶保持手段と、前記データ記憶領域
の書き込みアドレス又は読み出しアドレスを記憶保持す
る第２の記憶保持手段と、前記データ記憶領域からの読
み出しデータを記憶保持する第３の記憶保持手段と、前
記データ記憶領域に対する命令コマンドが入力され、該
命令コマンドが第１の命令を示す場合、次にシリアル・
インターフェースを介して入力される書き込みデータを
前記第１の記憶保持手段に入力させるタイミング及び前
記第１の記憶保持手段から出力させるタイミングと、シ
リアル・インターフェースを介して入力される書き込み
アドレスを第２の記憶保持手段に入力させるタイミング
及び前記第２の記憶保持手段から出力させるタイミング
とを制御する制御信号を生成し、該命令コマンドが第２
の命令を示す場合、次にシリアル・インターフェースを
介して入力される読み出しアドレスを前記第２の記憶保
持手段に入力させるタイミング及び前記第２の記憶保持
手段から出力させるタイミングと、前記読み出しアドレ
スに基づく前記データ記憶領域からの読み出しデータを
前記第３の記憶保持手段に入力させるタイミング及び前
記第３の記憶保持手段から出力させるタイミングと、前
記第３の記憶保持手段から出力された読み出しデータを
シリアル・インターフェースを介してシリアル出力させ
るタイミングとを制御する制御信号を生成する第１の制
御回路を備えたものである。

【００１７】更に、前記命令コマンドが第３の命令を示
す場合、データ記憶領域の所定のアドレスにデータを書
き込んだ後に読み出し確認を行うことを特徴とする。

【００１８】更に、前記第１の記憶保持手段からの書き
込みデータと前記第２の記憶保持手段からの書き込みア
ドレスを受け、又は、前記第２の記憶保持手段からの読
み出しアドレスを受け、外部端子から書き込み要求信号
を受けると前記データ記憶領域の指定された書き込みア
ドレスにデータを書き込み、外部端子から読み出し要求
信号を受けると前記データ記憶領域の指定された読み出
しアドレスからデータを読み出す第２の制御回路を備え
たことを特徴とする。

【００１９】更に、前記書き込み要求信号又は読み出し
要求信号を１つの外部端子から入力させ、前記第１の制
御回路に入力される命令コマンドに基づいて、入力され
た要求信号が書き込み要求信号であるか読み出し要求信
号であるかを判断し、入力された要求信号が書き込み要
求信号である場合は該書き込み要求信号を第１の信号線
に入力させ、読み出し要求信号である場合は該読み出し
要求信号を第２の信号線に入力させることを特徴とす
る。

【００２０】更に、前記第１の制御回路に入力される命
令コマンドに基づいて、前記書き込み要求信号又は読み
出し要求信号を前記第１の制御回路で生成することを特
徴とする。

【００２１】更に、パラレルデータの入出力されるパラ
レル・インターフェースを備えたことを特徴とする。

【００２２】更に、前記シリアル・インターフェースに
よるデータ通信を行うか、前記パラレル・インターフェ
ースによるデータ通信を行うかを選択する選択信号を、
前記シリアル・インターフェースに対する外部からの入
力の入力タイミングによって生成することを特徴とす
る。

【００２３】更に、前記選択信号によって前記シリアル
・インターフェースによるデータ通信が選択された場
合、前記シリアル・インターフェース用の外部端子以外
の端子を入力フローティング状態にすることを特徴とす
る。

【００２４】更に、前記命令コマンド又は書き込みアド
レス又は読み出しアドレスが入力され、入力が正しく行
われているか否かを検証し、入力ミスのある場合はエラ
ー信号を生成する検証回路を備え、前記エラー信号に基
づいて、前記データ記憶装置へのデータ書き込み動作又
は前記記憶装置からのデータ読み出し動作を停止させる
ことを特徴とする。

【００２５】更に、前記エラー信号を外部に出力させる
ことを特徴とする。

【００２６】

【作用】この発明に係るデータ処理装置では、シリアル
データ通信方式によってデータ記憶領域の所定のアドレ
スにデータを書き込む場合、第１の制御回路において、
入力される書き込み命令コマンドに基づいて、シリアル
・インターフェースを介して入力された書き込みデータ
を第１の記憶保持手段に入力させるタイミング及び第１
の記憶保持手段から出力させるタイミングと、シリアル
・インターフェースを介して入力された書き込みアドレ
スを第２の記憶保持手段に入力させるタイミング及び第
２の記憶保持手段から出力させるタイミングとを制御す
る制御信号を生成するので、データ記憶領域に書き込み
アドレスと書き込みデータをパラレルデータとして供給
するタイミングを制御できる。

【００２７】また、シリアルデータ通信方式によってデ
ータ記憶領域の所定のアドレスからデータを読み出す場
合、第１の制御回路において、入力される読み出し命令
コマンドに基づいて、シリアル・インターフェースを介
して入力された読み出しアドレスを第２の記憶保持手段
に入力させるタイミング及び第２の記憶保持手段から出
力させるタイミングと、前記読み出しアドレスに基づく
前記データ記憶領域からの読み出しデータを第３の記憶
保持手段に入力させるタイミング及び第３の記憶手段か
ら出力させるタイミングと、前記第３の記憶保持手段か
ら出力される読み出しデータをシリアル・インターフェ
ースを介してシリアル出力させるタイミングとを制御す
る制御信号を生成するので、データ記憶領域に対する読
み出しアドレスをパラレルデータとして供給するタイミ
ングと、読み出されたパラレルデータをシリアルデータ
に変換して外部に出力させるタイミングを制御できる。

【００２８】また、第１の制御回路において、入力され
る命令コマンドに基づいて、シリアルデータの出力を制
御する制御信号を生成し、前記制御信号をシリアル・イ
ンターフェースのデータ出力部であるＣＭＯＳトライス
テートバファのコントロールゲート入力とすることがで
きるので、ＣＭＯＳトランジスタが相補的にオン／オフ
することによってシリアルデータの“Ｈ”レベルの出力
と“Ｌ”レベルの出力とが決定され、高速に出力電位が
確定される。

【００２９】また、第２の制御回路に入力される書き込
み要求信号または読み出し要求信号とを１つの端子から
入力させ、第１の制御回路において、入力される命令コ
マンドに基づいて、入力された要求信号が書き込み要求
信号であるか読み出し要求信号であるかを判断する制御
信号を生成し、該制御信号に基づいて、第１の信号線上
のゲートと第２の信号線上のゲートとを相補的にオン／
オフさせることにより、入力された要求信号が書き込み
要求信号である場合は第１の信号線を書き込み要求信号
の入力経路に設定し、読み出し要求信号である場合は第
２の信号線を読み出し要求信号の入力経路に設定する。

【００３０】また、シリアル・インターフェースによる
データ通信を行うかパラレル・インターフェースによる
データ通信を行うかを選択する選択信号を、シリアル・
インターフェースに入力されるデータ及びクロック信号
及び書き込み電圧の入力タイミングによって発生させる
ことにより、シリアル・インターフェースによるデータ
通信が選択された場合はパラレル・インターフェース用
の外部端子からデータバス及びアドレスバスへの入出力
経路を遮断させ、パラレル・インターフェースによるデ
ータ通信が選択された場合はシリアル・インターフェー
ス用の外部端子からデータバス及びアドレスバスへの入
出力経路を遮断させる。

【００３１】また、検証回路に命令コマンド又は書き込
みアドレス又は読み出しアドレスが入力されると、あら
かじめ設定されているデータ以外の入力に対してエラー
信号が生成され、該エラー信号が生成された場合は、デ
ータ記憶領域へのデータ書き込み動作又は前記データ記
憶領域からのデータ読み出し動作を強制的に停止させ
る。このとき、第１の制御回路にエラー検出コマンドを
入力させ、該エラー検出コマンドに基づいて、エラー信
号を外部に出力させる。

【００３２】

【実施例】実施例１．図１は本発明の第１の実施例によ
るシリアルデータ通信方式のマイコンを示す図である。
図において、３〜６、８、９は従来図20と同一あるいは
相当するものである。20はシフトレジスタであり、マイ
コン外部からコマンド信号ｃｉ₁、下位及び上位のアド
レス信号ａｉ₁及び下位及び上位のデータ信号ｄｉ₁の
順で入力されたビット直列データ信号（ｃｉ₁＋ａｉ₁
＋ｄｉ₁）を１ビットずつラッチしていく、あるいは、
ＰＲＯＭ５から読み出された並列データであるデータ信
号ｄｏを受け、１ビットずつシフトしながらビット直列
データとしてのデータ信号ｄｏ₁を出力させる。21はシ
リアリ出力バッファであり、シフトレジスタ20からデー
タ信号ｄｏ₁を受け取り、ポート９に出力させる。22は
コマンドレジスタであり、データレジスタ23でラッチさ
れた並列データとしてのコマンド信号ｃｉを受け、ラッ
チする。23はデータレジスタであり、データレジスタ23
でラッチされた並列データとしてのデータ信号ｄｉを受
け、ラッチする。24はデータ出力バッファであり、デー
タレジスタ23でラッチされたデータ信号ｄｉを受け、デ
ータバス３に出力させる。25はアドレスレジスタであ
り、データレジスタ23でラッチされた並列データとして
のアドレス信号ａｉを受け、ラッチする。26はアドレス
出力バッファであり、アドレスレジスタ25でラッチされ
たアドレス信号ａｉを受け、アドレスバス３に出力させ
る。27は外部出力データ用のデータレジスタであり、デ
ータバス４から入力されたデータ信号ｄｏをラッチす
る。28は制御回路であり、クロックポート８から入力さ
れるクロック信号ｃｋ及びコマンドレジスタ22にラッチ
されているコマンド信号ｃｉから、コマンド信号ｃｉの
種類に応じて以下に記載する制御信号ｓ１〜ｓ11を生成
する。ｓ１はゲート31に伝達されるコマンドラッチイネ
ーブル信号であり、シフトレジスタ20からコマンドレジ
スタ22にコマンド信号ｃｉが入力されるタイミングを制
御する。ｓ２はゲート32に伝達されるアドレス下位ラッ
チイネーブル信号であり、シフトレジスタ20からアドレ
スレジスタ25にアドレス信号ａｉのうち下位アドレス信
号ｌａｉが入力されるタイミングを制御する。ｓ３はゲ
ート33に伝達されるアドレス上位ラッチイネーブル信号
であり、シフトレジスタ20からアドレスレジスタ25にア
ドレス信号ａｉのうち上位アドレス信号ｈａｉが入力さ
れるタイミングを制御する。ｓ４はゲート34に伝達され
るデータ下位ラッチイネーブル信号であり、シフトレジ
スタ20からデータレジスタ23にデータ信号ｄｉのうち下
位データ信号ｌｄｉが入力されるタイミングを制御す
る。ｓ５はゲート35に伝達されるデータ上位ラッチイネ
ーブル信号であり、シフトレジスタ20からデータレジス
タ23にデータ信号ｄｉのうち上位データ信号ｈｄｉが入
力されるタイミングを制御する。ｓ６はアドレス出力バ
ッファ26のゲートに伝達されるアドレス出力イネーブル
信号であり、アドレスレジスタ25にラッチされているア
ドレス信号ａｉがアドレスバス３に出力されるタイミン
グを制御する。ｓ７はデータ出力バッファ24のゲートに
伝達されるデータ出力イネーブル信号であり、データレ
ジスタ23にラッチされているデータ信号ｄｉがデータバ
ス４に出力されるタイミングを制御する。ｓ８はゲート
38に伝達されるデータ入力イネーブル信号であり、デー
タバス４からデータレジスタ27にＰＲＯＭ５から読み出
されたデータ信号ｄｏが入力されるタイミングを制御す
る。ｓ９はゲート39に伝達される出力イネーブル信号で
あり、データ入力レジスタ27からシフトレジスタ20に外
部出力用のデータ信号ｄｏのうち下位データ信号ｌｄｏ
が入力されるタイミングを制御する。ｓ10はゲート40に
伝達される出力イネーブル信号であり、データ入力レジ
スタ27からシフトレジスタ20に外部出力用のデータ信号
ｄｏのうち上位データ信号ｈｄｏが入力されるタイミン
グを制御する。ｓ11はシリアル出力バッファ21のゲート
に伝達されるシリアルデータ出力イネーブル信号であ
り、シフトレジスタ20からポート９にビット直列データ
であるデータ信号ｄｉ₁が出力されるタイミングを制御
する。また、破線内部29をこのマイコンにおけるシリア
ルデータ通信回路とし、破線内部55をこのマイコンにお
けるデータ出力駆動装置とする。

【００３３】このように構成されたマイコンでシリアル
データ通信を行う場合の動作について、図２に示すタイ
ミングチャートを用いて説明する。なお、ここではクロ
ック同期方式で、書き込みを行った後に書き込み内容を
読み出して書き込み内容の確認を行う動作について説明
する。ＰＲＯＭ５に対して書き込み及び読み出し確認を
行う場合、ＣＰＵにＲＥＳＥＴをかけ、ＣＰＵを停止さ
せた状態で、クロック信号ｃｋに同期させて、書き込み
及び読み出し確認（以下「書き込みベリファイ」と称
す）用のコマンド信号ｃｉ₁、下位及び上位のアドレス
信号ａｉ₁、下位及び上位のデータ信号ｄｉ₁の順にビ
ット直列データ信号（ｃｉ₁＋ａｉ₁＋ｄｉ₁）をポー
ト９から入力させる。このとき、コマンド信号ｃｉ₁、
下位アドレス信号ｌａｉ₁、上位アドレス信号ｈａ
ｉ₁、下位データ信号ｌｄｉ₁、上位アドレス信号ｈｄ
ｉ₁はそれぞれ１バイトの信号であり、その１バイトの
信号と信号の間にはそれぞれ受信間隔を有する。コマン
ド信号ｃｉ₁が入力され、シフトレジスタ20にラッチさ
れた段階で、同時にクロック信号ｃｋの入力されている
制御回路28でコマンドラッチイネーブル信号ｓ１のパル
スを発生させ、トランジスタゲート31をオンさせると、
並列信号に処理されたコマンド信号ｃｉがコマンドレジ
スタ22にラッチされる。次に、下位アドレス信号ｌａｉ
₁が入力され、シフトレジスタ20にラッチされた段階
で、制御回路28でクロック信号ｃｋと先にラッチされて
いるコマンド信号ｃｉからアドレス下位ラッチイネーブ
ル信号ｓ２のパルスを発生させ、ゲート32をオンさせる
と、並列信号に処理された下位アドレス信号ｌａｉがア
ドレスレジスタ25にラッチされる。次に、上位アドレス
信号ｈａｉ₁が入力され、シフトレジスタ20にラッチさ
れた段階で、制御回路28でクロック信号ｃｋと先にラッ
チされているコマンド信号ｃｉからアドレス下位ラッチ
イネーブル信号ｓ３のパルスを発生させ、ゲート33をオ
ンさせると、並列信号に処理された上位アドレス信号ｈ
ａｉがアドレスレジスタ25にラッチされる。次に、下位
データ信号ｌｄｉ₁が入力され、シフトレジスタ20にラ
ッチされた段階で、制御回路28でクロック信号ｃｋと先
にラッチされているコマンド信号ｃｉからデータ下位ラ
ッチイネーブル信号ｓ４のパルスを発生させ、ゲート34
をオンさせると、並列信号に処理された下位データ信号
ｌｄｉがデータレジスタ23にラッチされる。次に、上位
データ信号ｈｄｉ₁が入力され、シフトレジスタ20にラ
ッチされた段階で、制御回路28でクロック信号ｃｋと先
にラッチされているコマンド信号ｃｉからデータ上位ラ
ッチイネーブル信号ｓ５のパルスを発生させ、ゲート35
をオンさせると、並列信号に処理された上位データ信号
ｈｄｉがデータレジスタ23にラッチされる。全ての入力
信号がレジスタにラッチされた段階で、制御回路28でア
ドレス出力イネーブル信号ｓ６とデータ出力イネーブル
信号ｓ７のパルスを発生させ、ゲート３をオンさせる
と、アドレス信号ａｉは信号線12及びアドレスバス３を
介して、データ信号ｄｉは信号線13及びデータバス４を
介して書き込み／読み出し制御回路６にそれぞれ入力さ
れる。書き込み／読み出し制御回路６にアドレス信号ａ
ｉ及びデータ信号ｄｉがセッティングされると、外部端
子から書き込み電圧Ｖｐｐ及び書き込み要求信号である
バーＰＧＭが印加されてＰＲＯＭ５の所定のアドレスに
書き込み／読み出し制御回路６から入力されたデータ信
号ｄｉが書き込まれる。

【００３４】次に、書き込み動作の確認のための読み出
し動作を行うために、外部端子から読み出し要求信号で
あるバーＯＥを印加し、ＰＲＯＭ５の所定のアドレスか
らデータ信号ｄｏが読み出される。読み出されたデータ
信号ｄｏが書き込み／読み出し制御回路６でラッチされ
た段階で、制御回路28でデータ入力イネーブル信号ｓ８
のパルスを発生させ、ゲート38をオンさせると、データ
信号ｄｏがデータバス４及び信号線14を介してデータレ
ジスタ27にラッチされる。次に制御回路28で出力イネー
ブル信号ｓ９のパルスを発生させ、ゲート40をオンさせ
ると、データレジスタ27にラッチされたデータ信号ｄｏ
のうちの下位データ信号ｌｄｏがシフトレジスタ20に入
力される。この時、制御回路28でシリアルデータ出力イ
ネーブル信号ｓ11のパルスを発生させ、シリアル出力バ
ッファ21のゲートをオンさせると、シフトレジスタ20に
ラッチされている下位データ信号ｌｄｏがビット直列デ
ータの下位データ信号ｌｄｏ₁に変換されてポート９か
ら出力される。次に、制御回路28で出力イネーブル信号
ｓ10を発生させ、ゲート40をオンさせると、データレジ
スタ27にラッチされたデータ信号ｄｏのうちの上位デー
タ信号ｈｄｏがシフトレジスタ20に入力される。この段
階で、シリアル出力バッファ21のゲートに対してシリア
ルデータ出力イネーブル信号ｓ11は印加され続けている
ので、シフトレジスタ20にラッチされている上位アドレ
ス信号ｈｄｏがビット直列データの上位データ信号ｈｄ
ｏ₁に変換されてポート９から出力される。

【００３５】普通の読み出し及び書き込み動作を行う場
合は、上記書き込みベリファイの書き込み動作と読み出
し動作をそれぞれ独立で行えばよい。例えば、読み出し
動作を行う場合、ＣＰＵにＲＥＳＥＴをかけ、ＣＰＵを
停止させた状態で、クロック信号ｃｋに同期させて、読
み出し用のコマンド信号ｃｉ₁、ＰＲＯＭ５のアドレス
を指定する下位及び上位のアドレス信号ａｉ₁の順にビ
ット直列データ信号（ｃｉ₁＋ａｉ₁）をポート９から
入力させる。入力されたコマンド信号ｃｉ₁は、上記書
き込み時と同様の動作によってコマンドレジスタ22にラ
ッチされ、下位及び上位のアドレス信号ａｉ₁は、コマ
ンドレジスタ22にラッチされたコマンド信号ｃｉによっ
て、上記書き込みベリファイの書き込み時とほぼ同様の
タイミングで書き込み／読み出し制御回路６にセッティ
ングされる。書き込み／読み出し制御回路６にアドレス
信号ａｉがセッティングされると、外部端子から読み出
し要求信号であるバーＯＥが印加され、ＰＲＯＭ５の所
定のアドレスからデータ信号ｄｏが読み出される。読み
出されたデータ信号ｄｏは、書き込み／読み出し制御回
路６でラッチされ、この後、上記書き込みベリファイの
読み出し時と同様の動作が行われる。

【００３６】このように構成されたマイコンにおいて
は、実装後においてもＣＰＵを介さずにデータの書き込
み及び読み出し動作が行えるので、ＣＰＵの暴走によっ
てＰＲＯＭ５に誤データが書き込まれるのを防止でき
る。また、従来必要であったＣＰＵのための命令系ブー
トＲＯＭを必要としないので、ブートＲＯＭの領域をユ
ーザーのためのメモリ領域に割り当てることができ、そ
の分ユーザのメモリ領域を増やすことができる。また、
従来のマイコンでは、書き込み動作の後に読み出し動作
を行い、書き込み動作の確認を行わなければならなかっ
たが、本発明によるマイコンでは、コマンドで制御され
るため、一括して書き込み及び読み出し確認の動作を行
うことが可能になり、手間が省ける。

【００３７】実施例２．図２は、図１のマイコンにおい
て、書き込み要求信号であるバーＰＧＭを入力するため
の外部端子と読み出し要求信号であるバーＯＥを入力す
るための外部端子とを１つの端子で共用させた場合の切
換機能部を示す図である。図において、ｓ15〜ｓ17は、
制御回路28でコマンド信号の種類を解読することによっ
て得られる書き込み及び読み出しの切換制御信号であ
る。35は切換制御信号ｓ15によって制御されるゲート、
36は切換制御信号ｓ16によって制御されるゲート、37は
切換制御信号ｓ17によって制御されるゲートである。制
御回路28でコマンド信号の種類、例えば、読み出しコマ
ンド、書き込みコマンド、書き込みベリファイコマンド
等を解読することによって、外部から印加されるバーＰ
ＧＭ及びバーＯＥが印加されるタイミングをカウント
し、切換制御信号ｓ16〜ｓ17を発生させる。例えば、制
御回路28に与えられたコマンド信号が書き込み用のコマ
ンド信号である場合、バーＰＧＭが印加されたときに切
換制御信号ｓ15を“Ｈ”レベルに設定し、ｓ16を“Ｌ”
レベルに設定することによって、ゲート35をオンさせ、
ゲート36をオフさせ、バーＰＧＭを信号線38に出力させ
る。また、制御回路28に与えられたコマンド信号が読み
出し用のコマンド信号である場合、バーＯＥが印加され
たときに切換制御信号ｓ15を“Ｌ”レベルに設定し、切
換制御信号16を“Ｈ”レベルに設定することによって、
ゲート35をオフさせ、ゲート36をオンさせ、バーＯＥを
信号線39に出力させる。バーＰＧＭ又はバーＯＥが与え
られている間、ｓ17を“Ｌ”レベルに設定することによ
ってゲート37はオフし、他の信号が信号線39に入力され
ることはない。

【００３８】また、制御回路28ではコマンドの種類を解
読し、書き込み及び読み出しのタイミングをカウントす
ることができるので、バーＰＧＭ、バーＯＥ自体を制御
回路28で生成することも可能である。

【００３９】上記のように、制御回路28によって、バー
ＰＧＭ用の外部端子とバーＯＥ用の外部端子を１つの端
子で共用させることができ、シリアルデータ通信のため
の外部端子を少なくすることができるので、残りの１つ
の端子を他の用途に使用することが可能となる。また、
バーＰＧＭ、バーＯＥを制御回路で発生させた場合は、
シリアルデータ通信のための外部入力端子がさらに少な
くなるので、さらに多くの端子を他の用途に使用するこ
とができる。つまり、制御回路28によって実施例１より
もさらにシリアル通信機能を向上させることができる。

【００４０】実施例３．マイコンでは、実装前と実装後
とで、書き込み及び読み出しのデータ通信方式を変換さ
せることは有効であるが、実施例１のマイコンにおいて
はパラレルデータ通信方式及びシリアルデータ通信方式
共にＣＰＵを介さずに行われるため、パラレルデータ通
信方式とシリアルデータ通信方式とをＣＰＵが動作して
いるか否かで切り換えることはできない。本実施例で
は、ＣＰＵの非動作時にパラレルデータ通信方式とシリ
アルデータ通信方式とを簡単に切り換えることのできる
マイコンについて以下記述する。図４は実施例３におけ
るマイコンを示す図であり、パラレルデータ通信方式と
シリアルデータ通信方式とを切り換える機能を有する。
図において、１〜６、８、９、29、12〜14は従来図18又
は実施例１の図１と同一あるいは相当するものを示す。
Ｖｐｐは外部端子から書き込み／読み出し制御回路６及
びシリアルデータ通信回路29に印加される書き込み電圧
である。45は切換信号であり、パラレルデータ通信を行
う場合とシリアルデータ通信を行う場合とを切り換え
る。46はバッファであり、切換信号45の反転信号52を出
力する。47は信号線12に設けられたゲート、48は信号線
13に設けられたゲート、49は信号線14に設けられたゲー
トである。また、50はポート１に設けられたゲート、51
はポート２に設けられたゲートである。ゲート47〜49
は、切換信号45が“Ｈ”レベルのときにオンし、ゲート
50、51は、切換信号45が“Ｌ”レベルのときバッファ46
出力である反転信号52の“Ｈ”レベルによってオンす
る。また破線部53をこのマイコンにおけるパラレルデー
タ通信部とする。

【００４１】このように構成されたマイコンの通信方式
切換動作について説明する。まずシリアルデータ通信と
パラレルデータ通信の選択は、書き込み電圧Ｖｐｐを印
加する時の、シリアルデータ通信回路29のクロックポー
ト８から入力されるクロック信号ｃｋとポート９から入
力されるビット直列データ信号の入力信号状態で決定さ
れる。例えば、図５(a) に示すように、書き込み電圧Ｖ
ｐｐの立ち上がり時にクロック信号ｃｋとビット直列デ
ータ信号とが共に“Ｈ”レベルであったならば、シリア
ルデータ通信回路29では切換信号45が“Ｈ”レベルに設
定され、反転信号52が“Ｌ”レベルに設定され、ゲート
47〜49はオンし、ゲート50、51はオフする。つまり、シ
リアルデータ通信用の信号線12〜14は導通状態となり、
ポート１、２からアドレスバス３及びデータバス４への
入出力経路は遮断され、シリアルデータ通信ガ選択され
る。また、図５(b) に示すように、書き込み電圧Ｖｐｐ
の立ち上がり時にクロック信号ｃｋとビット直列データ
信号とが共に“Ｌ”レベルであったならば、シリアルデ
ータ通信回路29では切換信号45が“Ｌ”レベルに設定さ
れ、反転信号52は“Ｈ”レベルに設定され、ゲート47〜
49はオフし、ゲート50、51はオンする。つまり、パラレ
ルデータ通信用のポート１、２は導通状態となり、シリ
アルデータ通信用の信号線12〜14からアドレスバス３及
びデータバス４への入出経路は遮断され、パラレルデー
タ通信が選択される。

【００４２】図６は図４のパラレルデータ通信部53の詳
細図を示す図である。図において、52は図４に示すもの
と同一のものである。54はポート１及び２にデータが出
力されるタイミングを制御する出力バッファ、55は出力
バッファ54を制御する制御信号、56はポート１及び２か
らデータが入力されるタイミングを制御するＮＡＮＤ回
路である。パラレルデータ通信部53はこのように構成さ
れているため、制御信号55の出力にかかわらず、シリア
ルデータ通信時、つまり、反転信号52が“Ｌ”レベルの
ときは出力バッファ54がオフする。また、シリアルデー
タ通信時は、ポート１及び２の電位が固定されないの
で、入力側の初段の素子に貫通電流が流れる可能性があ
るので、入力側の初段の素子をＮＡＮＤ回路56にし、反
転信号52の“Ｌ”レベルによって、ポート１及び２の入
力状態にかかわらず、シリアルデータ通信時にポート１
及び２からの入力が遮断されるようにする。よって、反
転信号52によって入力側の初段の素子に貫通電位が流れ
ることもなく、パラレルデータ通信部のポート１及び２
を入力フローティング状態に設定することができる。

【００４３】このような構成を採用することにより、Ｃ
ＰＵの非動作時において簡単にシリアルデータ通信とパ
ラレルデータ通信とを選択することができ、一方の通信
方式が選択された場合、もう一方の通信方式によるアド
レスバス３及びデータバス４への入出力経路を遮断する
ことにより、シリアルデータ通信とパラレルデータ通信
とでアドレスバス３及びデータバス４が同時に使用され
ることもない。特にマイコンの基板実装後に、実装前に
パラレルデータ通信のために使用されていたポート１及
び２からの入出力信号を遮断できるので、シリアルデー
タ通信方式が選択された場合でも、マイコンと外部の信
号とが衝突することもない。

【００４４】実施例４．実施例１において入力されるコ
マンド及びアドレスのエラーを検出することのできるマ
イコンを図７に示す。図において、３〜６、８、９、12
〜14、20、28、29は図１に示すマイコンと同一あるいは
相当するものを示す。60はエラー検出回路であり、コマ
ンド信号ｃｉのエラーを検出するコマンドエラー検出回
路61と、アドレス信号ａｉのエラーを検出するアドレス
エラー検出回路62とと、コマンドエラー検出回路61で生
成されるコマンドエラー信号ｅｃをラッチするラッチ回
路63と、アドレスエラー検出回路62で生成されるアドレ
スエラー信号ｅａをラッチするラッチ回路64と、エラー
信号出力用のゲート65で構成される。ｓ12は制御回路28
で生成されるラッチ信号であり、コマンドエラー検出回
路61、アドレスエラー検出回路62、ラッチ回路63及びア
ドレスラッチ回路64のＴ端子に入力される。ｓ13は制御
回路28で生成されるリセット信号であり、コマンドラッ
チ回路63及びラッチ回路64のＲ端子、また、ゲート65に
入力される。66はコマンドエラー信号ｅｃ又はアドレス
エラー信号ｅａが入力された時に“Ｈ”レベルを出力さ
せるＯＲ回路である。67は停止信号発生回路であり、コ
マンドエラー信号ｅｃ又はアドレスエラー信号ｅａを受
け、エラー検出時に停止信号ｅを生成する。

【００４５】次に入力されたコマンドに対するエラー検
出動作について説明する。まず始めに、入力コマンド信
号ｃｉ₁にエラーがある場合、例えば、規定された８ビ
ットのコマンド信号“00000001”に対して“00000111”
等が入力された場合について説明する。外部端子から書
き込み電圧Ｖｐｐを印加し、クロックポート８から入力
されるクロック信号ｃｋに同期させて、ポート９からデ
ータ信号ｄｉ₁、アドレス信号ａｉ₁、データ信号ｄｉ
₁の順にビット直列データ信号（ｃｉ₁＋ａｉ₁＋ｄｉ
₁）を入力させる。この後、実施例１の記述したとおり
データはセットされ（図示せず）、コマンド信号ｃｉの
種類に従って、読み出し又は書き込みのための動作が行
われる。ただし、シフトレジスタ20から出力されるコマ
ンド信号ｃｉは、制御回路28に入力されると同時に、エ
ラー検出回路60のコマンドエラー検出回路61とアドレス
エラー検出回路62の両方にも入力される。入力される信
号がコマンド信号ｃｉなのかアドレス信号ａｉなのか
は、制御回路から出力されるラッチ信号ｓ12によって判
別されるため、コマンドエラー検出回路61とアドレスエ
ラー検出回路62が同時にエラーを検出することはない。
例えば、この場合はコマンド信号ｃｉであることの判断
をラッチ信号ｓ12で行い、ラッチ信号ｓ12の“Ｈ”レベ
ルに応じてコマンドエラー検出回路62のみ有効に動作す
る。もし、コマンドエラー検出回路61でエラーが検出さ
れた場合は、コマンドエラー信号ｅｃが生成され、ＯＲ
回路66を介して停止信号発生回路67に伝達されると同時
に、コマンド回路63のＤ端子に入力され、ラッチされ
る。コマンドエラー信号ｅｃを受けた停止信号発生回路
67では、停止信号ｅを生成し、該停止信号ｅを制御回路
28を介して書き込み／読み出し制御回路６に出力し、読
み出し又は書き込み動作を強制的に中断させる。

【００４６】また、コマンドエラー発生後、Ｖｐｐを一
旦“Ｌ”に設定して再度“Ｈ”に設定することにより、
停止信号発生回路67からの停止信号ｅを解除し、マイコ
ンをコマンド信号入力待ち状態に復帰させることができ
る。その後、エラー読み出し確認のコマンドがポート９
から入力され、制御回路28に入力されると、制御回路28
から出力されるリセット信号ｓ13がラッチ回路63及び64
のＲ端子とゲート65に入力され、ラッチ回路63のＱ端子
から出力されるコマンドエラー信号ｅｃがシフトレジス
タ20の特定ビットに書き込まれ、ラッチ回路63及び64も
リセットされる。

【００４７】次に入力アドレス信号ａｉ₁にエラーがあ
る場合、シフトレジスタ20からアドレス信号ａｉが出力
され、アドレスレジスタ（図示せず）に入力されると同
時に、エラー検出回路60のコマンドエラー検出回路61及
びアドレスエラー検出回路62の両方にも入力される。こ
の場合は、入力される信号がアドレス信号ａｉであるた
め、制御回路28から出力されるラッチ信号ｓ12によっ
て、アドレスエラー検出回路62のみ有効に動作し、アド
レスエラー検出回路62ではアドレスエラー信号ｅａを生
成する。アドレスエラー信号ｅａは、ＯＲ回路66を介し
て停止信号発生回路67に伝達されると同時に、ラッチ回
路64に入力され、ラッチされる。アドレスエラー信号ｅ
ａを受けた停止信号発生回路67では、停止信号ｅを生成
し、該停止信号ｅを制御回路28を介して書き込み／読み
出し制御回路６に出力し、読み出し又は書き込み動作を
強制的に中断させる。

【００４８】また、アドレスエラー発生後、Ｖｐｐを一
旦“Ｌ”に設定して再度“Ｈ”に設定することにより、
停止信号発生回路67からの停止信号ｅを解除し、マイコ
ンをコマンド信号入力待ち状態に復帰させることができ
る。その後、エラー読み出し確認のコマンドがポート９
から入力され、制御回路28に入力されると、制御回路28
から出力されるリセット信号ｓ13がラッチ回路63及び64
のＲ端子とゲート65に入力され、ラッチ回路64のＱ端子
から出力されるアドレスエラー信号ｅａがシフトレジス
タ20の特定ビットに書き込まれ、ラッチ回路63及び64も
リセットされる。

【００４９】次に、コマンドエラー検出回路61によっ
て、コマンド信号のエラーを検出する方法について説明
する。まず、規定されるコマンドの数が少ない場合、例
えば、図８に示すような２個のコマンド信号ｃｉを規定
した場合、コマンドエラー検出回路61の構成は図９に示
すように構成すればよい。図９では、入力される上位６
ビットがすべて“０”で、かつ、入力される下位２ビッ
トが“01”又は“10”である場合以外は、コマンドエラ
ー信号ｅｃが出力される回路となっている。また、規定
されるコマンド数が多い場合、例えば、図10に示すよう
な16個のコマンドを規定した場合、コマンドエラー検出
回路51の構成は図11に示すように構成すればよい。図10
ではコマンド信号ｃｉの下位４ビットの組み合わせは２
⁴＝16（個）であり、必ずどれか１つのコマンド信号ｃ
ｉに該当するので、コマンド信号ｃｉの上位４ビットの
み、検証してやればよい。つまり、上位４ビット中に１
つでも“１”の含まれる場合は、コマンドエラー信号ｅ
ｃが出力される。

【００５０】次にアドレスエラー検出回路62によって、
アドレス信号のエラーを検出する方法について説明す
る。図12(a) に示すようにＰＲＯＭ５のメモリ領域のア
ドレスが16進数表示で“Ｃ000 ”から“ＦＦＦＦ”であ
るとする。この場合、マイコン内では、ＰＲＯＭ５のア
ドレス領域は16進の桁ごとに２進数に変換された４ビッ
ト単位のデータで表記されているので、図12(b) に示す
ように、“Ｃ000 ”は“1100 0000 0000 0000 ”に対応
し、“ＦＦＦＦ”は“1111 1111 1111 1111 ”に対応す
る。このようなＰＲＯＭアドレス領域において、アドレ
スエラーを検出する場合、アドレスエラー検出回路62を
図13に示すように構成すればよい。つまり、アドレス信
号ａｉの上位２ビットを入力させ、上位２ビットのどち
らも“１”でないようなアドレス信号ａｉ、例えば、
“７ＦＦＦ”（＝“0111 1111 1111 1111 ”）が入力さ
れた時はアドレスエラー信号ｅａが出力される。

【００５１】上記実施例では、アドレスエラー検出回路
52をエラー検出回路60内に設けたが、アドレスエラー検
出回路62を書き込み／読み出し制御回路６内に設けて、
アドレスエラー信号ｅａを停止信号発生回路66に与える
ように構成してもよい。また、コマンドエラー検出回路
61を制御回路28内に設けてもよい。

【００５２】本実施例を採用することにより、入力され
たコマンド信号ｃｉあるいはアドレス信号ａｉに対して
エラーがある場合は、ＰＲＯＭ５に対する書き込み及び
読み出し動作を強制的に停止することができるので、入
力ミスを防止することができ、効率のよい書き込み及び
読み出し動作を行える。また、エラー読み出し確認用の
コマンドを設定することにより、エラー信号を外部に読
み出すことができ、入力エラーの発生状況をも知ること
ができる。

【００５３】実施例５．図14はシリアルデータ通信回路
のデータ出力装置であり、図１の破線内部55に相当する
部分である。図において、シリアル出力バッファ21は、
出力駆動用のＣＭＯＳトライステートバッファである。
70はｐチャネルトランジスタ、71はｎチャネルネルトラ
ンジスタである。図15にシリアル出力バッファ21の内部
構成を示す。このように構成されたシリアル出力バッフ
ァ21においては、シリアルデータ出力イネーブル信号ｓ
11がＣＭＯＳトライステートバッファのコントロールゲ
ート入力となる。つまり、シフトレジスタ20内のデータ
は、制御回路28から出力されたシリアルデータ出力イネ
ーブル信号ｓ11の値が“Ｈ”レベルのときに出力され、
シリアルデータ出力イネーブル信号ｓ11の値が“Ｌ”レ
ベルのときに出力が停止する。また、出力データの
“Ｈ”レベル又は“Ｌ”レベルは、シフトレジスタ20内
のデータとシリアルデータ出力イネーブル信号ｓ11に基
づいて、ｐチャネルトランジスタ70とｎチャネルトラン
ジスタ71とが相補的にオン／オフすることによって決定
される。シリアルデータ出力イネーブル信号ｓ11の出力
タイミングは図16のタイミングチャートに示すとおり、
データ出力を開始するクロック信号ｃｋの立ち下がりか
ら、データ出力を終了するクロック信号ｃｋの立ち上が
りまでに制限する。また、図17のタイミングチャートに
示すとおり、シリアルデータ出力イネーブル信号ｓ11の
出力タイミングをデータホールド時間を考慮して、設定
するほうがより好ましい。

【００５４】上記のようにシリアルデータ出力イネーブ
ル信号ｓ11によって、シリアル出力バッファ21をＣＭＯ
Ｓトライステートバッファで構成できるため、データ出
力を高速に行うことができる。

【００５５】

【発明の効果】本発明は、以上説明したように構成され
ているため、以下に記載されるような効果を奏する。

【００５６】データ記憶領域に対する命令コマンドが入
力され、該命令コマンドが第１の命令を示す場合、シリ
アル・インターフェースを介して入力されるデータ記憶
領域への書き込みデータを第１の記憶保持手段に入力さ
せるタイミング及び前記第１の記憶保持手段から出力さ
せるタイミングと、シリアル・インターフェースを介し
て入力されるデータ記憶領域の書き込みアドレスを第２
の記憶保持手段に入力させるタイミング及び前記第２の
記憶保持手段から出力させるタイミングとを制御する制
御信号を生成し、該命令コマンドが第２の命令を示す場
合、シリアル・インターフェースを介して入力されるデ
ータ記憶領域の読み出しアドレスを第２の記憶保持手段
に入力させるタイミング及び前記第２の記憶保持手段か
ら出力させるタイミングと、前記読み出しアドレスに基
づく前記データ記憶領域からの読み出しデータを第３の
記憶保持手段に入力させるタイミング及び前記第３の記
憶保持手段から出力させるタイミングと、前記第３の記
憶保持手段から出力される読み出しデータをシリアル・
インターフェースを介してシリアル出力させるタイミン
グとを制御する制御信号を生成する第１の制御回路によ
り、シリアル・インターフェースを介して入力されたデ
ータをパラレルデータに変換し、所定のタイミングでデ
ータ記憶領域に供給することができ、また、所定のタイ
ミングでデータ記憶領域からパラレルデータを読み出
し、読み出されたパラレルデータをシリアル・インター
フェースを介してシリアルデータに変換し、所定のタイ
ミングで外部に出力させることができ、ＣＰＵを介さず
にシリアルデータ通信方式によって、データ記憶領域に
データを書き込んだり、データ記憶領域からデータを読
み出したりすることができる。

【００５７】また、シリアル・インターフェースのデー
タ出力部をＣＭＯＳトライステートバファで構成し、前
記ＣＭＯＳトライステートバファを制御する制御信号を
第１の制御回路で生成させることにより、シリアル・イ
ンターフェースのデータ出力動作を高速にすることがで
きる。

【００５８】また、第２の制御回路に入力される書き込
み要求信号又は読み出し要求信号を１つの外部端子から
入力させ、第１の制御回路に入力される命令コマンドに
基づいて、入力された要求信号が書き込み要求信号であ
るか、読み出し要求信号であるかを判断し、内部で信号
線の切換を行うことにより、書き込み要求信号を入力す
るための外部端子と読み出し要求信号を入力するための
外部端子とを共用することができ、シリアルデータ通信
方式のために使用される外部端子の数を少なくすること
ができる。

【００５９】また、第２の制御回路に入力される書き込
み要求信号と読み出し要求信号を第１の制御回路で生成
させることにより、パラレルデータ通信方式のために使
用される外部端子の数を少なくすることができる。

【００６０】また、シリアル・インターフェースに対す
る外部からの入力の入力タイミングによってシリアル・
インターフェースを用いてデータ通信を行なうか、パラ
レル・インターフェースを用いてデータ通信を行うかを
選択することができ、一方のデータ通信方式が選択され
ている場合に他のデータ通信方式によるデータ入力が行
われることがなく、通信データの衝突を防止することが
できる。

【００６１】また、命令コマンド又は書き込みアドレス
又は読み出しアドレスが正しく入力されているか否かを
検証し、入力ミスがある場合は、エラー信号を生成する
検証回路を備え、該エラー信号に基づいて、データ記憶
領域へのデータ書き込み動作又はデータ記憶回路からの
データ読み出し動作を停止させることができるので、デ
ータ記憶領域に誤データが書き込まれるのを防止するこ
とができる。更に、該エラー信号を外部に出力させるこ
とによって、エラーの発生状況を知ることが可能とな
る。

【図面の簡単な説明】

【図１】この発明の第１の実施例によるマイコンを示す
図である。

【図２】図１のマイコンのタイミングチャートを示す図
である。

【図３】この発明の第２の実施例によるマイコンの外部
入力信号の切換機能部を示す図である。

【図４】この発明の第３の実施例によるマイコンを示す
図である。

【図５】図４のマイコンのタイミングチャートを示す図
である。

【図６】図４のマイコンのパラレルデータ通信部の詳細
を示す図である。

【図７】この発明の第４の実施例によるマイコンを示す
図である。

【図８】コマンド信号の一例を示す図である。

【図９】図７のマイコンのコマンドエラー検出回路の一
例を示す図である。

【図１０】コマンド信号の一例を示す図である。

【図１１】図７のマイコンのコマンドエラー検出回路の
一例を示す図である。

【図１２】アドレス信号の一例を示す図である。

【図１３】図７のマイコンのアドレスエラー検出回路の
一例を示す図である。

【図１４】図１のマイコンのデータ出力駆動装置の詳細
を示す図である。

【図１５】図14のデータ出力駆動装置のシリアル出力バ
ッファの詳細を示す図である。

【図１６】図14のデータ出力駆動装置のタイミングチャ
ートを示す図である。

【図１７】図14のデータ出力駆動装置のタイミングチャ
ートを示す図である。

【図１８】従来のマイコンを示す図である。

【図１９】マイコンが基板に実装された状態を示す図で
ある。

【図２０】従来のマイコンを示す図である。

【図２１】従来のマイコンのデータ出力駆動装置を示す
図である。

【符号の説明】

３アドレスバス４データバス５ＰＲＯＭ６書き込み／読み出し制御回路８クロックポート９ポート 20 シフトレジスタ 21 シリアル出力バッファ 22 コマンドレジスタ 23、27 データレジスタ 24 データ出力バッファ 25 アドレスレジスタ 26 アドレス出力バッファ 28 制御回路 29 シリアルデータ通信回路 45 切換信号 55 データ出力駆動装置 60 エラー検出装置 61 コマンドエラー検出装置 62 アドレスエラー検出装置 63、64 ラッチ回路 67 停止信号発生回路ｓ１コマンドラッチイネーブル信号ｓ２アドレス下位ラッチイネーブル信号ｓ３アドレス上位ラッチイネーブル信号ｓ４データ下位ラッチイネーブル信号ｓ５データ上位ラッチイネーブル信号ｓ６アドレス出力イネーブル信号ｓ７データ出力イネーブル信号ｓ８データ入力イネーブル信号ｓ９データ下位出力イネーブル信号ｓ10 データ上位出力イネーブル信号ｓ11 シリアルデータ出力イネーブル信号ｓ12 ラッチ信号ｓ13 リセット信号ｓ15〜ｓ17 切換制御信号ｅｃコマンドエラー信号ｅａアドレスエラー信号ｅ停止信号

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年７月１２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】このように構成されたマイコンのＰＲＯＭ
にユーザがデータを書き込む場合の動作について説明す
る。まず初めに、所定のアドレス信号ａｉをポート１か
ら入力させ、アドレスバス３にのせる。また、所定のデ
ータ信号ｄｉをポート２から入力させ、データバス４に
のせる。次に、アドレスバス３からアドレス信号ａｉを
データバス４からデータ信号ｄｉを受けた書き込み／読
み出し制御回路６に、Ｖｐｐを印加し、バーＰＧＭを
“Ｌ”に設定すると、ＰＲＯＭ５にアドレス信号ａｉ及
びデータ信号ｄｉが入力され、ＰＲＯＭ５の指定された
アドレスに所定のデータが書き込まれる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】また、ＰＲＯＭからデータを読み出す場合
は、ＰＲＯＭ５読み出しアドレス信号ａｉをポート１か
ら入力させ、アドレスバス３にのせる。次に、アドレス
バス３からアドレス信号ａｉを受けた書き込み／読み出
し制御回路６に、バーＯＥを“Ｌ”に設定すると、ＰＲ
ＯＭ５の指定されたアドレスから所定のデータが読み出
され、そのデータ信号ｄｏは書き込み／読み出し制御回
路６を介してデータバス４にのり、データバス４からポ
ート２に出力される。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】以上のようにマイコンの基板実装前は、パ
ラレルデータ通信により高速にデータ書き込み及び読み
出しを行っていたが、ＰＲＯＭにデータが書き込まれ、
マイコンが基板に実装されてＣＰＵが動作しだしたとき
は、データ書き込み及び読み出しのために多数の端子を
使用することは大変無駄なことである。よって、ＰＲＯ
Ｍにデータが書き込まれ、マイコンが基板に実装されて
からは、パラレルデータ通信のために使用されていた多
数の端子は、他の目的のために使用されることになり、
パラレルデータ通信によって書き込み及び読み出しを行
う機能は消滅してしまう。実装後は、例えば図１９に示
すように、マイコンに周辺装置が接続される。一方、実
装後にＰＲＯＭに対するプログラムの追加書き込み等の
必要性がある場合に、書き込み及び読み出しが行えない
ということは大変不便なことである。そこで、マイコン
の基板実装後は、ＣＰＵ動作時に機能し、少ない端子で
データの書き込み及び読み出しが可能なシリアルデータ
通信でデータの追加書き込みを行うことが有効である。
図２０は、シリアルデータ通信によってデータの書き込
み及び読み出しが行われるＰＲＯＭを備えた従来のマイ
コンである。図において、３〜６、Ｖｐｐ、バーＯＥ、
バーＰＧＭは従来図１８と同一あるいは相当するもので
ある。７はシリアルデータ通信回路であり、外部から入
力されたビット直列データを並列データに変換する機能
とマイコン内部から受け取った並列データをビット直列
データに変換する機能とを有する。８はマイコン外部か
らクロック信号が入力されるクロックポートであり、シ
リアルデータ通信回路７がクロック同期式のシリアルデ
ータ通信方式の場合に用いられる。９はマイコン外部と
ビット直列データであるアドレス信号ａ₁及びデータ信
号ｄ₁の受け渡しを行うシリアルデータ通信回路７のポ
ート、１０はブートＲＯＭであり、ＰＲＯＭ５に対する
書き込み制御のためのプログラムを有する。１１はＣＰ
Ｕであり、ブートＲＯＭ１０のプログラムを解読し、書
き込み／読み出し制御回路６に対する制御信号バーＯ
Ｅ、バーＰＧＭを生成する。１２はシリアルデータ通信
回路７でビット直列データから並列データに変換された
アドレス信号ａをアドレスバス３に伝達する信号線、１
３はシリアルデータ通信回路７でビット直列データから
並列データに変換されたデータ信号ｄをデータバス４に
伝達する信号線、１４はデータバス４から伝達された並
列のデータ信号ｄをシリアルデータ通信回路７に伝達す
る信号線である。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】このように構成されたマイコンのＰＲＯＭ
５に対してシリアルデータ通信によってデータ書き込み
を行う場合について記述する。ある種の外部入力条件に
よりＰＲＯＭ５への書き込み状態が選択され、ブートＲ
ＯＭ１０がＣＰＵ１１に読み出される。ＣＰＵ１１では
読み出したブートＲＯＭ１０のプログラムデータの内容
に従ってＰＲＯＭ５に対する書き込み動作を以下の手順
で実行する。まず、ＣＰＵ１１からシリアルデータ通信
回路７を起動させ、アドレス信号ａｉ₁、データ信号ｄ
ｉ₁の順でビット直列データを、クロックポート８から
入力されるクロック信号ｃｋに同期させ、あるいはクロ
ック信号ｃｋを用いずに非同期で、ポート９からシリア
ルデータ通信回路７に入力させる。データ入力されたア
ドレス信号ａｉ₁及びデータ信号ｄｉ₁は任意のタイミ
ングでそれぞれ１ビットずつアドレス信号線１２及びデ
ータ信号線１３にゲーティングされ、並列データに変換
される。並列データに変換されたアドレス信号ａｉはア
ドレス信号線１２を介してアドレスバス３に入力され、
並列データに変換されたデータ信号ｄｉはデータ信号線
１３を介してデータバス４に入力される。アドレスバス
３及びデータバス４に入力されたアドレス信号ａｉ及び
データ信号ｄｉは、一旦ＣＰＵ１１に読み出され、ＣＰ
Ｕ１１からアドレスバス３及びデータバス４を介して書
き込み／読み出し制御回路６に入力され、ラッチされ
る。この時、書き込み／読み出し制御回路６には、ＣＰ
Ｕ１１からの書き込み命令により“Ｌ”に設定されたバ
ーＰＧＭが与えられ、外部端子からはＶｐｐが印加さ
れ、ラッチされたアドレス信号ａ及びデータ信号ｄがＰ
ＲＯＭ５に入力され、ＰＲＯＭ５の所定のアドレスに対
して所定のデータが書き込まれる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】シリアルデータ通信によりＰＲＯＭ５から
データが読み出される場合も、上記書き込み時と同様、
ブートＲＯＭ１０のプログラムデータの内容に従ってＰ
ＲＯＭ５に対する読み出し動作を以下の手順で実行す
る。ＣＰＵ１１からシリアル通信回路７が起動され、所
定のアドレス信号ａｉ₁がビット直列データとしてポー
ト９からシリアルデータ通信回路７に入力される。入力
されたアドレス信号ａｉ₁はアドレス信号線１２に１ビ
ットずつゲーティングされ、並列データに変換される。
並列データに変換されたアドレス信号ａｉは、アドレス
バス３に入力される。次に、アドレス信号ａｉは、一旦
ＣＰＵ１１に読み出され、又は、ＣＰＵ１１の制御によ
り直接、アドレスバス３を介して書き込み／読み出し制
御回路６に入力され、ラッチされる。この時、書き込み
／読み出し制御回路６には、ＣＰＵ１１からの読み出し
命令により“Ｌ”レベルに設定されたバーＯＥが与えら
れ、ラッチされたアドレス信号ａｉがＰＲＯＭ５に入力
され、ＰＲＯＭ５の所定のアドレスからデータが読み出
される。読み出されたデータ信号ｄｏは書き込み／読み
出し制御回路６を介してデータバス４に入力され、デー
タバス４からデータ信号線１４を介してシリアルデータ
通信回路７に入力される。データ信号ｄｏはシリアルデ
ータ通信回路でビット直列のデータ信号ｄｏ₁に変換さ
れ、ポート９からマイコン外部に出力される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】次に、シリアルデータ通信回路７からＰＲ
ＯＭ１０に対するデータを転送させる場合に用いられる
出力駆動装置について説明する。図２１は、シリアルデ
ータ通信回路７のデータ転送部である出力駆動装置を示
す。図２１の出力駆動方式は、Ｎチャネルオープンドレ
イン方式である。図において、１５はシフトレジスタで
あり、１６はシフトレジスタ１５出力を反転させるイン
バータ、１７はＮチャネルトランジスタであり、インバ
ータ１６出力をゲート入力とする。１８はシリアルデー
タ入出力ピンであり、Ｎチャネルトランジスタ１７のド
レイン出力に接続されており、シフトレジスタにラッチ
されているデータが１ビットごとに出力される。また、
シリアル通信の入力時はＣの出力が常に“Ｈ”レベルに
なるように設定し、Ｎチャネルトランジスタ１７が
“Ｈ”レベルの入力データと衝突しないようにする。１
９は“Ｈ”出力のためのプルアップ抵抗である。このよ
うに構成されたＮチャネルオープンドレイン方式の出力
駆動装置においては、シフトレジスタ１５のビットＣの
値が“Ｌ”レベルのとき、インバータ１６によりＮチャ
ネルトランジスタ１７のゲートには“Ｈ”レベルが入力
され、Ｎチャネルトランジスタ１７はオンし、Ｂ点の電
位は“Ｌ”レベルとなり、シリアルデータ通信のビット
データとしてシリアルデータ入出力ピン１８から“Ｌ”
レベルが出力される。また、ビットＣの値が“Ｈ”レベ
ルのとき、インバータ１６によりＮチャネルトランジス
タ１７のゲートには“Ｌ”レベルが入力され、Ｎチャネ
ルトランジスタ１７はオフし、Ｂ点の電位は“Ｈ”レベ
ルとなり、シリアルデータ通信のビットデータとしてシ
リアルデータ入出力ピン１８から“Ｈ”レベルが出力さ
れる。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】

【実施例】実施例１．図１は本発明の第１の実施例によるシリアル
データ通信方式のマイコンを示す図である。図におい
て、３〜６、８、９は従来図２０と同一あるいは相当す
るものである。２０はシフトレジスタであり、マイコン
外部からコマンド信号ｃｉ₁、下位及び上位のアドレス
信号ａｉ₁及び下位及び上位のデータ信号ｄｉ₁の順で
入力されたビット直列データ信号（ｃｉ₁＋ａｉ₁＋ｄ
ｉ₁）を１ビットずつラッチしていく、あるいは、ＰＲ
ＯＭ５から読み出された並列データであるデータ信号ｄ
ｏを受け、１ビットずつシフトしながらビット直列デー
タとしてのデータ信号ｄｏ₁を出力させる。２１はシリ
アル出力バッファであり、シフトレジスタ２０からデー
タ信号ｄｏ₁を受け取り、ポート９に出力させる。２２
はコマンドレジスタであり、シフトレジスタ２０でラッ
チされた並列データとしてのコマンド信号ｃｉを受け、
ラッチする。２３はデータレジスタであり、シフトレジ
スタ２０でラッチされた並列データとしてのデータ信号
ｄｉを受け、ラッチする。２４はデータ出力バッファで
あり、データレジスタ２３でラッチされたデータ信号ｄ
ｉを受け、データバス３に出力させる。２５はアドレス
レジスタであり、シフトレジスタ２０でラッチされた並
列データとしてのアドレス信号ａｉを受け、ラッチす
る。２６はアドレス出力バッファであり、アドレスレジ
スタ２５でラッチされたアドレス信号ａｉを受け、アド
レスバス３に出力させる。２７は外部出力データ用のデ
ータレジスタであり、データバス４から入力されたデー
タ信号ｄｏをラッチする。２８は制御回路であり、クロ
ックポート８から入力されるクロック信号ｃｋ及びコマ
ンドレジスタ２２にラッチされているコマンド信号ｃｉ
から、コマンド信号ｃｉの種類に応じて以下に記載する
制御信号ｓ１〜ｓ１１を生成する。ｓ１はゲート３１に
伝達されるコマンドラッチイネーブル信号であり、シフ
トレジスタ２０からコマンドレジスタ２２にコマンド信
号ｃｉが入力されるタイミングを制御する。ｓ２はゲー
ト３２に伝達されるアドレス下位ラッチイネーブル信号
であり、シフトレジスタ２０からアドレスレジスタ２５
にアドレス信号ａｉのうち下位アドレス信号ｌａｉが入
力されるタイミングを制御する。ｓ３はゲート３３に伝
達されるアドレス上位ラッチイネーブル信号であり、シ
フトレジスタ２０からアドレスレジスタ２５にアドレス
信号ａｉのうち上位アドレス信号ｈａｉが入力されるタ
イミングを制御する。ｓ４はゲート３４に伝達されるデ
ータ下位ラッチイネーブル信号であり、シフトレジスタ
２０からデータレジスタ２３にデータ信号ｄｉのうち下
位データ信号ｌｄｉが入力されるタイミングを制御す
る。ｓ５はゲート３５に伝達されるデータ上位ラッチイ
ネーブル信号であり、シフトレジスタ２０からデータレ
ジスタ２３にデータ信号ｄｉのうち上位データ信号ｈｄ
ｉが入力されるタイミングを制御する。ｓ６はアドレス
出力バッファ２６のゲートに伝達されるアドレス出力イ
ネーブル信号であり、アドレスレジスタ２５にラッチさ
れているアドレス信号ａｉがアドレスバス３に出力され
るタイミングを制御する。ｓ７はデータ出力バッファ２
４のゲートに伝達されるデータ出力イネーブル信号であ
り、データレジスタ２３にラッチされているデータ信号
ｄｉがデータバス４に出力されるタイミングを制御す
る。ｓ８はゲート３８に伝達されるデータ入力イネーブ
ル信号であり、データバス４からデータレジスタ２７に
ＰＲＯＭ５から読み出されたデータ信号ｄｏが入力され
るタイミングを制御する。ｓ９はゲート３９に伝達され
る出力イネーブル信号であり、データ入力レジスタ２７
からシフトレジスタ２０に外部出力用のデータ信号ｄｏ
のうち下位データ信号ｌｄｏが入力されるタイミングを
制御する。ｓ１０はゲート４０に伝達される出力イネー
ブル信号であり、データ入力レジスタ２７からシフトレ
ジスタ２０に外部出力用のデータ信号ｄｏのうち上位デ
ータ信号ｈｄｏが入力されるタイミングを制御する。ｓ
１１はシリアル出力バッファ２１のゲートに伝達される
シリアルデータ出力イネーブル信号であり、シフトレジ
スタ２０からポート９にビット直列データであるデータ
信号ｄｏ₁ が出力されるタイミングを制御する。また、
破線内部２９をこのマイコンにおけるシリアルデータ通
信回路とし、破線内部５５をこのマイコンにおけるデー
タ入出力駆動装置とする。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】次に、書き込み動作の確認ための読み出し
動作を行うために、外部端子から読み出し要求信号であ
るバーＯＥを印加し、ＰＲＯＭ５の所定のアドレスから
データ信号ｄｏが読み出される。読み出されたデータ信
号ｄｏが書き込み／読み出し制御回路５でラッチされた
段階で、制御回路２８でデータ入力イネーブル信号ｃ８
のパルスを発生させ、ゲート３８をオンさせると、デー
タ信号ｄｏがデータバス４及び信号線１４を介してデー
タレジスタ２７にラッチされる。次に、制御回路２８で
出力イネーブル信号ｓ９のパルスを発生させ、ゲート３
９をオンさせると、データレジスタ２７にラッチされた
データ信号ｄｏのうちの下位データ信号ｌｄｏがシフト
レジスタ２０に入力される。この時、制御回路２８でシ
リアルデータ出力イネーブル信号ｓ１１のパルスを発生
させ、シリアル出力バッファ２１のゲートをオンさせる
と、シフトレジスタ２０にラッチされている下位データ
信号ｉｄｏがビット直列データの下位データ信号ｌｄｏ
₁に変換されてポート９から出力される。次に、制御回
路２８で出力イネーブル信号ｓ１０を発生させ、ゲート
４０をオンさせると、データレジスタ２７にラッチされ
たデータ信号ｄｏのうちの上位データ信号ｈｄｏがシフ
トレジスタ２０に入力される。この段階で、シリアル出
力バッファ２１のゲートに対してシリアルデータ出力イ
ネーブル信号ｓ１１は印加され続けているので、シフト
レジスタ２０にラッチされている上位データ信号ｈｄｏ
がビット直列データの上位データ信号ｈｄｏ₁に変換さ
れてポート９から出力される。全てのビットが出力され
るとｓ１１は立ち下がり、出力オフとなる。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００４０

【補正方法】変更

【補正内容】

【００４０】実施例３．マイコンでは、実装前と実装後
とで、書き込み及び読み出しのデータ通信方式を変換さ
せることは有効であるが、実施例１のマイコンにおいて
はパラレルデータ通信方式及びシリアルデータ通信方式
共にＣＰＵを介さずに行われるため、パラレルデータ通
信方式とシリアルデータ通信方式とをＣＰＵが動作して
いるか否かで切り換えることはできない。本実施例で
は、ＣＰＵの非動作時にパラレルデータ通信方式とシリ
アルデータ通信方式とを簡単に切り換えることのできる
マイコンについて以下記述する。図４は実施例３におけ
るマイコンを示す図であり、パラレルデータ通信方式と
シリアルデータ通信方式とを切り換える機能を有する。
図において、１〜６、８、９、２９、１２〜１４は従来
図１８又は実施例１の図１と同一あるいは相当するもの
を示す。Ｖｐｐは外部端子から書き込み／読み出し制御
回路６及びシリアルデータ通信回路２９に印加される書
き込み電圧である。４５は切換信号であり、パラレルデ
ータ通信を行う場合とシリアルデータ通信を行う場合と
を切り換える。４６はバッファであり、切換信号４５の
反転信号５２を出力する。４７は信号線１２に設けられ
たゲート、４８は信号線１３に設けられたゲート、４９
は信号線１４に設けられたゲートである。ゲート４７、
４８、４９はそれぞれシリアルデータ通信回路２９内の
アドレス出力バッファ２６、データ出力バッファ２４ゲ
ート２６であってもよい。また、５０はポート１に設け
られたゲート、５１はポート２に設けられたゲートであ
る。ゲート４７〜４９は、切換信号４５が“Ｈ”レベル
のときにオンし、ゲート５０、５１は、切換信号４５が
“Ｌ”レベルのときバッファ４６出力である反転信号５
２の“Ｈ”レベルによってオンする。また、破線部５３
をこのマイコンにおけるパラレルデータ通信部とする。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００４５

【補正方法】変更

【補正内容】

【００４５】次に入力されたコマンドに対するエラー検
出動作について説明する。まず始めに、入力コマンド信
号ｃｉ₁にエラーがある場合、例えば、規定された８ビ
ットのコマンド信号“０００００００１”に対して“０
００００１１１”等が入力された場合について説明す
る。外部端子から書き込み電圧Ｖｐｐを印加し、クロッ
クポート８から入力されるクロック信号ｃｋに同期させ
て、ポート９からデータ信号ｄｉ₁、アドレス信号ａｉ
₁、データ信号ｄｉ₁の順にビット直列データ信号（ｃ
ｉ₁＋ａｉ₁＋ｄｉ₁）を入力させる。この後、実施例
１の記述したとおりデータはセットされ（図示せず）、
コマンド信号ｃｉの種類に従って、読み出し又は書き込
みのための動作が行われる。ただし、シフトレジスタ２
０から出力されるコマンド信号ｃｉあるいはアドレス信
号ａｉは、エラー検出回路６０のコマンドエラー検出回
路６１とアドレスエラー検出回路６２の両方にも入力さ
れる。入力される信号がコマンド信号ｃｉなのかアドレ
ス信号ａｉなのかは、制御回路から出力されるラッチ信
号ｓ１２によって判別されるため、コマンドエラー検出
回路６１とアドレスエラー検出回路６２が同時にエラー
を検出することはない。例えば、この場合はコマンド信
号ｃｉであることの判断をラッチ信号ｓ１２で行い、ラ
ッチ信号Ｓ１２の“Ｈ”レベルに応じてコマンドエラー
検出回路６２のみ有効に動作する。もし、コマンドエラ
ー検出回路６１でエラーが検出された場合は、コマンド
エラー信号ｅｃが生成され、ＯＲ回路６６を介して停止
信号発生回路６７に伝達されると同時に、コマンド回路
６３のＤ端子に入力され、ラッチされる。コマンドエラ
ー信号ｅｃを受けた停止信号発生回路６７では、停止信
号ｅを生成し、該停止信号ｅを制御回路２８を介して書
き込み／読み出し制御回路６に出力し、読み出し又は書
き込み動作を強制的に中断させる。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００４６

【補正方法】変更

【補正内容】

【００４６】また、コマンドエラー発生後、Ｖｐｐを一
旦“Ｌ”に設定して再度図５（ａ）のタイミングで
“Ｈ”レベルに設定することにより、停止信号発生回路
６７からの停止信号ｅを解除し、マイコンをコマンド信
号入力待ち状態に復帰させることができる。その後、エ
ラー読み出し確認のコマンドがポート９から入力され、
制御回路２８に入力されると、制御回路２８から出力さ
れるリセット信号Ｓ１３がラッチ回路６３及び６４のＲ
端子とゲート６５に入力され、ラッチ回路６３のＱ端子
から出力されるコマンドエラー信号ｅｃがシフトレジス
タ２０の特定ビットに書き込まれ、ラッチ回路６３及び
６４もリセットされる。

【手続補正１２】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正１３】

【補正対象書類名】図面

【補正対象項目名】図２０

【補正方法】変更

【補正内容】

【図２０】

Claims

【特許請求の範囲】

【請求項１】データ書き込みの可能なデータ記憶領域
と、前記データ記憶領域への書き込みデータを記憶保持する
第１の記憶保持手段と、前記データ記憶領域の書き込みアドレスを記憶保持する
第２の記憶保持手段と、前記データ記憶領域に対する命令コマンドが入力され、
該命令コマンドに基づいて、シリアル・インターフェー
スを介して入力される書き込みデータを前記第１の記憶
保持手段に入力させるタイミング及び前記第１の記憶保
持手段から出力させるタイミングと、シリアル・インタ
ーフェースを介して入力される書き込みアドレスを第２
の記憶保持手段に入力させるタイミング及び前記第２の
記憶保持手段から出力させるタイミングとを制御する制
御信号を生成する第１の制御回路とを備えたことを特徴
とするデータ処理装置。
【請求項２】データ読み出しの可能なデータ記憶領域
と、前記データ記憶領域の読み出しアドレスを記憶保持する
第２の記憶保持手段と、前記データ記憶領域からの読み出しデータを記憶保持す
る第３の記憶保持手段と、前記データ記憶領域に対する命令コマンドが入力され、
該命令コマンドに基づいて、シリアル・インターフェー
スを介して入力される読み出しアドレスを前記第２の記
憶保持手段に入力させるタイミング及び前記第２の記憶
保持手段から出力させるタイミングと、前記読み出しア
ドレスに基づく前記データ記憶領域からの読み出しデー
タを前記第３の記憶保持手段に入力させるタイミング及
び前記第３の記憶保持手段から出力させるタイミング
と、前記第３の記憶保持手段から出力される読み出しデ
ータをシリアル・インターフェースを介してシリアル出
力させるタイミングとを制御する制御信号を生成する第
１の制御回路とを備えたことを特徴とするデータ処理装
置。
【請求項３】前記シリアル・インターフェースのデー
タ出力部をＣＭＯＳトライステートバッファで構成し、
前記第１の制御回路に入力された命令コマンドに基づい
て生成された読み出しデータの出力制御信号を、前記Ｃ
ＭＯＳトライステートバッファに供給することを特徴と
する請求項第２項記載のデータ処理装置。
【請求項４】データ書き込み又は読み出しの可能なデ
ータ記憶領域と、前記データ記憶領域への書き込みデータを記憶保持する
第１の記憶保持手段と、前記データ記憶領域の書き込みアドレス又は読み出しア
ドレスを記憶保持する第２の記憶保持手段と、前記データ記憶領域からの読み出しデータを記憶保持す
る第３の記憶保持手段と、前記データ記憶領域に対する命令コマンドが入力され、
該命令コマンドが第１の命令を示す場合、次にシリアル
・インターフェースを介して入力される書き込みデータ
を前記第１の記憶保持手段に入力させるタイミング及び
前記第１の記憶保持手段から出力させるタイミングと、
シリアル・インターフェースを介して入力される書き込
みアドレスを第２の記憶保持手段に入力させるタイミン
グ及び前記第２の記憶保持手段から出力させるタイミン
グとを制御する制御信号を生成し、該命令コマンドが第
２の命令を示す場合、次にシリアル・インターフェース
を介して入力される読み出しアドレスを前記第２の記憶
保持手段に入力させるタイミング及び前記第２の記憶保
持手段から出力させるタイミングと、前記読み出しアド
レスに基づく前記データ記憶領域からの読み出しデータ
を前記第３の記憶保持手段に入力させるタイミング及び
前記第３の記憶保持手段から出力させるタイミングと、
前記第３の記憶保持手段から出力された読み出しデータ
をシリアル・インターフェースを介してシリアル出力さ
せるタイミングとを制御する制御信号を生成する第１の
制御回路を備えたことを特徴とするデータ処理装置。
【請求項５】前記命令コマンドが第３の命令を示す場
合、データ記憶領域の所定のアドレスにデータを書き込
んだ後に読み出し確認を行うことを特徴とする請求項第
４項記載のデータ処理装置。
【請求項６】前記第１の記憶保持手段からの書き込み
データと前記第２の記憶保持手段からの書き込みアドレ
スを受け、又は、前記第２の記憶保持手段からの読み出
しアドレスを受け、外部端子から書き込み要求信号を受
けると前記データ記憶領域の指定された書き込みアドレ
スにデータを書き込み、外部端子から読み出し要求信号
を受けると前記データ記憶領域の指定された読み出しア
ドレスからデータを読み出す第２の制御回路を備えたこ
とを特徴とする請求項第４項記載のデータ処理装置。
【請求項７】前記書き込み要求信号又は読み出し要求
信号を１つの外部端子から入力させ、前記第１の制御回
路に入力される命令コマンドに基づいて、入力された要
求信号が書き込み要求信号であるか読み出し要求信号で
あるかを判断し、入力された要求信号が書き込み要求信
号である場合は該書き込み要求信号を第１の信号線に入
力させ、読み出し要求信号である場合は該読み出し要求
信号を第２の信号線に入力させることを特徴とする請求
項第６項記載のデータ処理装置。
【請求項８】前記第１の制御回路に入力される命令コ
マンドに基づいて、前記書き込み要求信号又は読み出し
要求信号を前記第１の制御回路で生成することを特徴と
する請求項第６項記載のデータ処理装置。
【請求項９】パラレルデータの入出力されるパラレル
・インターフェースを備えたことを特徴とする請求項第
４項記載のデータ処理装置。
【請求項１０】前記シリアル・インターフェースによ
るデータ通信を行うか、前記パラレル・インターフェー
スによるデータ通信を行うかを選択する選択信号を、前
記シリアル・インターフェースに対する外部からの入力
の入力タイミングによって生成することを特徴とする請
求項第９項記載のデータ処理装置。
【請求項１１】前記選択信号によって前記シリアル・
インターフェースによるデータ通信が選択された場合、
前記シリアル・インターフェース用の外部端子以外の端
子を入力フローティング状態にすることを特徴とする請
求項第１０項記載のデータ処理装置。
【請求項１２】前記命令コマンド又は書き込みアドレ
ス又は読み出しアドレスが入力され、入力が正しく行わ
れているか否かを検証し、入力ミスのある場合はエラー
信号を生成する検証回路を備え、前記エラー信号に基づいて、前記データ記憶装置へのデ
ータ書き込み動作又は前記記憶装置からのデータ読み出
し動作を停止させることを特徴とする請求項第４項記載
のデータ処理装置。
【請求項１３】前記エラー信号を外部に出力させるこ
とを特徴とする請求項第１２項記載のデータ処理装置。