JPH06326321A - 短チャネルｍｏｓトランジスタ及びその製造方法 - Google Patents

短チャネルｍｏｓトランジスタ及びその製造方法

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JPH06326321A
JPH06326321A JP6070187A JP7018794A JPH06326321A JP H06326321 A JPH06326321 A JP H06326321A JP 6070187 A JP6070187 A JP 6070187A JP 7018794 A JP7018794 A JP 7018794A JP H06326321 A JPH06326321 A JP H06326321A
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regions
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JP6070187A
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Helmut Klose
クローゼ ヘルムート
Franz Dr Neppl
ネプル フランツ
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Siemens Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 チャネルの長さが使用されるリソグラフィの
解像限度及び整合精度に左右されることのない短チャネ
ルＭＯＳトランジスタ及びその製造方法を提供する。 【構成】 短チャネルＭＯＳトランジスタがソース、チ
ャネル及びドレイン領域用にシリコン基板１１内に垂直
に配設されたドープ領域１３、１６、１７を有してお
り、その際ソース領域は基板の表面に配設されている。
少なくともソース領域及びチャネル領域の側方を絶縁領
域１４によって囲む。ドレイン領域１３の下に相応して
ドープされた埋込層１２が備えられており、その上のソ
ース、チャネル及びドレイン領域の側方に深部に達する
接続領域１５が形成されている。ゲート誘電体１９及び
ゲート電極１１０は、基板の表面にほぼ垂直に延び、ド
レイン領域内にまで入り込んでいる溝１８の表面に配設
されている。チャネルの長さは特に５０〜１００ｎｍで
ある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は短チャネルＭＯＳトラン
ジスタ及びその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタの電流効率及びそれ
に伴うスイッチング速度はそのＭＯＳトランジスタのチ
ャネルの長さに依存する。高速ＭＯＳトランジスタは特
に論理回路にとって必要である。
【０００３】そのような用途には従来、ソース領域、チ
ャネル領域及びドレイン領域を半導体基板の表面に横方
向に並べて配設したＭＯＳトランジスタを使用してい
る。またチャネル領域の上方にはゲート電極が配設され
ている。
【０００４】最近のＭＯＳトランジスタの製造工程では
ソース及びドレイン領域はゲート電極の構造化後に形成
され、またその際ゲート電極は使用されたマスクの一部
であることから、ＭＯＳトランジスタのチャネルの長さ
は基板の表面に対して平行なゲート電極の寸法によって
規定されている。従ってチャネルの長さの短縮はゲート
電極の延びを最低限にすることによって制限することが
できる。達成可能の最低限のチャネルの長さは使用され
るフォトリソグラフィの解像限度及び整合精度に依存
し、従って任意に短縮することはできない。
【０００５】
【発明が解決しようとする課題】従って本発明は、その
チャネルの長さが使用されるリソグラフィの解像限度及
び整合精度に左右されることのないＭＯＳトランジスタ
を提供することを課題とする。更に本発明の課題はこの
ようなＭＯＳトランジスタの製造方法を提供することに
ある。
【０００６】
【課題を解決するための手段】この課題は本発明によ
り、請求項１に記載の短チャネルＭＯＳトランジスタ並
びに請求項５記載のその製造方法により解決される。
【０００７】本発明による短チャネルＭＯＳトランジス
タではシリコンからなる基板内にソース、チャネル及び
ドレイン領域用に垂直方向にドープされた領域が配設さ
れている。ゲート誘電体及びゲート電極は、基板の表面
にほぼ垂直に延びまたドレイン領域内に達している溝の
表面に配設されている。ドレイン領域は埋込層及びソー
ス、チャネル及びドレイン領域の側方に配設された深部
に達する接続領域とを介して基板の表面に接触可能であ
る。本発明による短チャネルＭＯＳトランジスタではチ
ャネルの長さはチャネル領域の幅によって決定される。
チャネル領域及びソース領域は注入及び／又は拡散によ
り形成される。これらの方法によりチャネル領域の幅ま
た従ってチャネルの長さを５０〜１００ｎｍの範囲内に
容易に形成することができる。
【０００８】パワーＭＯＳトランジスタの場合に基板内
にソース、チャネル及びドレイン領域を垂直に配列する
ことは公知である（例えばウエダ（Ｄ．Ｕｅｄａ）その
他による文献「ＩＥＥＥ」ＥＤ３４、１９８７年、第９
２６〜９３０頁参照）。パワーＭＯＳトランジスタの場
合この配列は、実装密度が高まるにつれトランジスタの
ソースとドレインの間に電圧強度を獲得するために行わ
れる。これはチャネル領域を基板の表面に垂直方向にで
きるだけ大きく選択することによって実現される。この
場合ソース、チャネル及びドレイン領域の垂直な配列は
できるだけチャネルを長くするために行われる。パワー
ＭＯＳトランジスタの場合スイッチング速度をできるだ
け高めることは問題になっていない。
【０００９】特に、基板の表面に配設された相応してド
ープされたポリシリコン構造物とポリシリコン構造物の
下の基板内に配設されたドープされた領域からソース領
域を形成することは本発明の枠内にある。ポリシリコン
構造物の表面はこの実施態様では絶縁構造物で覆われて
いる。こうしてゲート電極がソース領域上に大きく重複
することが減少され、従って空乏層キャパシタンスが低
減される。
【００１０】溝をゲート電極で完全に満たすことによっ
て短チャネルＭＯＳトランジスタは平坦な構造を有す
る。
【００１１】短チャネルＭＯＳトランジスタを形成する
場合、そのチャネル領域及びソース領域を形成するのに
平板なドーパント領域を形成するのに適した処理工程が
採用される。特にチャネル領域は低エネルギー注入によ
り形成される。ソース領域は例えば、基板の表面に施さ
れ相応してドープされた層からの拡散により形成され
る。それには例えばドープされたホウ燐ケイ酸ガラスが
適している。これはソース領域の形成後に除去される。
【００１２】本発明の他の実施態様ではソース領域は、
基板の表面に残留して、ソース領域の一部となる相応し
てドープされたポリシリコン構造物からの拡散により形
成される。
【００１３】チャネル領域及びソース領域の形成には平
坦なベース／エミッタ側面を形成するバイポーラ技術か
ら公知である平坦なドーパント領域を形成するための処
理工程が全て適している。
【００１４】その際チャネル領域及びソース領域を形成
するのにチャネル領域のエピタキシャル析出をＣＶＤ法
又はＭＢＥ法により行うことは本発明の枠内にある。そ
の際エピタキシャル析出はドープせずにか又は低ドープ
で行われる。次にしきい値電圧を注入により調整する。
最後にソース領域をイオン注入により形成する。或はま
たソース領域をドープされたポリシリコンからなる相応
してドープされたソース接続領域からの拡散により形成
する。その際ドープされたポリシリコンはドープ化析出
によってもドープしない析出とそれに続く注入によって
も形成することができる。チャネル領域をＣＶＤ又はＭ
ＢＥ法を使用したドープ化エピタキシー析出により形成
することは有利である。この場合ドープ化エピタキシー
析出を行う際にしきい値電圧を調整する。従ってソース
領域の形成は相応してドープされたポリシリコンからの
拡散によってか或は注入によって行われる。
【００１５】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
【００１６】例えばｐ導電性の単結晶シリコンからなる
基板１１内に例えばｎ+ドープされた埋込層１２を注入
又は拡散により形成する（図１参照）。
【００１７】その上に全面的にｎ導電性のシリコン層１
３をＣＶＤ法、例えばエピタキシーにより析出する。
【００１８】シリコン層１３内に埋込層１２又は基板１
１内にまで達する絶縁領域１４を形成する。絶縁領域１
４はトランジスタの能動領域を環状に囲む。更にこの絶
縁領域はＭＯＳトランジスタを基板内の隣接する能動部
品から分離する。絶縁領域１４は例えば部分酸化（Ｌｏ
ｃｏｓ）又は箱型絶縁により形成される。
【００１９】埋込層１２に対する接続領域１５を形成す
る。接続領域１５は砒素又は燐の注入又は拡散とこれに
続く焼きなまし工程で形成される。
【００２０】ホウ素の注入により約１０18ｃｍ-3のドー
パント濃度に調整されているｐドープ化層１６を形成す
る（図２参照）。注入は約１０ｋｅＶのエネルギーで行
われる。その結果ｐドープ化領域１６の深さは約２００
ｎｍとなる。引続き例えば砒素の注入によりｎ+ドープ
化領域１７をｐドープ化領域１６の上方に形成する。ｎ
+ドープ化領域１７内のドーパント濃度を例えば１０21
ｃｍ-2に調整する。砒素の注入は例えば５０ｋｅＶのエ
ネルギーで行われる。その結果ｎ+ドープ化領域１７の
深さは約１００ｎｍになる。
【００２１】完成したＭＯＳトランジスタ内ではｎ+ド
ープ領域１７はソースの役目を、ｐドープ領域１６はチ
ャネル領域の役目を、またｐドープ領域の下のシリコン
層１３の残留部分はドレイン領域の役目をする。ＭＯＳ
トランジスタ内でチャネルの長さはｐドープ領域１６の
幅に合わせられる。
【００２２】基板１１の表面に対して垂直に溝１８をエ
ッチングする（図３参照）。溝１８を例えばＨＢｒ／Ｎ
Ｆ3／Ｈｅ／Ｏ2の化学組成の反応性イオンエッチング
（ＲＩＥ）によりエッチングする。溝１８はｐドープ領
域１６とｎ+ドープ領域１７を切断し、その下にあるシ
リコン層１３内にまで達している。
【００２３】溝１８の表面にはゲート誘電体１９が施さ
れている（図３参照）。ゲート誘電体１９は例えばＳｉ
Ｏ2からなる。これは例えばＣＶＤ法で析出させるか又
は熱的に成長させたものである。ＣＶＤ法で析出した場
合熱負荷は低度のＤｔ生成物が生じるので僅かである
が、しかし高度の界面密度を伴う。一方熱的に成長させ
たＳｉＯ2は界面密度が高まることは回避する働きをす
るが、しかしＤｔ生成物は高められる。
【００２４】溝１８を完全に満たすゲート電極１１０を
形成する。ゲート電極１１０は例えば全面的にポリシリ
コン層を施し、ドーピングし、構造化することにより形
成される。ゲート電極を例えばｎ+ドープする。ドーピ
ングは例えば砒素の注入、被覆又はそのままで行われ
る。
【００２５】プレーナ化絶縁層１１１を全面的に析出す
る（図４参照）。絶縁層１１１として例えばＢＰＳＧ、
ＴＥＯＳ−ＳｉＯ2、ＳＯＧ又はＬＴＯを使用する。絶
縁層１１１内に接続領域１５、ゲート電極１１０及びｎ
+ドープされた領域１７に対する接触孔を空ける。接触
孔に金属化を施す。それには接触孔を例えばタングステ
ンで満たし、その表面でアルミニウムと接触させる。そ
の結果ドレイン領域Ｄ1、ソース領域Ｓ1及びゲート領域
Ｇ1との接続が行われる。
【００２６】本発明の第２の実施例では例えばｐ導電性
基板２１内に例えばｎ+ドープ化埋込層２２を注入又は
拡散により形成する（図５参照）。その上に全面的に例
えばエピタキシーによりｎ導電性シリコン層２３を施
す。このシリコン層２３内に絶縁領域２４を例えば部分
酸化または箱型絶縁により形成する。
【００２７】砒素又は燐の注入又は拡散により埋込層２
２上にまで達し深部に達する接続領域２５を形成する。
その後の第２の実施例の製造方法は第１の実施例と同様
である。
【００２８】ホウ素を例えば１０ｋｅＶのエネルギー及
び例えば５×１０13ｃｍ-2の線量で注入することにより
ｐドープ化領域２６を形成する。
【００２９】ｎ+ドープ化リシリコン２１２１及びＣＶ
Ｄ−ＳｉＯ2２１２２からなる二重層２１２を全面的に
析出する。二重層２１２を乾式エッチング法で構造化
し、その結果ｐドープ化領域２６を完全に覆うポリシリ
コン構造物が生じる。
【００３０】ｐドープ化領域２６の上方にｎ+ドープ化
ポリシリコン２１２１からの拡散によりｎ+ドープ化領
域２７を形成する（図６参照）。完成したＭＯＳトラン
ジスタ内でｎ+ドープ化領域２７及びｎ+ドープ化ポリシ
リコン２１２１はソース領域として、ｐドープ化領域２
６はチャネル領域としてまたｐドープ化領域２６の下方
に配設されたシリコン層２３の部分はドレイン領域とし
て機能する。
【００３１】乾式エッチング処理で、例えばＨＢｒ／Ｎ
Ｆ3／Ｈｅ／Ｏ2の化学組成の反応性イオンエッチングで
基板２１の表面にほぼ垂直に延びる溝２８をエッチング
する。溝２８は二重層２１２、ｎ+ドープ化領域２７及
びｐドープ化領域２６を切断する。溝２８はシリコン層
２３内にまで達している。
【００３２】第１の実施例の場合のように全面的にＳｉ
Ｏ2からなるゲート誘電体２９を形成する。ゲート誘電
体２９は溝２８の表面を完全に覆っている。最後に溝２
８をゲート電極２１０で満たす。ゲート電極２１０は例
えばｎ+ドープ化ポリシリコンからなり、前述の図３の
場合と同様に形成される。
【００３３】例えばＢＰＳＧ、ＴＥＯＳ−ＳｉＯ2、Ｓ
ＯＧ又はＬＴＯからなるプレーナ化絶縁層２１１の析出
後ＭＯＳトランジスタに接続領域２５、ゲート電極２１
０及びｎ+ドープ化ポリシリコン２１２１に対する接触
孔を空け、この接触孔をドレイン領域Ｄ2、ゲート領域
Ｇ2及びソース領域Ｓ2用金属化物で満たすことによって
完成する（図７参照）。
【００３４】これらの実施例はｎ導電性ＭＯＳ型をベー
スとして記載したものである。本発明をｐ導電性ＭＯＳ
型の形成にも同様に使用することができる。その場合に
は全てのドーパントの導電型は逆になる。
【００３５】本発明による製造方法はバイポーラの工程
に極めて適したものであり、従ってその製造方法は特に
バイポーラ工程のＭＯＳトランジスタの集積に極めて適
している。
【図面の簡単な説明】
【図１】本発明による短チャネルＭＯＳトランジスタの
埋込層、絶縁領域及び深部に達する接続領域を有する基
板の断面図。
【図２】本発明による短チャネルＭＯＳトランジスタの
チャネル領域及びソース領域を形成後の基板の断面図。
【図３】本発明による短チャネルＭＯＳトランジスタの
ドレイン領域内にまで入り込み、ゲート誘電体及びゲー
ト電極を備えている溝を形成した後の基板の断面図。
【図４】本発明による短チャネルＭＯＳトランジスタの
平坦化パッシベーション層を形成し、接触孔を開けかつ
金属化した後の基板の断面図。
【図５】本発明による短チャネルＭＯＳトランジスタの
埋込層、深部に達する接続領域、絶縁領域及びその表面
にドープされたポリシリコン層及び酸化シリコン層から
なる二重層を形成されたチャネル領域を有する基板の断
面図。
【図６】本発明による短チャネルＭＯＳトランジスタの
拡散工程、ドレイン領域内にまで入り込んでいる溝の開
口及びこの溝をゲート誘電体及びゲート電極で満たした
後の基板の断面図。
【図７】本発明による短チャネルＭＯＳトランジスタの
平坦化パッシベーション層を形成後、そこに接触孔を開
口し、金属化物を備えた基板の断面図。
【符号の説明】
１１、２１ 基板 １２、２２ 埋込層、 １３、２３ ドレイン領域 １４、２４ 絶縁領域 １５、２５ 接続領域 １６、２６ チャネル領域 １７、２７ ソース領域 １８、２８ 溝 １９、２９ ゲート誘電体 １１０、２１０ ゲート電極 １１１、２１１ 絶縁層 ２１２ 二重層 ２１２１ ポリシリコン構造物 ２１２２ 絶縁構造物 Ｄ2 ドレイン領域 Ｇ2 ゲート領域 Ｓ2 ソース領域

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板（１１、２１）内にソース
    （１７、２７）、チャネル（１６、２６）及びドレイン
    領域（１３、２３）用に垂直方向にドープされた領域を
    配設し、その際ソース領域（１７、２７）は基板（１
    １、２１）の表面に配設されまた少なくともソース領域
    及びチャネル領域はその側方を絶縁領域（１４、２１）
    により囲まれ、ドレイン領域（１３、２３）の下方に相
    応してドープされている埋込層（１２、２２）が備えら
    れ、その上にソース、チャネル及びドレイン領域の側方
    に深部にまで達する接続領域（１５、２５）が形成さ
    れ、ゲート誘電体（１９、２９）及びゲート電極（１１
    ０、２１０）が、基板（１１、２１）の表面に対してほ
    ぼ垂直に延びかつドレイン領域（１３、２３）内にまで
    達している溝（１８、２８）の表面に配設されているこ
    とを特徴とする短チャネルＭＯＳトランジスタ。
  2. 【請求項２】 チャネル領域（１６、２６）の幅、従っ
    てチャネルの長さが５０ｎｍ以下から２００ｎｍの範囲
    内にあることを特徴とする請求項１記載の短チャネルＭ
    ＯＳトランジスタ。
  3. 【請求項３】 ソース領域（２７）が、基板の表面に配
    設された相応してドープされているポリシリコン構造物
    （２１２１）及びポリシリコン構造物（２１２１）の下
    の基板（２１）内に配設され、ドープされている領域か
    ら構成され、ポリシリコン構造物（２１２１）の表面が
    絶縁構造物（２１２２）で覆われていることを特徴とす
    る請求項１又は２記載の短チャネルＭＯＳトランジス
    タ。
  4. 【請求項４】 溝（１８、２８）がゲート電極（１１
    ０、２１０）によって完全に満たされていることを特徴
    とする請求項１ないし３の１つに記載の短チャネルＭＯ
    Ｓトランジスタ。
  5. 【請求項５】 シリコンからなる基板（１１、２１）内
    にソース（１７、２７）、チャネル（１６、２６）及び
    ドレイン領域（１３、２３）用に垂直方向にドープされ
    た領域を形成し、その際ソース領域（１７、２７）は基
    板（１１、２１）の表面に配設され、少なくともソース
    及びチャネル領域の側方を囲む絶縁領域（１４、２４）
    を形成し、ドレイン領域の下方に相応してドープされて
    いる埋込層（１２、２２）を形成し、ソース、チャネル
    及びドレイン領域の側方にソース及びチャネル領域に対
    する絶縁領域によって切断されかつ埋込層（１２、２
    ２）上に達する、深部にまで達する接続領域（１５、２
    ５）を形成し、基板（１１、２１）の表面に対してほぼ
    垂直に延び、ドレイン領域（１３、２３）内にまで達す
    る溝（１８、２８）を形成し、溝（１８、２８）の表面
    にゲート誘電体（１９、２９）を形成しまたゲート誘電
    体（１９、２９）の表面にゲート電極（１１０、２１
    ０）を形成することを特徴とする短チャネルＭＯＳトラ
    ンジスタの製造方法。
  6. 【請求項６】 ５０ｎｍ以下から２００ｎｍの範囲の幅
    を有するチャネル領域を形成することを特徴とする請求
    項５記載の方法。
  7. 【請求項７】 チャネル領域を５ｋｅＶ〜２５ｋｅＶの
    エネルギーでのホウ素の注入及び引続き９００〜１００
    ０℃の温度での５〜２０秒間の短期急速完全硬化により
    形成することを特徴とする請求項５又は６記載の方法。
  8. 【請求項８】 基板（２１）の表面にソース領域を形成
    するために相応してドープされたポリシリコン層及びＳ
    ｉＯ2 層からなる二重層（２１２）を析出及び構造化
    し、ポリシリコン構造物（２１２１）からの拡散により
    基板（２１）の表面にポリシリコン構造物と共にソース
    領域の役目をするドープされた領域を形成することを特
    徴とする請求項５ないし７の１つに記載の方法。
  9. 【請求項９】 ソース及びチャネル領域の側方を囲む絶
    縁領域（１４、２４）を部分酸化処理でか又は絶縁材で
    満たされた溝を作ることにより形成することを特徴とす
    る請求項５ないし８の１つに記載の方法。
  10. 【請求項１０】 基板内に補助的に少なくとも１つのバ
    イポーラトランジスタを形成することを特徴とする請求
    項５ないし９の１つに記載の方法。
JP6070187A 1993-03-22 1994-03-16 短チャネルｍｏｓトランジスタ及びその製造方法 Withdrawn JPH06326321A (ja)

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