JPH06326522A - アナログ信号処理用集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 アナログ信号処理用集積回路の電源電圧変動
に対する消費電流変化を小さくし、電池寿命を長くする
携帯機器に適したアナログ信号処理用集積回路を提供す
る。 【構成】 一定範囲の電源電圧の変動にかかわらず、ほ
ぼ一定の基準電圧を出力する基準電圧発生回路７と、電
源電圧の大きさに依存するバイアス電圧を出力するバイ
アス電圧発生回路９と、基準電圧又は／及びバイアス電
圧の供給を受けて動作するアナログ信号処理回路４，５
とを有するアナログ信号処理集積回路において、電源電
圧を一方の入力とし基準電圧を他方の入力とし、電源電
圧の大きさが基準電圧に基づいて定める所定の値より大
きい場合にはバイアス制御信号を出力する電源電圧監視
回路８と、バイアス電圧発生回路内９に、バイアス制御
信号に応答してバイアス電圧の大きさを切り替えて出力
する切り替え回路手段Ｐ２，Ｎ３，Ｎ４とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は広い電源電圧範囲に渡っ
て消費電流の変動の少ないアナログ信号処理用集積回路
に関する。

【０００２】

【従来の技術】図８は従来のアナログ信号処理用集積回
路の構成を示すブロック図で、フィルタ内蔵形のＡＤ変
換用集積回路の構成を示したものである。アナログ信号
入力端子３から入力されたアナログ信号はフィルタ４を
介してＡＤ変換器５に入力されディジタル信号に変換さ
れる。変換されたディジタル信号は制御回路６を介して
ディジタル信号出力端子１０に出力される。ＡＤ変換器
５には基準電圧発生回路７からの基準電圧が供給され
る。またフィルタ４とＡＤ変換器５にはバイアス電圧発
生回路９からの所定バイアス電圧が供給される。

【０００３】図９はフィルタ４やＡＤ変換器５中に使用
される代表的なＡ級のＣＭＯＳ演算増幅器の回路図を示
したものである。１は正電源端子、２は負電源端子、９
０１は逆相入力端子、９０２は正相入力端子、９０３は
出力端子、９０４はバイアス電圧入力端子である。この
演算増幅器はフィルタ４やＡＤ変換器５中に数十個の単
位で用いられ、集積回路の消費電流の大半を占めてい
る。

【０００４】図１０は従来のＣＭＯＳによるバイアス電
圧発生回路９の一例を示した回路図である。１ａは正電
源入力端子（Ｖｐ）、２ａは負電源入力端子（Ｖｎ）、
１０１はバイアス電圧出力端子である。なお図中Ｎで示
すトランジスタはＮチャネルトランジスタを、Ｐで示す
トランジスタはＰチャネルトランジスタをそれぞれ表わ
し、以下ＰチャネルＭＯＳトランジスタをＰＭＯＳ，Ｎ
チャネルＭＯＳトランジスタをＮＭＯＳという。

【０００５】図１０に示すバイアス電圧発生回路の出力
１０１はフィルタ４やＡＤ変換器５に使われている図９
に示す演算増幅器のバイアス入力端子９０４に接続され
る。図１０に示すバイアス電圧発生回路の出力電圧は図
から解るように各々のＭＯＳトランジスタのゲート−ド
レイン間が接続されている為各々のＭＯＳトランジスタ
は飽和領域に動作点があり、各々のトランジスタのドレ
イン電流は下記の（１）式で表わされる。

【０００６】 Ｉｄ＝１／２＊β＊Ｗ／Ｌ＊（Ｖｇｓ−Ｖｔ）² …（１） ここで、β＝μ＊Ｃｏ μ：易動度、Ｃｏ：単位面積当たりのゲート容量 Ｗ：ゲート幅、Ｌ：ゲート長 Ｖｇｓ：ゲート−ソース間電圧 今、各トランジスタのβ，Ｖｔ値が等しいとしてＭＯＳ
トランジスタＰ３，Ｎ５，Ｎ６のゲート−ソース間電圧
（＝ソース−ドレイン間電圧）をＶgs1 ，Ｖgs2 ，Ｖgs
3 とすれば、次の（２）式が成立する。

【０００７】

【数１】

【０００８】ここで上記（２）式を満足するＶgs3 の値
がバイアス電圧出力となる。これは、電源電圧が大きく
なるとバイアス電圧が大きくなり、電源電圧が小さくな
るとバイアス電圧も小さくなることを意味する。

【０００９】演算増幅器の消費電流は図９のＮＭＯＳト
ランジスタＮ７，Ｎ８のゲート幅Ｗとチャネル長Ｌの比
Ｗ／Ｌの値とバイアス回路から入力されるバイアス電圧
の大きさで定まる。トランジスタＮ７，Ｎ８も飽和領域
となるようにバイアス設定されるのでそのドレイン電流
は上述した式（１）で表わされ、バイアス電圧変動の二
乗に比例して変化する。

【００１０】

【発明が解決しようとする課題】以上述べたように従来
のアナログ信号処理用集積回路では使用電源電圧が高く
なると演算増幅器のバイアス電圧が大きくなり演算増幅
器の消費電流も大きくなり、電源電圧が低くなると演算
増幅器のバイアス電圧が小さくなり演算増幅器の消費電
流も小さくなる。演算増幅器の消費電流はその演算増幅
器で加算等の信号処理を行う信号の周波数により、周波
数が高ければ演算増幅器の電流値も大きく周波数が低け
れば演算増幅器の電流値も小さく設定される。

【００１１】携帯用機器においてはその電源として電池
が使用される。この電池の発生電圧は使用初期と終期と
ではその電圧値が大きく変化する。この電池による電圧
をそのまま従来のアナログ信号処理用集積回路の電源電
圧として使用すると、使用初期において必要以上の電源
電流が流れて電池の寿命を短くしてしまう。これを避け
るために電池出力に電圧を安定化するためのレギュレー
タを入れるのが一般的であるが、レギュレータの使用は
小型化を指向する携帯機器では小型化の妨げになるとい
う問題がある。

【００１２】本発明は上述した問題点を解消する為にな
されたものでアナログ信号処理用集積回路の電源電圧変
動に対する消費電流変化を小さくし、電池寿命を長くす
る携帯機器に適したアナログ信号処理用集積回路を提供
することを目的とする。

【００１３】

【課題を解決するための手段】本発明は、一定範囲の電
源電圧の変動にかかわらず、ほぼ一定の基準電圧を出力
する基準電圧発生回路と、前記電源電圧の大きさに依存
するバイアス電圧を出力するバイアス電圧発生回路と、
前記基準電圧又は／及びバイアス電圧の供給を受けて動
作するアナログ信号処理回路とを有するアナログ信号処
理用集積回路において、前記電源電圧を一方の入力とし
前記基準電圧を他方の入力とし、前記電源電圧の大きさ
が前記基準電圧に基づいて定める所定の値より大きい場
合にはバイアス制御信号を出力する電源電圧監視回路
と、前記バイアス電圧発生回路内に、前記バイアス制御
信号に応答して前記バイアス電圧の大きさを切り替えて
出力する切り替え回路手段とを設けたものである。

【００１４】

【作用】本発明では電源電圧監視回路により電源電圧の
大きさを監視しており、電源電圧の大きさが所定の電圧
よりも大きい範囲にある場合にはこの電源電圧監視回路
から制御信号が出力される。バイアス電圧発生回路はこ
の制御信号を受けバイアス電圧の大きさを変更させる切
り替え回路を内蔵している。したがって電源電圧が所定
の値よりも大きいとバイアス電圧が変更され通常のバイ
アス電圧よりも低い電圧が出力される。このため余分な
電流消費がなくなり消費電流の増加が抑制される。

【００１５】

【実施例】図１は本発明の一実施例に係るアナログ信号
処理用集積回路の構成図を示したものである。図１では
フィルタ内蔵形ＡＤ変換器が実施例として示されてい
る。なお図中に示す符号は従来の回路構成と同一部分に
は同一符号を付しその詳細説明は省略する。

【００１６】本発明では電源電圧監視回路８を設けその
制御信号８ｃによって制御されるバイアス電圧発生回路
９を設けた点が従来と異なっている。なお基準電圧発生
回路７の出力は電源電圧監視回路８の第２の入力端子８
ａに接続されると共にＡＤ変換器５の基準電圧入力端子
５ａに接続される。電源電圧監視回路８の第１の入力端
子８ｂには正電源電圧端子１が接続される。電源電圧監
視回路８の出力端子８ｃはバイアス電圧発生回路９の制
御入力端子９ａに接続される。バイアス電圧発生回路９
の出力端子９ｂはフィルタ４、ＡＤ変換器５に使用され
る演算増幅器のバイアス電圧入力端子へ接続される。

【００１７】図２は図１に示す基準電圧発生回路の一例
を示した回路図である。２０１は基準電圧出力端子であ
り、バイポーラ・トランジスタＱ１，Ｑ２、抵抗器Ｒ
１，Ｒ２，Ｒ３、バイアス回路内蔵形演算増幅器Ａ１に
より構成されたいわゆるＮＰＮトランジスタのバンドギ
ャップ電圧を利用した基準電圧発生回路と、抵抗器Ｒ
４，Ｒ５、バイアス回路内蔵形演算増幅器Ａ２で構成さ
れる電圧調整回路とで構成されており電源電圧が変化し
ても出力電圧変化が小さい。

【００１８】図３は図１の電源電圧監視回路８の一例を
示す回路図で、３０１が出力端子であり第一の入力端子
３０２に接続された第一の電圧分割器３０３、第二の入
力端子３０４に接続された第二の電圧分割器３０５、コ
ンパレータ３０６とで構成される。電圧分割器の一例と
して抵抗器による電圧分割器が示されている。第一の電
圧分割器３０３の出力３０７はコンパータ３０６の逆相
入力端子に接続され、第二の電圧分割器３０５の出力端
子３０８はコンパレータ３０６の正相入力端子にそれぞ
れ接続される。コンパレータの正相入力端子の電圧に対
し逆相入力端子の電圧が低いときコンパレータ３０６の
出力は略正電源電圧を出力し、正相入力端子の電圧に対
して逆相入力端子の電圧が高いときコンパレータ３０６
の出力は略負電源電圧を出力する。

【００１９】図４はコンパレータの回路図を示したもの
である。４０１が逆相入力端子、４０２が正相入力端
子、４０３が出力端子をそれぞれ表わす。ここで図３に
示す電源電圧監視回路の第一の入力端子３０２へは正電
源電圧を与え、第二の入力端子３０４へは基準電圧発生
回路の出力電圧を与える。

【００２０】図５は図１に示すバイアス電圧発生回路９
の具体的な回路構成の一例で５０１は制御入力端子、５
０２はバイアス電圧出力端子でありＰＭＯＳトランジス
タＰ１のソース端子は正電源に接続されゲートとドレイ
ンとは共通に接続されてＮＭＯＳトランジスタＮ１のド
レインとゲートとに接続される。トランジスタＮ１のソ
ースはＮＭＯＳ−Ｎ２のドレイン、ゲート、ＮＭＯＳ−
Ｎ３のドレイン、ＰＭＯＳ−Ｐ２のソースにそれぞれ接
続される。トランジスタＮ３のゲートはトランジスタＰ
２のドレイン、ＮＭＯＳ−Ｎ４のドレインに接続され
る。トランジスタＰ２，Ｎ４のゲートは共通に接続され
制御入力端子５０１に接続される。トランジスタＮ２，
Ｎ３，Ｎ４のソースは負電源端子に接続される。

【００２１】制御入力端子５０１には電源電圧監視回路
８からの出力が入力され、この制御入力端子５０１の電
圧が略負電源電圧の時トランジスタＰ２はＯＮ状態、ト
ランジスタＮ４はＯＦＦ状態となり、トランジスタＮ３
はＮ２と並列に接続された状態となって、第一のバイア
ス電圧を出力する。制御入力端子５０１の電圧が略正電
源電圧の時トランジスタＰ２はＯＦＦし、トランジスタ
Ｎ４はＯＮ状態となるためトランジスタＮ３はＯＦＦと
なり、第二のバイアス電圧が出力される。

【００２２】今、電源電圧が同一条件とすれば第一のバ
イアス電圧は第二のバイアス電圧よりも小さい値とな
る。このように構成されたアナログ信号処理用集積回路
において動作の説明のため負電源電圧が０Ｖ、正電源電
圧の範囲が３．６Ｖから２．７Ｖまで変化するものと
し、図３に示す電源電圧監視回路の電圧分割比の一例を
示す。第一の電圧分割器３０３の分割比を１／２とし第
二の電圧分割器３０５の分割比を電源電圧監視回路のコ
ンパレータの正相入力端子電圧が１．５Ｖになるように
する。例えば基準電圧出力が２Ｖとすれば第二の電圧分
割器３０５の分割比は３／４となる。

【００２３】このように設定された電圧監視回路は電源
電圧が３Ｖより大きいとき電源電圧監視回路は“０”
（略負電源電圧）を出力し、これを制御入力とするバイ
アス回路は第１のバイアス電圧を出力する。電源電圧が
３Ｖより小さいとき電源電圧監視回路は“１”（略正電
源電圧）を出力し、これを制御入力とするバイアス回路
は第二のバイアス電圧を出力する。この第一のバイアス
電圧値、第２のバイアス電圧値は電源電圧変動時におい
ても演算増幅器に必要とされる消費電流の値の最小値を
満足するように前記バイアス回路の各トランジスタのＷ
／Ｌの値を決定する。

【００２４】図６は電源電圧対消費電流変化の状態を示
した特性図である。図中に点線で延ばした部分はバイア
スを切り替えない場合の消費電流の様子を示している。
次に、電源電圧監視回路の他の構成例を説明する。

【００２５】上述した実施例では監視回路の比較電圧を
１．５Ｖの１点として説明したが、短時間における微小
な電源電圧変動による電源電圧監視回路出力のバタつき
（バイアス電圧のバタつき）を防止するため電源電圧監
視回路のコンパレータにヒステリシス幅を持たせること
もできる。図７はこのようなヒステリシス特性を有する
電源電圧監視回路の構成例を示した回路図である。７０
１が第一の入力端子、７０２が第二の入力端子、７０３
が出力端子である。第一の入力端子７０１に接続された
第一の電圧分割器７０４、第二の入力端子７０２に接続
され２つの分割出力Ｖａ，Ｖｂ（Ｖａ＞Ｖｂ）を持つ第
二の電圧分割器７０５の２つの出力のいずれかを選択出
力するＭＯＳトランジスタで構成されるスイッチ７０
７、第一の電圧分割器７０４の出力を逆相入力に、前記
スイッチ７０７の出力を正相入力に接続したコンパレー
タ７０６で構成される。ここでスイッチ７０７はコンパ
レータ出力７０３が“０”のときＶｂを選択し、コンパ
レータ出力が“１”の時Ｖａを選択するように構成され
る。

【００２６】このように構成した図７に示す電源電圧監
視回路において動作を説明するため負電源電圧が０Ｖ、
正電源電圧範囲が３．６Ｖから２．７Ｖまで変化するも
のとして第一の電圧分割器７０４の分割比を１／２と
し、第二の電圧分割器７０５の分割比をＶａが１．６
Ｖ、Ｖｂが１．５Ｖとなるよう設定する。このようにす
ることにより電源電圧が３Ｖより大きい時にはコンパレ
ータ７０６の出力７０３は“０”となりスイッチ７０７
はＶｂを選択する。電源電圧が３Ｖより小さくなるとコ
ンパレータ７０６の出力７０７は“１”となってスイッ
チ７０７はＶａを選択する。コンパレータ７０６の比較
電圧がＶｂからＶａに替わることにより電源電圧が３．
２Ｖより大きい電圧にならない限りコンパレータ７０６
は状態を替えない。つまり図７の電源電圧監視回路が電
源電圧の低下を検出した後に電源電圧が０．２Ｖより小
さい範囲で高い方に変動しても監視出力は状態を替え
ず、この監視出力で制御されるバイアス電圧も切り替え
られない。

【００２７】以上の説明においては電源電圧の監視電圧
が１つの場合について説明したが、監視回路を複数設け
この複数の監視回路の制御出力により複数設けた図５に
示すようなトランジスタＮ３に相当するＮＭＯＳトラン
ジスタを制御してバイアス電圧を細かく制御することも
できる。

【００２８】

【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明に係るアナログ信号処理用集積回路では電
源電圧監視回路を設けこの電源電圧監視回路の出力によ
りバイアス電圧を切り替えられるようにしているため電
源電圧の広い範囲に渡って消費電流の変化を小さくする
ようにすることができる。さらに、電源電圧監視回路に
ヒステリシス幅を持たせるようにすれば短時間における
電源電圧変動に対してもバイアス電圧の切り替えが実行
されず、安定した消費電流のアナログ信号処理用集積回
路を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るアナログ信号処理用集
積回路の構成ブロック図

【図２】本発明に用いられる基準電圧発生回路のブロッ
ク構成図

【図３】本発明に用いられる電源電圧監視回路の構成を
示すブロック回路図

【図４】本発明に用いられるコンパレータの回路図

【図５】本発明に用いられるバイアス電圧発生回路の回
路図

【図６】本発明の動作を説明した電源電圧と消費電流と
の関係を示す特性図

【図７】本発明の他の実施例に用いられる電源電圧監視
回路の構成を示すブロック図

【図８】従来のアナログ信号処理用集積回路の一例を示
すブロック図

【図９】従来の演算増幅器の構成を示す回路図

【図１０】従来のバイアス電圧発生回路の構成を示す回
路図

【符号の説明】

１ 正電源端子 ２ 負電源端子 ３ アナログ信号入力 ４ フィルタ ５ ＡＤ変換器 ６ 制御回路 ７ 基準電圧発生回路 ８ 電源電圧監視回路 ９ バイアス電圧発生回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一定範囲の電源電圧の変動にかかわら
   ず、ほぼ一定の基準電圧を出力する基準電圧発生回路
   と、前記電源電圧の大きさに依存するバイアス電圧を出
   力するバイアス電圧発生回路と、前記基準電圧又は／及
   びバイアス電圧の供給を受けて動作するアナログ信号処
   理回路とを有するアナログ信号処理用集積回路におい
   て、 前記電源電圧を一方の入力とし前記基準電圧を他方の入
   力とし、前記電源電圧の大きさが前記基準電圧に基づい
   て定める所定の値より大きい場合にはバイアス制御信号
   を出力する電源電圧監視回路と、 前記バイアス電圧発生回路内に、前記バイアス制御信号
   に応答して前記バイアス電圧の大きさを切り替えて出力
   する切り替え回路手段とを設けた事を特徴とするアナロ
   グ信号処理用集積回路。
2. 【請求項２】 前記電源電圧監視回路は、第１の電圧分
   割回路、第２の電圧分割回路及び比較回路で構成され、
   前記第１の分割回路で前記電源電圧を、前記第２の電圧
   分割回路で前記基準電圧をそれぞれ分割して前記比較回
   路のそれぞれの入力端子に入力し、出力端子より前記バ
   イアス制御電圧を取り出す事を特徴とする請求項１記載
   のアナログ信号処理用集積回路。
3. 【請求項３】 前記切り替え回路手段は、前記バイアス
   電圧発生回路を構成するＭＯＳトランジスタの並列接続
   の切り替えによって行う事を特徴とする請求項１記載の
   アナログ信号処理用集積回路。