JPH06326524A - 電圧−電流変換器 - Google Patents
電圧−電流変換器Info
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- JPH06326524A JPH06326524A JP6075924A JP7592494A JPH06326524A JP H06326524 A JPH06326524 A JP H06326524A JP 6075924 A JP6075924 A JP 6075924A JP 7592494 A JP7592494 A JP 7592494A JP H06326524 A JPH06326524 A JP H06326524A
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- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000006243 chemical reaction Methods 0.000 description 22
- 230000000694 effects Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000014509 gene expression Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
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Abstract
(57)【要約】 （修正有）
【目的】 直線伝送で低オフセットの平衡化した電圧−
電流変換器を提供する。 【構成】 平衡化した電圧−電流変換器は２つのセル24
Ａ；24Ｂを有し、各セルはダイオード接続の第１トラン
ジスタ（Ｔｒ．）Ｔ1A；Ｔ1Bを経て第１電流源４Ａ；４
Ｂに且つ第３Ｔｒ．Ｔ3A；Ｔ3Bの主電流路を経て出力端
子18Ａ；18Ｂに接続された第１入力端子６Ａ；６Ｂと、
第２Ｔｒ．Ｔ2A；Ｔ2Bの主電流路を経て第２電流源14
Ａ；14Ｂに結合された第２入力端子10Ａ；10Ｂとを有
し、第３Ｔｒ．の制御電極は第２電流源と第２Ｔｒ．と
の間のノード８Ａ；８Ｂに接続され、一方のセルの第１
入力端子が他方のセルの第２入力端子に、他方のセルの
第１入力端子が一方のセルの第２入力端子にそれぞれ接
続されている。第３Ｔｒ．を流れる零入力電流は、第３
Ｔｒ．の制御電極及び第１主電極間の電圧差を第３Ｔ
ｒ．を流れる電流を表わす基準電圧44Ａ；44Ｂと比較す
る差動増幅器40Ａ；40Ｂにより制御され、当該差動増幅
器の出力信号は加算器50で加算され第２電流源の制御入
力端子54Ａ；54Ｂに供給される。
電流変換器を提供する。 【構成】 平衡化した電圧−電流変換器は２つのセル24
Ａ；24Ｂを有し、各セルはダイオード接続の第１トラン
ジスタ（Ｔｒ．）Ｔ1A；Ｔ1Bを経て第１電流源４Ａ；４
Ｂに且つ第３Ｔｒ．Ｔ3A；Ｔ3Bの主電流路を経て出力端
子18Ａ；18Ｂに接続された第１入力端子６Ａ；６Ｂと、
第２Ｔｒ．Ｔ2A；Ｔ2Bの主電流路を経て第２電流源14
Ａ；14Ｂに結合された第２入力端子10Ａ；10Ｂとを有
し、第３Ｔｒ．の制御電極は第２電流源と第２Ｔｒ．と
の間のノード８Ａ；８Ｂに接続され、一方のセルの第１
入力端子が他方のセルの第２入力端子に、他方のセルの
第１入力端子が一方のセルの第２入力端子にそれぞれ接
続されている。第３Ｔｒ．を流れる零入力電流は、第３
Ｔｒ．の制御電極及び第１主電極間の電圧差を第３Ｔ
ｒ．を流れる電流を表わす基準電圧44Ａ；44Ｂと比較す
る差動増幅器40Ａ；40Ｂにより制御され、当該差動増幅
器の出力信号は加算器50で加算され第２電流源の制御入
力端子54Ａ；54Ｂに供給される。
Description
【０００１】
【産業上の利用分野】本発明は第１セルを有する電圧−
電流変換器であって、第１セルが第１入力端子と、第２
入力端子と、出力端子と、第１電流源と、第１トランジ
スタと、第２電流源と、第１導電型の第２トランジスタ
と、第１導電型の第３トランジスタＴ３Ａとを具え、前
記の第１トランジスタは第１主電極と、第２主電極と、
制御電極と、この第１トランジスタの第１及び第２主電
極により規定され且つ第１ノードで前記の第１電流源に
結合されこの第１電流源により供給すべき第１電流を通
す第１主電流路と、第１トランジスタの第１主電極及び
制御電極により規定され前記の第１ノード及び前記の第
１入力端子間に順方向に接続された接合とを有してお
り、前記の第２トランジスタは前記の第２入力端子に接
続された第１主電極と、前記の第１ノードに接続された
制御電極と、第２ノードで前記の第２電流源に接続され
た第２主電極とを有しており、前記の第３トランジスタ
は前記の第１入力端子に接続された第１主電極と、前記
の第２ノードに接続された制御電極と、前記の出力端子
に接続された第２主電極とを有している電圧−電流変換
器に関するものである。
電流変換器であって、第１セルが第１入力端子と、第２
入力端子と、出力端子と、第１電流源と、第１トランジ
スタと、第２電流源と、第１導電型の第２トランジスタ
と、第１導電型の第３トランジスタＴ３Ａとを具え、前
記の第１トランジスタは第１主電極と、第２主電極と、
制御電極と、この第１トランジスタの第１及び第２主電
極により規定され且つ第１ノードで前記の第１電流源に
結合されこの第１電流源により供給すべき第１電流を通
す第１主電流路と、第１トランジスタの第１主電極及び
制御電極により規定され前記の第１ノード及び前記の第
１入力端子間に順方向に接続された接合とを有してお
り、前記の第２トランジスタは前記の第２入力端子に接
続された第１主電極と、前記の第１ノードに接続された
制御電極と、第２ノードで前記の第２電流源に接続され
た第２主電極とを有しており、前記の第３トランジスタ
は前記の第１入力端子に接続された第１主電極と、前記
の第２ノードに接続された制御電極と、前記の出力端子
に接続された第２主電極とを有している電圧−電流変換
器に関するものである。
【０００２】
【従来の技術】このような電圧−電流変換器は米国特許
第４，５７４，２３３号明細書から既知である。入力電
圧源を変換抵抗を経て第１入力端子に接続すると、第１
入力端子から第３トランジスタを経て出力端子に入力電
流を生ぜしめる。第２入力端子は基準電圧源として作用
する第１電源端子に接続されている。入力電流は、入力
電圧源の電圧が基準電圧源の基準電圧よりも小さくなる
と直ちに流れ始める。この既知の変換器では入力端子か
ら出力端子への伝送がほぼ直線性となるが、この変換器
は一方向の入力電流に対してのみ動作するものである。
この問題は既知の変換器を第１セル及び第２セルとして
二重に構成し、一方のセルの第２入力端子を他方のセル
の第１入力端子に接続することにより解決しうる。しか
し、このようにすると、２つのセルの各々における第３
トランジスタの零入力電流の設定に関する問題を生じ
る。製造誤差の為に零入力電流が一定にならないばかり
か、一方のセルの第３トランジスタの零入力電流が他方
のセルの変換抵抗をも流れたり、他方のセルの第３トラ
ンジスタの零入力電流が一方のセルの変換抵抗をも流れ
たりする。これによる不所望な影響は、一方のセルの基
準電圧が他方のセルの第３トランジスタの零入力電流に
依存するということである。更に、小さな入力電圧を正
確に処理する場合、変換抵抗の両端間のオフセット電圧
を小さくする為に第３トランジスタを流れる零入力電流
を小さくする必要がある。
第４，５７４，２３３号明細書から既知である。入力電
圧源を変換抵抗を経て第１入力端子に接続すると、第１
入力端子から第３トランジスタを経て出力端子に入力電
流を生ぜしめる。第２入力端子は基準電圧源として作用
する第１電源端子に接続されている。入力電流は、入力
電圧源の電圧が基準電圧源の基準電圧よりも小さくなる
と直ちに流れ始める。この既知の変換器では入力端子か
ら出力端子への伝送がほぼ直線性となるが、この変換器
は一方向の入力電流に対してのみ動作するものである。
この問題は既知の変換器を第１セル及び第２セルとして
二重に構成し、一方のセルの第２入力端子を他方のセル
の第１入力端子に接続することにより解決しうる。しか
し、このようにすると、２つのセルの各々における第３
トランジスタの零入力電流の設定に関する問題を生じ
る。製造誤差の為に零入力電流が一定にならないばかり
か、一方のセルの第３トランジスタの零入力電流が他方
のセルの変換抵抗をも流れたり、他方のセルの第３トラ
ンジスタの零入力電流が一方のセルの変換抵抗をも流れ
たりする。これによる不所望な影響は、一方のセルの基
準電圧が他方のセルの第３トランジスタの零入力電流に
依存するということである。更に、小さな入力電圧を正
確に処理する場合、変換抵抗の両端間のオフセット電圧
を小さくする為に第３トランジスタを流れる零入力電流
を小さくする必要がある。
【０００３】
【発明が解決しようとする課題】本発明の目的は、直線
伝送で低オフセットの平衡化された電圧−電流変換器を
提供することにある。
伝送で低オフセットの平衡化された電圧−電流変換器を
提供することにある。
【０００４】
【課題を解決するための手段】本発明は、本発明は第１
セルを有する電圧−電流変換器であって、第１セルが第
１入力端子と、第２入力端子と、出力端子と、第１電流
源と、第１トランジスタと、第２電流源と、第１導電型
の第２トランジスタと、第１導電型の第３トランジスタ
Ｔ３Ａとを具え、前記の第１トランジスタは第１主電極
と、第２主電極と、制御電極と、この第１トランジスタ
の第１及び第２主電極により規定され且つ第１ノードで
前記の第１電流源に結合されこの第１電流源により供給
すべき第１電流を通す第１主電流路と、第１トランジス
タの第１主電極及び制御電極により規定され前記の第１
ノード及び前記の第１入力端子間に順方向に接続された
接合とを有しており、前記の第２トランジスタは前記の
第２入力端子に接続された第１主電極と、前記の第１ノ
ードに接続された制御電極と、第２ノードで前記の第２
電流源に接続された第２主電極とを有しており、前記の
第３トランジスタは前記の第１入力端子に接続された第
１主電極と、前記の第２ノードに接続された制御電極
と、前記の出力端子に接続された第２主電極とを有して
いる電圧−電流変換器において、前記の第２電流源は制
御入力端子を有する可制御電流源であり、前記の第１セ
ルは更に差動増幅器を具え、この差動増幅器は出力端子
と入力端子とを有し、これら入力端子は前記の第３トラ
ンジスタの制御電極及び第１主電極間の電圧差と前記の
第３トランジスタを流れる電流の目安である基準電圧と
を比較するように配置されており、電圧−電流変換器は
更に第１共通入力端子と、第２共通入力端子と、前記の
第１セルと同じである第２セルと、加算器と、第１及び
第２セルに対する基準電圧を供給する基準電圧源とを具
え、第１セルの第１入力端子及び第２セルの第２入力端
子とが第１共通入力端子で相互接続され、第１セルの第
２入力端子及び第２セルの第１入力端子が第２共通入力
端子で相互接続され、前記の加算器は第１及び第２セル
のそれぞれの差動増幅器の出力端子に結合された入力端
子と、第１及び第２セルの第２電流源のそれぞれの制御
入力端子に結合されこれら制御入力端子に制御信号を供
給する出力端子とを有していることを特徴とする。
セルを有する電圧−電流変換器であって、第１セルが第
１入力端子と、第２入力端子と、出力端子と、第１電流
源と、第１トランジスタと、第２電流源と、第１導電型
の第２トランジスタと、第１導電型の第３トランジスタ
Ｔ３Ａとを具え、前記の第１トランジスタは第１主電極
と、第２主電極と、制御電極と、この第１トランジスタ
の第１及び第２主電極により規定され且つ第１ノードで
前記の第１電流源に結合されこの第１電流源により供給
すべき第１電流を通す第１主電流路と、第１トランジス
タの第１主電極及び制御電極により規定され前記の第１
ノード及び前記の第１入力端子間に順方向に接続された
接合とを有しており、前記の第２トランジスタは前記の
第２入力端子に接続された第１主電極と、前記の第１ノ
ードに接続された制御電極と、第２ノードで前記の第２
電流源に接続された第２主電極とを有しており、前記の
第３トランジスタは前記の第１入力端子に接続された第
１主電極と、前記の第２ノードに接続された制御電極
と、前記の出力端子に接続された第２主電極とを有して
いる電圧−電流変換器において、前記の第２電流源は制
御入力端子を有する可制御電流源であり、前記の第１セ
ルは更に差動増幅器を具え、この差動増幅器は出力端子
と入力端子とを有し、これら入力端子は前記の第３トラ
ンジスタの制御電極及び第１主電極間の電圧差と前記の
第３トランジスタを流れる電流の目安である基準電圧と
を比較するように配置されており、電圧−電流変換器は
更に第１共通入力端子と、第２共通入力端子と、前記の
第１セルと同じである第２セルと、加算器と、第１及び
第２セルに対する基準電圧を供給する基準電圧源とを具
え、第１セルの第１入力端子及び第２セルの第２入力端
子とが第１共通入力端子で相互接続され、第１セルの第
２入力端子及び第２セルの第１入力端子が第２共通入力
端子で相互接続され、前記の加算器は第１及び第２セル
のそれぞれの差動増幅器の出力端子に結合された入力端
子と、第１及び第２セルの第２電流源のそれぞれの制御
入力端子に結合されこれら制御入力端子に制御信号を供
給する出力端子とを有していることを特徴とする。
【０００５】セルの各々は、第３トランジスタの制御電
極及び第１主電極間の電圧を、第３トランジスタを流れ
る電流の目安である基準電圧と比較する差動増幅器を有
する。差動増幅器の出力端子は加算器を経て可制御第２
電流源の制御入力端子に信号を供給し、これにより第２
電流源の電流を変化させる。この電流変化により第２ノ
ードに、従って第３トランジスタの制御電極に電圧変化
を生ぜしめ、これによりこのトランジスタを流れる電流
を制御する。加算器の出力端子は双方のセルの可制御電
流源の制御入力端子に接続する。これにより２つの零入
力電流の一方が最小値よりも減少した場合に双方の第３
トランジスタを流れる零入力電流を制御するという効果
が得られる。
極及び第１主電極間の電圧を、第３トランジスタを流れ
る電流の目安である基準電圧と比較する差動増幅器を有
する。差動増幅器の出力端子は加算器を経て可制御第２
電流源の制御入力端子に信号を供給し、これにより第２
電流源の電流を変化させる。この電流変化により第２ノ
ードに、従って第３トランジスタの制御電極に電圧変化
を生ぜしめ、これによりこのトランジスタを流れる電流
を制御する。加算器の出力端子は双方のセルの可制御電
流源の制御入力端子に接続する。これにより２つの零入
力電流の一方が最小値よりも減少した場合に双方の第３
トランジスタを流れる零入力電流を制御するという効果
が得られる。
【０００６】他の型のセルを有する平衡化された電圧−
電流変換器は米国特許第４，１００，４３３号から既知
であることに注意すべきである。この既知の変換器にお
けるセルは第３トランジスタを有していない。
電流変換器は米国特許第４，１００，４３３号から既知
であることに注意すべきである。この既知の変換器にお
けるセルは第３トランジスタを有していない。
【０００７】本発明による電圧−電流変換器の第１の例
では、基準電圧源が第３電流源と、第３ノードと、第４
ノードと、この第４ノード及び第１セルの第３トランジ
スタの第１主電極間に接続された第１抵抗と、前記の第
４ノード及び第２セルの第３トランジスタの第１主電極
間に接続された第２抵抗と、第４トランジスタの制御電
極及び第１主電極を以って構成された接合とを具え、前
記の接合は前記の第３ノード及び前記の第４ノード間に
接続され、前記の第１及び第２セルの各々が第３トラン
ジスタの制御電極に接続された差動増幅器の入力端子の
一方と、前記の第３ノードに接続された他方の入力端子
とを有しているようにする。
では、基準電圧源が第３電流源と、第３ノードと、第４
ノードと、この第４ノード及び第１セルの第３トランジ
スタの第１主電極間に接続された第１抵抗と、前記の第
４ノード及び第２セルの第３トランジスタの第１主電極
間に接続された第２抵抗と、第４トランジスタの制御電
極及び第１主電極を以って構成された接合とを具え、前
記の接合は前記の第３ノード及び前記の第４ノード間に
接続され、前記の第１及び第２セルの各々が第３トラン
ジスタの制御電極に接続された差動増幅器の入力端子の
一方と、前記の第３ノードに接続された他方の入力端子
とを有しているようにする。
【０００８】第４トランジスタの接合電圧は基準電圧と
して機能し、その大きさは第３電流源の電流に依存す
る。第１抵抗及び第２抵抗間の第４ノードは浮動基準と
して作用し、その電圧が第１セル及び第２セルにおける
第３トランジスタの第１主電極における電圧の平均とな
る。第３電流源の電流は第１及び第２抵抗を経て第１及
び第２共通入力端子に流れる。第１及び第２抵抗の両端
間の電圧降下はそれぞれの第３トランジスタを流れる電
流の目安でない誤差電圧を導入する。この誤差電圧は第
１及び第２抵抗に対する値を小さく選択することにより
減少せしめうるが、第１及び第２抵抗が第１及び第２共
通入力端子へ分路する効果によりこれらの抵抗の下限値
に制限を課する。この場合、入力電流は第３トランジス
タを流れるのではなく第１及び第２抵抗を経て部分的に
流れ、その結果電圧−電流変換の精度が減少する。しか
し、分路効果を減少せしめうる。この目的の為に、本発
明による電圧−電流変換器の第２の例では、第４トラン
ジスタが第１導電型とは反対の第２導電型であり、第４
トランジスタの制御電極、第１主電極及び第２主電極が
第４ノード、第３ノード及び第１電源端子にそれぞれ接
続されているようにする。
して機能し、その大きさは第３電流源の電流に依存す
る。第１抵抗及び第２抵抗間の第４ノードは浮動基準と
して作用し、その電圧が第１セル及び第２セルにおける
第３トランジスタの第１主電極における電圧の平均とな
る。第３電流源の電流は第１及び第２抵抗を経て第１及
び第２共通入力端子に流れる。第１及び第２抵抗の両端
間の電圧降下はそれぞれの第３トランジスタを流れる電
流の目安でない誤差電圧を導入する。この誤差電圧は第
１及び第２抵抗に対する値を小さく選択することにより
減少せしめうるが、第１及び第２抵抗が第１及び第２共
通入力端子へ分路する効果によりこれらの抵抗の下限値
に制限を課する。この場合、入力電流は第３トランジス
タを流れるのではなく第１及び第２抵抗を経て部分的に
流れ、その結果電圧−電流変換の精度が減少する。しか
し、分路効果を減少せしめうる。この目的の為に、本発
明による電圧−電流変換器の第２の例では、第４トラン
ジスタが第１導電型とは反対の第２導電型であり、第４
トランジスタの制御電極、第１主電極及び第２主電極が
第４ノード、第３ノード及び第１電源端子にそれぞれ接
続されているようにする。
【０００９】この場合、第４トランジスタは電圧ホロワ
として配置され、第３電流源の電流が第１電源端子に殆
ど完全に引かれる。第１及び第２抵抗間の第４ノードは
殆どわずかしか負荷状態とならない為、第１及び第２抵
抗は可成り大きな値を有することができ、従って分路効
果が減少する。
として配置され、第３電流源の電流が第１電源端子に殆
ど完全に引かれる。第１及び第２抵抗間の第４ノードは
殆どわずかしか負荷状態とならない為、第１及び第２抵
抗は可成り大きな値を有することができ、従って分路効
果が減少する。
【００１０】電圧−電流変換器は個別の素子を以って構
成しうるが、半導体本体又はチップに集積化した構成を
用いるのがしばしば好ましい。この最後の場合には、可
能な時はいつでも抵抗を回避するのが望ましい。この目
的の為に、本発明による電圧−電流変換器の第３の例で
は、基準電圧源が第３電流源と、第３ノードと、この第
３ノードに接続された第１主電極、第１セルの第３トラ
ンジスタの第１主電極に接続された制御電極及び第１電
源端子に結合された第２主電極を有し、第１導電型とは
反対の第２導電型の第５トランジスタと、前記の第３ノ
ードに接続された第１主電極、第２セルの第３トランジ
スタの第１主電極に接続された制御電極及び第１電源端
子に結合された第２主電極を有する第２導電型の第６ト
ランジスタとを具え、第１及び第２セルの各々が第３ト
ランジスタの制御電極に接続された差動増幅器の入力端
子の一方と、第３ノードに接続された他方の入力端子と
を有しているようにする。
成しうるが、半導体本体又はチップに集積化した構成を
用いるのがしばしば好ましい。この最後の場合には、可
能な時はいつでも抵抗を回避するのが望ましい。この目
的の為に、本発明による電圧−電流変換器の第３の例で
は、基準電圧源が第３電流源と、第３ノードと、この第
３ノードに接続された第１主電極、第１セルの第３トラ
ンジスタの第１主電極に接続された制御電極及び第１電
源端子に結合された第２主電極を有し、第１導電型とは
反対の第２導電型の第５トランジスタと、前記の第３ノ
ードに接続された第１主電極、第２セルの第３トランジ
スタの第１主電極に接続された制御電極及び第１電源端
子に結合された第２主電極を有する第２導電型の第６ト
ランジスタとを具え、第１及び第２セルの各々が第３ト
ランジスタの制御電極に接続された差動増幅器の入力端
子の一方と、第３ノードに接続された他方の入力端子と
を有しているようにする。
【００１１】本例では、前記の第４トランジスタの代り
に二重トランジスタ、すなわち第５及び第６トランジス
タを用いており、これらの第１主電極が第３電流源に結
合され、制御電極が関連の第３トランジスタの第１主電
極に接続されている。この構成のものは第１及び第２抵
抗を用いずに動作する。この場合、第３ノードにおける
電圧も第１及び第２セルの第３トランジスタの第１主電
極における電圧の平均値に依存したままとなる。
に二重トランジスタ、すなわち第５及び第６トランジス
タを用いており、これらの第１主電極が第３電流源に結
合され、制御電極が関連の第３トランジスタの第１主電
極に接続されている。この構成のものは第１及び第２抵
抗を用いずに動作する。この場合、第３ノードにおける
電圧も第１及び第２セルの第３トランジスタの第１主電
極における電圧の平均値に依存したままとなる。
【００１２】第１及び第２セルにおける差動増幅器及び
加算器に対する解決策は本発明による電圧−電流変換器
の第４及び第５の例によって得られるので、前記の第４
トランジスタと第１及び第２抵抗を用いた第４の例で
は、第１セル及び第２セルの各々で、差動増幅器が第１
導電型の第７トランジスタを具え、この第７トランジス
タが第３ノードに接続された制御電極と、第２ノードに
結合された第１主電極と、第２電流源の制御入力端子に
結合された第２主電極とを有し、第３ノードがダイオー
ド接続の第８トランジスタを経て第４トランジスタの接
合に接続されているようにし、前記の第５及び第６トラ
ンジスタを用いた第５の例では、第１セル及び第２セル
の各々で、差動増幅器が第１導電型の第７トランジスタ
を具え、この第７トランジスタが第３ノードに接続され
た制御電極と、第２ノードに結合された第１主電極と、
第２電流源の制御入力端子に結合された第２主電極とを
有し、第３ノードがダイオード接続の第８トランジスタ
を経て第５トランジスタ及び第６トランジスタの第１主
電極に接続されているようにする。
加算器に対する解決策は本発明による電圧−電流変換器
の第４及び第５の例によって得られるので、前記の第４
トランジスタと第１及び第２抵抗を用いた第４の例で
は、第１セル及び第２セルの各々で、差動増幅器が第１
導電型の第７トランジスタを具え、この第７トランジス
タが第３ノードに接続された制御電極と、第２ノードに
結合された第１主電極と、第２電流源の制御入力端子に
結合された第２主電極とを有し、第３ノードがダイオー
ド接続の第８トランジスタを経て第４トランジスタの接
合に接続されているようにし、前記の第５及び第６トラ
ンジスタを用いた第５の例では、第１セル及び第２セル
の各々で、差動増幅器が第１導電型の第７トランジスタ
を具え、この第７トランジスタが第３ノードに接続され
た制御電極と、第２ノードに結合された第１主電極と、
第２電流源の制御入力端子に結合された第２主電極とを
有し、第３ノードがダイオード接続の第８トランジスタ
を経て第５トランジスタ及び第６トランジスタの第１主
電極に接続されているようにする。
【００１３】差動増幅器のトランジスタは１つの第７ト
ランジスタに減少された。ダイオード接続の第８トラン
ジスタの両端間の電圧降下は第７トランジスタの制御電
極及び第１主電極間の電圧差を補償する。加算はそれぞ
れの第７トランジスタの２つの主電極を相互接続するこ
とにより行なわれる。
ランジスタに減少された。ダイオード接続の第８トラン
ジスタの両端間の電圧降下は第７トランジスタの制御電
極及び第１主電極間の電圧差を補償する。加算はそれぞ
れの第７トランジスタの２つの主電極を相互接続するこ
とにより行なわれる。
【００１４】第２電流源を可制御電流源として簡単に構
成する第６の例では、第１及び第２セルの各々で、第２
電流源が第１導電型とは反対の第２導電型の第９トラン
ジスタを以って構成され、この第９トランジスタは第２
電源端子に結合された第１主電極と、第２ノードに結合
された第２主電極と、第２電流源の制御入力端子を構成
する制御電極とを有しているようにする。
成する第６の例では、第１及び第２セルの各々で、第２
電流源が第１導電型とは反対の第２導電型の第９トラン
ジスタを以って構成され、この第９トランジスタは第２
電源端子に結合された第１主電極と、第２ノードに結合
された第２主電極と、第２電流源の制御入力端子を構成
する制御電極とを有しているようにする。
【００１５】第２電流源の電流は第１トランジスタの接
合を経て第１又は第２共通入力端子に流れ、接続される
変換抵抗にオフセットを生ぜしめる。このオフセットは
減少せしめることができ、この目的の為に本発明の電圧
−電流変換器の第７の例では、第１及び第２セルの各々
で、第１トランジスタが第１導電型とは反対の第２導電
型であり、この第１トランジスタが第３トランジスタの
第１主電極、第１ノード及び第１電源端子にそれぞれ接
続された制御電極、第１主電極及び第２主電極を有して
いるようにする。
合を経て第１又は第２共通入力端子に流れ、接続される
変換抵抗にオフセットを生ぜしめる。このオフセットは
減少せしめることができ、この目的の為に本発明の電圧
−電流変換器の第７の例では、第１及び第２セルの各々
で、第１トランジスタが第１導電型とは反対の第２導電
型であり、この第１トランジスタが第３トランジスタの
第１主電極、第１ノード及び第１電源端子にそれぞれ接
続された制御電極、第１主電極及び第２主電極を有して
いるようにする。
【００１６】第１トランジスタは電圧ホロワとして接続
され、その結果第１電流源の電流が殆ど完全に第１電源
端子に流れ、もはや関連の共通入力端子には流れない。
され、その結果第１電流源の電流が殆ど完全に第１電源
端子に流れ、もはや関連の共通入力端子には流れない。
【００１７】以下図面につき説明する。各図間で同じ機
能又は同じ目的を有する部分に同じ符号を付した。ベー
ス、エミッタ及びコレクタがトランジスタの制御電極、
第１主電極及び第２主電極にそれぞれ相当するバイポー
ラトランジスタを用いた実施例につき本発明を後に説明
するが、図示のトランジスタ回路には完全に又は部分的
にユニポーラ（ＦＥＴ）トランジスタを容易に設けるよ
うにすることができる。この場合、制御電極、第１主電
極及び第２主電極がユニポーラトランジスタのゲート、
ソース及びドレインにそれぞれ相当する。
能又は同じ目的を有する部分に同じ符号を付した。ベー
ス、エミッタ及びコレクタがトランジスタの制御電極、
第１主電極及び第２主電極にそれぞれ相当するバイポー
ラトランジスタを用いた実施例につき本発明を後に説明
するが、図示のトランジスタ回路には完全に又は部分的
にユニポーラ（ＦＥＴ）トランジスタを容易に設けるよ
うにすることができる。この場合、制御電極、第１主電
極及び第２主電極がユニポーラトランジスタのゲート、
ソース及びドレインにそれぞれ相当する。
【００１８】図１は１つのセルを示す従来の回路図であ
り、２つのこのようなセルが平衡電圧−電流変換器に用
いられる。ダイオード接続された第１ＮＰＮトランジス
タＴ１のコレクタが第１ノード２を経て第１電流源４に
接続されている。トランジスタＴ１のエミッタは第１入
力端子６に接続されている。第１ＮＰＮトランジスタＴ
２のベース、コレクタ及びエミッタは第１ノード２、第
２ノード８及び第２入力端子１０にそれぞれ接続されて
いる。第２入力端子１０は第１電源端子１２に接続され
ており、この第１電源端子１２が接地されているものと
する。第２ノード８は第２電流源１４を経て第２電源端
子１６に接続され、第１電流源４もこの第２電源端子に
接続されている。第３ＮＰＮトランジスタＴ３のベー
ス、コレクタ及びエミッタは第２ノード８、出力端子１
８及び第１入力端子６にそれぞれ接続されている。入力
電圧源２２は変換抵抗２０を経て第１入力端子６に接続
されており、この変換抵抗２０を経て電流Ｉｉを流す入
力電圧Ｕｉを生じる。入力電圧Ｕｉが零である場合、ト
ランジスタＴ３に電流が流れず、出力端子１８における
出力電流Ｉｏも零となる。しかし、第１電流源４からの
電流が第１トランジスタＴ１を経て変換抵抗２０を流
れ、この変換抵抗の両端間にオフセット電圧を生じ、こ
のオフセット電圧を入力電圧源２２が補償する必要があ
る。第２電流源１４からの電流はトランジスタＴ２を経
て第２入力端子１０に流れる。第１入力端子６における
オフセット電圧は第２入力端子１０と直列に変換抵抗を
配置することによっても補償しうる。トランジスタＴ１
及びＴ２が同一で、これらトランジスタＴ１及びＴ２を
流れる電流が等しい場合には、オフセット電圧を無視す
れば入力端子６における電圧が第２入力端子１０におけ
る電圧、この場合接地電位に等しくなる。この場合、変
換抵抗２０を流れる電流Ｉｉは入力電圧Ｕｉによりほぼ
完全に決定される。この電流Ｉｉの全体が第３トランジ
スタＴ３を流れる。その理由は、第１トランジスタＴ１
を流れる電流は第１電流源４によって決定される値以外
の値をとることができない為である。従って、入力電圧
Ｕｉの、出力電流Ｉｏへの変換は図２に示すようにほぼ
直線的となる。しかし、このセルは接地電位に対し負で
ある入力電圧に対してのみ適しているにすぎない。すな
わち、正の入力電圧に対して出力電流は零である。
り、２つのこのようなセルが平衡電圧−電流変換器に用
いられる。ダイオード接続された第１ＮＰＮトランジス
タＴ１のコレクタが第１ノード２を経て第１電流源４に
接続されている。トランジスタＴ１のエミッタは第１入
力端子６に接続されている。第１ＮＰＮトランジスタＴ
２のベース、コレクタ及びエミッタは第１ノード２、第
２ノード８及び第２入力端子１０にそれぞれ接続されて
いる。第２入力端子１０は第１電源端子１２に接続され
ており、この第１電源端子１２が接地されているものと
する。第２ノード８は第２電流源１４を経て第２電源端
子１６に接続され、第１電流源４もこの第２電源端子に
接続されている。第３ＮＰＮトランジスタＴ３のベー
ス、コレクタ及びエミッタは第２ノード８、出力端子１
８及び第１入力端子６にそれぞれ接続されている。入力
電圧源２２は変換抵抗２０を経て第１入力端子６に接続
されており、この変換抵抗２０を経て電流Ｉｉを流す入
力電圧Ｕｉを生じる。入力電圧Ｕｉが零である場合、ト
ランジスタＴ３に電流が流れず、出力端子１８における
出力電流Ｉｏも零となる。しかし、第１電流源４からの
電流が第１トランジスタＴ１を経て変換抵抗２０を流
れ、この変換抵抗の両端間にオフセット電圧を生じ、こ
のオフセット電圧を入力電圧源２２が補償する必要があ
る。第２電流源１４からの電流はトランジスタＴ２を経
て第２入力端子１０に流れる。第１入力端子６における
オフセット電圧は第２入力端子１０と直列に変換抵抗を
配置することによっても補償しうる。トランジスタＴ１
及びＴ２が同一で、これらトランジスタＴ１及びＴ２を
流れる電流が等しい場合には、オフセット電圧を無視す
れば入力端子６における電圧が第２入力端子１０におけ
る電圧、この場合接地電位に等しくなる。この場合、変
換抵抗２０を流れる電流Ｉｉは入力電圧Ｕｉによりほぼ
完全に決定される。この電流Ｉｉの全体が第３トランジ
スタＴ３を流れる。その理由は、第１トランジスタＴ１
を流れる電流は第１電流源４によって決定される値以外
の値をとることができない為である。従って、入力電圧
Ｕｉの、出力電流Ｉｏへの変換は図２に示すようにほぼ
直線的となる。しかし、このセルは接地電位に対し負で
ある入力電圧に対してのみ適しているにすぎない。すな
わち、正の入力電圧に対して出力電流は零である。
【００１９】
【実施例】図３は２つのセル２４Ａ及び２４Ｂを有する
本発明による平衡電圧−電流変換器の一実施例を示す。
これらセルの対応する素子にはサフィックスＡ及びＢを
付した同一参照符号で示してある。第１セル２４Ａの第
１入力端子６Ａ及び第２セル２４Ｂの第２出力端子１０
Ｂは第１共通出力端子２６Ａで相互接続され、この第１
共通出力端子に変換抵抗２０Ａを経て入力電圧源２２が
接続されている。第１セル２４Ａの第２入力端子１０Ａ
及び第２セル２４Ｂの第１出力端子６Ｂは第２共通入力
端子２６Ｂで相互接続され、この第２共通入力端子は変
換抵抗２０Ｂを経て接地されている。入力電圧Ｕｉが接
地電位に対して負である場合には、電流がトランジスタ
Ｔ３Ａを流れる。入力電圧が接地電位に対して正である
場合には、電流がトランジスタＴ３Ｂを流れる。所望に
応じ、これら２つの電流は電流ミラー２８により加算す
ることができる。この電流ミラーの入力端子３０は出力
端子１８Ａに接続され、電流ミラーの出力端子３２は出
力端子１８Ｂ及び共通出力端子３６に接続されている。
入力電圧Ｕｉとの関係を図４に示す出力電流Ｉｏが出力
端子３６に得られる。
本発明による平衡電圧−電流変換器の一実施例を示す。
これらセルの対応する素子にはサフィックスＡ及びＢを
付した同一参照符号で示してある。第１セル２４Ａの第
１入力端子６Ａ及び第２セル２４Ｂの第２出力端子１０
Ｂは第１共通出力端子２６Ａで相互接続され、この第１
共通出力端子に変換抵抗２０Ａを経て入力電圧源２２が
接続されている。第１セル２４Ａの第２入力端子１０Ａ
及び第２セル２４Ｂの第１出力端子６Ｂは第２共通入力
端子２６Ｂで相互接続され、この第２共通入力端子は変
換抵抗２０Ｂを経て接地されている。入力電圧Ｕｉが接
地電位に対して負である場合には、電流がトランジスタ
Ｔ３Ａを流れる。入力電圧が接地電位に対して正である
場合には、電流がトランジスタＴ３Ｂを流れる。所望に
応じ、これら２つの電流は電流ミラー２８により加算す
ることができる。この電流ミラーの入力端子３０は出力
端子１８Ａに接続され、電流ミラーの出力端子３２は出
力端子１８Ｂ及び共通出力端子３６に接続されている。
入力電圧Ｕｉとの関係を図４に示す出力電流Ｉｏが出力
端子３６に得られる。
【００２０】ノード８ＡにおけるトランジスタＴ３Ａの
ベース電圧は差動増幅器４０Ａの第１入力端子３８Ａに
印加される。この差動増幅器の第２入力端子４２Ａは基
準電圧源４４Ａを経てトランジスタＴ３Ａのエミッタに
接続されている。差動増幅器４０Ａの出力端子４６Ａは
加算器５０の入力端子４８Ａに接続され、この加算器の
出力端子は第２電流源１４Ａの制御入力端子５４Ａに結
合されている。この第２電流源はこの場合可制御電流源
を以って構成されている。基準電圧源４４Ａ及び４４Ｂ
の基準電圧ＵrA及びＵrBはトランジスタＴ３Ａ及びＴ３
Ｂを流れる電流を表わす。差動増幅器４０Ａ及び４０Ｂ
はトランジスタＴ３Ａ及びＴ３Ｂのベース−エミッタ電
圧をこれらのそれぞれの基準電圧ＵrA及びＵrBと比較
し、関連のトランジスタを流れる零入力電流を所望値に
制御する。加算器５０の出力端子５２は双方の制御入力
端子５４Ａ及び５４Ｂに接続されている為、トランジス
タＴ３Ａ及びＴ３Ｂにおける零入力電流の最小値が所望
値に設定される。これにより電圧−電流変換器をＡ／Ｂ
級で動作せしめうる為、小さな零入力電流で共通入力端
子２６Ａ及び２６Ｂにおけるオフセット電圧を低くしう
る。実際、入力電圧が零の場合、零入力電流が変換抵抗
を流れ、これらの変換抵抗の両端間にオフセット電圧を
生ぜしめ、このオフセット電圧が低入力電圧に対する電
圧−電流変換の精度を減少させる。
ベース電圧は差動増幅器４０Ａの第１入力端子３８Ａに
印加される。この差動増幅器の第２入力端子４２Ａは基
準電圧源４４Ａを経てトランジスタＴ３Ａのエミッタに
接続されている。差動増幅器４０Ａの出力端子４６Ａは
加算器５０の入力端子４８Ａに接続され、この加算器の
出力端子は第２電流源１４Ａの制御入力端子５４Ａに結
合されている。この第２電流源はこの場合可制御電流源
を以って構成されている。基準電圧源４４Ａ及び４４Ｂ
の基準電圧ＵrA及びＵrBはトランジスタＴ３Ａ及びＴ３
Ｂを流れる電流を表わす。差動増幅器４０Ａ及び４０Ｂ
はトランジスタＴ３Ａ及びＴ３Ｂのベース−エミッタ電
圧をこれらのそれぞれの基準電圧ＵrA及びＵrBと比較
し、関連のトランジスタを流れる零入力電流を所望値に
制御する。加算器５０の出力端子５２は双方の制御入力
端子５４Ａ及び５４Ｂに接続されている為、トランジス
タＴ３Ａ及びＴ３Ｂにおける零入力電流の最小値が所望
値に設定される。これにより電圧−電流変換器をＡ／Ｂ
級で動作せしめうる為、小さな零入力電流で共通入力端
子２６Ａ及び２６Ｂにおけるオフセット電圧を低くしう
る。実際、入力電圧が零の場合、零入力電流が変換抵抗
を流れ、これらの変換抵抗の両端間にオフセット電圧を
生ぜしめ、このオフセット電圧が低入力電圧に対する電
圧−電流変換の精度を減少させる。
【００２１】図５は図３に示す回路の一部を示し、基準
電圧源４４Ａ及び４４Ｂが組合わさって第３電流源５６
を有する共通基準電圧源となっており、第３電流源５６
は第３ノード５８でダイオード接続の第４ＮＰＮトラン
ジスタＴ４に結合され、このトランジスタのエミッタは
第４ノード６０に接続され、この第４ノードは第１抵抗
６２Ａを経てトランジスタＴ３Ａのエミッタに接続され
ているとともに第２抵抗６２Ｂを経てトランジスタＴ３
Ｂのエミッタに接続されている。第４ノード６０におけ
る電圧はトランジスタＴ３Ａ及びＴ３Ｂの平均エミッタ
電圧に等しい。差動増幅器４０Ａ及び４０Ｂの入力端子
３８Ａ及び３８Ｂは関連の第２ノード８Ａ及び８Ｂにそ
れぞれ接続され、他の入力端子４２Ａ及び４２Ｂは第３
ノード５８に接続されている。トランジスタＴ４のベー
ス−エミッタ電圧はそのエミッタ面積及び電流源５６の
電流により決定される。制御システムはトランジスタＴ
３Ａ／Ｔ３Ｂのベース−エミッタ電圧をトランジスタＴ
４のベース−エミッタ電圧に等しくする。トランジスタ
Ｔ４とトランジスタＴ３Ａ／Ｔ３Ｂとの幾何学的大きさ
の比が、零に等しい入力電圧ＵｉでトランジスタＴ３Ａ
／Ｔ３Ｂを流れる零入力電流の大きさを決定する。
電圧源４４Ａ及び４４Ｂが組合わさって第３電流源５６
を有する共通基準電圧源となっており、第３電流源５６
は第３ノード５８でダイオード接続の第４ＮＰＮトラン
ジスタＴ４に結合され、このトランジスタのエミッタは
第４ノード６０に接続され、この第４ノードは第１抵抗
６２Ａを経てトランジスタＴ３Ａのエミッタに接続され
ているとともに第２抵抗６２Ｂを経てトランジスタＴ３
Ｂのエミッタに接続されている。第４ノード６０におけ
る電圧はトランジスタＴ３Ａ及びＴ３Ｂの平均エミッタ
電圧に等しい。差動増幅器４０Ａ及び４０Ｂの入力端子
３８Ａ及び３８Ｂは関連の第２ノード８Ａ及び８Ｂにそ
れぞれ接続され、他の入力端子４２Ａ及び４２Ｂは第３
ノード５８に接続されている。トランジスタＴ４のベー
ス−エミッタ電圧はそのエミッタ面積及び電流源５６の
電流により決定される。制御システムはトランジスタＴ
３Ａ／Ｔ３Ｂのベース−エミッタ電圧をトランジスタＴ
４のベース−エミッタ電圧に等しくする。トランジスタ
Ｔ４とトランジスタＴ３Ａ／Ｔ３Ｂとの幾何学的大きさ
の比が、零に等しい入力電圧ＵｉでトランジスタＴ３Ａ
／Ｔ３Ｂを流れる零入力電流の大きさを決定する。
【００２２】電流は第３電流源５６から抵抗６２Ａ及び
６２Ｂを経て共通入力端子２６Ａ及び２６Ｂに流れ、こ
れにより、抵抗６２Ａ及び６２Ｂが等しくない結果オフ
セット電流を生ぜしめるおそれがある。更に、抵抗６２
Ａ／６２Ｂの両端間の電圧がトランジスタＴ４のｐｎ接
合電圧と直列に誤差電圧を生ぜしめる。この誤差電圧は
トランジスタＴ３Ａ／Ｔ３Ｂを流れる零入力電流の目安
とならない。この誤差電圧は抵抗６２Ａ／６２Ｂの値を
小さく選択することにより減少せしめうるが、共通入力
端子２６Ａ／２６Ｂへのこれら抵抗６２Ａ／６２Ｂの分
路効果がこれらの抵抗を低くするのに限界を与える。こ
れらの抵抗を低くすると、入力電流は部分的にトランジ
スタＴ３Ａ／Ｔ３Ｂでなく抵抗６２Ａ／６２Ｂを流れる
ようになり、その結果電圧−電流変換の精度が減少す
る。
６２Ｂを経て共通入力端子２６Ａ及び２６Ｂに流れ、こ
れにより、抵抗６２Ａ及び６２Ｂが等しくない結果オフ
セット電流を生ぜしめるおそれがある。更に、抵抗６２
Ａ／６２Ｂの両端間の電圧がトランジスタＴ４のｐｎ接
合電圧と直列に誤差電圧を生ぜしめる。この誤差電圧は
トランジスタＴ３Ａ／Ｔ３Ｂを流れる零入力電流の目安
とならない。この誤差電圧は抵抗６２Ａ／６２Ｂの値を
小さく選択することにより減少せしめうるが、共通入力
端子２６Ａ／２６Ｂへのこれら抵抗６２Ａ／６２Ｂの分
路効果がこれらの抵抗を低くするのに限界を与える。こ
れらの抵抗を低くすると、入力電流は部分的にトランジ
スタＴ３Ａ／Ｔ３Ｂでなく抵抗６２Ａ／６２Ｂを流れる
ようになり、その結果電圧−電流変換の精度が減少す
る。
【００２３】しかし、この分路効果は図６に示す回路に
より減少せしめることができる。この回路は図５に示す
回路と殆ど同じであるが、ダイオード接続されたＮＰＮ
トランジスタＴ４の代りにＰＮＰエミッタホロワトラン
ジスタＴ４が用いられており、そのベース、エミッタ及
びコレクタが第４ノード６０、第３ノード５８及び大地
にそれぞれ接続されている。この場合第３電流源の電流
は殆ど完全に大地に引かれる。又、第４ノード６０の負
荷程度は可成り小さい為、抵抗６２Ａ及び６２Ｂの値は
可成り大きくでき、従って分路効果が減少する。
より減少せしめることができる。この回路は図５に示す
回路と殆ど同じであるが、ダイオード接続されたＮＰＮ
トランジスタＴ４の代りにＰＮＰエミッタホロワトラン
ジスタＴ４が用いられており、そのベース、エミッタ及
びコレクタが第４ノード６０、第３ノード５８及び大地
にそれぞれ接続されている。この場合第３電流源の電流
は殆ど完全に大地に引かれる。又、第４ノード６０の負
荷程度は可成り小さい為、抵抗６２Ａ及び６２Ｂの値は
可成り大きくでき、従って分路効果が減少する。
【００２４】図６に示す回路と殆ど同じである図７に示
す回路では、抵抗６２Ａ及び６２Ｂを省略することがで
きる。抵抗６２Ａ／６２Ｂは含まれておらず、１つのＰ
ＮＰトランジスタＴ４の代りに２つのＰＮＰトランジス
タＴ５及びＴ６が用いられ、これらのエミッタが第３ノ
ード５８に接続され、コレクタが接地され、ベースがト
ランジスタＴ３Ａ及びＴ３Ｂのエミッタにそれぞれ接続
されている。
す回路では、抵抗６２Ａ及び６２Ｂを省略することがで
きる。抵抗６２Ａ／６２Ｂは含まれておらず、１つのＰ
ＮＰトランジスタＴ４の代りに２つのＰＮＰトランジス
タＴ５及びＴ６が用いられ、これらのエミッタが第３ノ
ード５８に接続され、コレクタが接地され、ベースがト
ランジスタＴ３Ａ及びＴ３Ｂのエミッタにそれぞれ接続
されている。
【００２５】前述した図示の実施例ではすべて、差動増
幅器４０Ａ／４０Ｂ及び可制御電流源１４Ａ／１４Ｂを
部品の節約の為にそれぞれ１つのトランジスタを以って
実現しうる。この例を図７に示す例に基づいて図８に示
す。この場合、第１セル２４Ａの差動増幅器４０ＡをＮ
ＰＮトランジスタＴ７Ａで構成し、そのベース、エミッ
タ及びコレクタを第３ノード５８、第２ノード８Ａ及び
制御入力端子５４Ａにそれぞれ接続する。同様に、第２
セル２４ＢはＮＰＮトランジスタＴ７Ｂを有する。図３
に示す加算器５０の効果はトランジスタＴ７Ａ及びＴ７
Ｂのコレクタを相互接続することにより達成される。こ
の相互接続点は所望に応じ抵抗を介して第２電源端子１
６に接続しうる。トランジスタＴ７Ａ／Ｔ７Ｂのベース
及びエミッタ間の電圧差は、第３ノード５８とトランジ
スタＴ５及びＴ６のエミッタとの間に配置したダイオー
ド接続の第８ＮＰＮトランジスタＴ８のベース−エミッ
タ接合の両端間の電圧降下により補償される。
幅器４０Ａ／４０Ｂ及び可制御電流源１４Ａ／１４Ｂを
部品の節約の為にそれぞれ１つのトランジスタを以って
実現しうる。この例を図７に示す例に基づいて図８に示
す。この場合、第１セル２４Ａの差動増幅器４０ＡをＮ
ＰＮトランジスタＴ７Ａで構成し、そのベース、エミッ
タ及びコレクタを第３ノード５８、第２ノード８Ａ及び
制御入力端子５４Ａにそれぞれ接続する。同様に、第２
セル２４ＢはＮＰＮトランジスタＴ７Ｂを有する。図３
に示す加算器５０の効果はトランジスタＴ７Ａ及びＴ７
Ｂのコレクタを相互接続することにより達成される。こ
の相互接続点は所望に応じ抵抗を介して第２電源端子１
６に接続しうる。トランジスタＴ７Ａ／Ｔ７Ｂのベース
及びエミッタ間の電圧差は、第３ノード５８とトランジ
スタＴ５及びＴ６のエミッタとの間に配置したダイオー
ド接続の第８ＮＰＮトランジスタＴ８のベース−エミッ
タ接合の両端間の電圧降下により補償される。
【００２６】第１セル２４Ａの可制御電流源１４Ａは第
９ＰＮＰトランジスタＴ９Ａを有し、そのベース、エミ
ッタ及びコレクタは制御入力端子５４Ａ、第２電源端子
１６及び第２ノード８Ａにそれぞれ接続されている。同
様に第２セル２４Ｂにおける可制御電流源１４ＢはＰＮ
ＰトランジスタＴ９Ｂを有する。
９ＰＮＰトランジスタＴ９Ａを有し、そのベース、エミ
ッタ及びコレクタは制御入力端子５４Ａ、第２電源端子
１６及び第２ノード８Ａにそれぞれ接続されている。同
様に第２セル２４Ｂにおける可制御電流源１４ＢはＰＮ
ＰトランジスタＴ９Ｂを有する。
【００２７】共通入力端子２６Ａ及び２６Ｂにおけるオ
フセットを最小にする為にトランジスタＴ１Ａ及びＴ１
ＢをＰＮＰエミッタホロワとして構成し、これらトラン
ジスタのベース、エミッタ及びコレクタを第３トランジ
スタＴ３Ａ／Ｔ３Ｂのエミッタ、第１ノード２Ａ／２Ｂ
及び大地にそれぞれ接続する。電流源４Ａ及び４Ｂの電
流は大地に直接流れ、もはや共通入力端子２６Ａ及び２
６Ｂを流れない。
フセットを最小にする為にトランジスタＴ１Ａ及びＴ１
ＢをＰＮＰエミッタホロワとして構成し、これらトラン
ジスタのベース、エミッタ及びコレクタを第３トランジ
スタＴ３Ａ／Ｔ３Ｂのエミッタ、第１ノード２Ａ／２Ｂ
及び大地にそれぞれ接続する。電流源４Ａ及び４Ｂの電
流は大地に直接流れ、もはや共通入力端子２６Ａ及び２
６Ｂを流れない。
【００２８】トランジスタＴ３Ａ及びＴ３Ｂを流れる零
入力電流は以下のように計算しうる。入力電圧Ｕｉは零
入力電流状態の下で零であり、共通入力端子２６Ａ及び
２６Ｂにおける電圧は対称性を考慮してほぼ等しい。こ
の場合、トランジスタＴ１Ａ及びＴ２Ａのベース−エミ
ッタ電圧も等しく、トランジスタＴ１Ａのコレクタ電流
Ｉｃ1AとトランジスタＴ２Ａのコレクタ電流Ｉｃ2Aとの
間には以下に示す一定の関係Ａがある。 Ｉｃ2A＝Ａ・Ｉ1 （１）
入力電流は以下のように計算しうる。入力電圧Ｕｉは零
入力電流状態の下で零であり、共通入力端子２６Ａ及び
２６Ｂにおける電圧は対称性を考慮してほぼ等しい。こ
の場合、トランジスタＴ１Ａ及びＴ２Ａのベース−エミ
ッタ電圧も等しく、トランジスタＴ１Ａのコレクタ電流
Ｉｃ1AとトランジスタＴ２Ａのコレクタ電流Ｉｃ2Aとの
間には以下に示す一定の関係Ａがある。 Ｉｃ2A＝Ａ・Ｉ1 （１）
【００２９】ここにＩ1 は第１電流源４Ａによりトラン
ジスタＴ１Ａに供給される電流である。トランジスタＴ
３Ａ，Ｔ７Ａ，Ｔ８及びＴ５はトランスリニアループを
構成し、これによりトランジスタＴ３Ａ及びＴ７Ａのコ
レクタ電流Ｉｃ3A及びＩｃ7Aの積がトランジスタＴ８及
びＴ５のコレクタ電流Ｉｃ8 及びＩｃ5 の積に等しくな
る。コレクタ電流Ｉｃ8 は第３電流源５６の電流Ｉ3 に
等しい。コレクタ電流Ｉｃ5 は電流Ｉ3 の一部である。
この場合、ループは次式（２）を満足する。 Ｉｃ3A・Ｉｃ7A＝Ｉ3 ・Ｂ・Ｉ3 ＝Ｂ・（Ｉ3 ）2 （２）
ジスタＴ１Ａに供給される電流である。トランジスタＴ
３Ａ，Ｔ７Ａ，Ｔ８及びＴ５はトランスリニアループを
構成し、これによりトランジスタＴ３Ａ及びＴ７Ａのコ
レクタ電流Ｉｃ3A及びＩｃ7Aの積がトランジスタＴ８及
びＴ５のコレクタ電流Ｉｃ8 及びＩｃ5 の積に等しくな
る。コレクタ電流Ｉｃ8 は第３電流源５６の電流Ｉ3 に
等しい。コレクタ電流Ｉｃ5 は電流Ｉ3 の一部である。
この場合、ループは次式（２）を満足する。 Ｉｃ3A・Ｉｃ7A＝Ｉ3 ・Ｂ・Ｉ3 ＝Ｂ・（Ｉ3 ）2 （２）
【００３０】ここに、Ｂは電流Ｉ3 の前記の一部と、関
連のトランジスタのエミッタ面積比とに依存する定数で
ある。
連のトランジスタのエミッタ面積比とに依存する定数で
ある。
【００３１】電流Ｉｃ2AもトランジスタＴ９Ａを流れ
る。トランジスタＴ９Ａのベース電流はトランジスタＴ
７Ａのコレクタ電流Ｉｃ7Aにほぼ等しい。その結果、次
式（３）が得られる。 Ｉｃ2A＝β9A・Ｉｃ7A （３）
る。トランジスタＴ９Ａのベース電流はトランジスタＴ
７Ａのコレクタ電流Ｉｃ7Aにほぼ等しい。その結果、次
式（３）が得られる。 Ｉｃ2A＝β9A・Ｉｃ7A （３）
【００３２】ここにβ9AはトランジスタＴ９Ａの電流増
幅率である。式（１），（２）及び（３）からトランジ
スタＴ３Ａを流れる電流Ｉｃ3Aに対する次式（４）の関
係が得られる。 Ｉｃ3A＝β9A・β・（Ｉ3 ）2 ／Ａ／Ｉ1 （４）
幅率である。式（１），（２）及び（３）からトランジ
スタＴ３Ａを流れる電流Ｉｃ3Aに対する次式（４）の関
係が得られる。 Ｉｃ3A＝β9A・β・（Ｉ3 ）2 ／Ａ／Ｉ1 （４）
【００３３】トランジスタＴ３Ｂを流れる零入力電流も
同様にして得ることができる。ユニポーラＦＥＴトラン
ジスタを用いる場合には、式をこれに適合させる必要が
あるも、効果は実質的に同じである。
同様にして得ることができる。ユニポーラＦＥＴトラン
ジスタを用いる場合には、式をこれに適合させる必要が
あるも、効果は実質的に同じである。
【００３４】トランジスタＴ３Ａにより供給しうる最大
電流はほぼ次式（５）となる。 Ｉｃ3Amax ＝ 0.5・Ｉ3 ・β7A・β9A・β3A （５）
電流はほぼ次式（５）となる。 Ｉｃ3Amax ＝ 0.5・Ｉ3 ・β7A・β9A・β3A （５）
【００３５】ここにβ7A及びβ3AはトランジスタＴ７Ａ
及びＴ３Ａの電流増幅率である。トランジスタＴ３Ｂの
最大電流に対しても同様な関係が成立つ。
及びＴ３Ａの電流増幅率である。トランジスタＴ３Ｂの
最大電流に対しても同様な関係が成立つ。
【００３６】例えば電源やバッテリ充電器におけるよう
に極めて低い抵抗値を有するセンス抵抗の両端間の小さ
な電圧を測定するのには電圧−電流変換器が適してい
る。入力電圧源２２はセンス抵抗を以って構成され、入
力電圧Ｕｉはこのセンス抵抗を流れる電流によってこの
センス抵抗の両端間に生じる電圧である。
に極めて低い抵抗値を有するセンス抵抗の両端間の小さ
な電圧を測定するのには電圧−電流変換器が適してい
る。入力電圧源２２はセンス抵抗を以って構成され、入
力電圧Ｕｉはこのセンス抵抗を流れる電流によってこの
センス抵抗の両端間に生じる電圧である。
【００３７】設けるかどうかは自由である電流ミラー２
８は通常の構成とすることができる。対称性を改善する
為にはトランジスタＴ９Ａ／Ｔ９Ｂのエミッタと直列に
直列の抵抗を設けることができる。入力電圧が急激に変
化する場合に小さな零入力電流を回復する速度を改善す
る為には、第２電源端子１６とトランジスタＴ７Ａ／Ｔ
７Ｂのコレクタとの間に抵抗を加えることができる。入
力電圧が急激に変化する場合に零入力電流が増大する速
度を制限する為には、トランジスタＴ７Ａ／Ｔ７Ｂのエ
ミッタと直列に抵抗を加えることができる。電流Ｉ1 及
びＩ3 間の関係を一定にする為には、電流源４Ａ，４Ｂ
及び５６に多重出力電流源を設けることができる。バイ
ポーラトランジスタのすべて又はその幾つかをユニポー
ラ（ＦＥＴ）トランジスタと代えることができる。更
に、前述した回路の正しい動作を損なうことなく反対導
電型のトランジスタを用いることができる。
８は通常の構成とすることができる。対称性を改善する
為にはトランジスタＴ９Ａ／Ｔ９Ｂのエミッタと直列に
直列の抵抗を設けることができる。入力電圧が急激に変
化する場合に小さな零入力電流を回復する速度を改善す
る為には、第２電源端子１６とトランジスタＴ７Ａ／Ｔ
７Ｂのコレクタとの間に抵抗を加えることができる。入
力電圧が急激に変化する場合に零入力電流が増大する速
度を制限する為には、トランジスタＴ７Ａ／Ｔ７Ｂのエ
ミッタと直列に抵抗を加えることができる。電流Ｉ1 及
びＩ3 間の関係を一定にする為には、電流源４Ａ，４Ｂ
及び５６に多重出力電流源を設けることができる。バイ
ポーラトランジスタのすべて又はその幾つかをユニポー
ラ（ＦＥＴ）トランジスタと代えることができる。更
に、前述した回路の正しい動作を損なうことなく反対導
電型のトランジスタを用いることができる。
【図１】従来の電圧−電流変換器を示す回路図である。
【図２】図１の電圧−電流変換器の変換特性を示す線図
である。
である。
【図３】本発明による電圧−電流変換器の第１実施例を
示す回路図である。
示す回路図である。
【図４】本発明による電圧−電流変換器の変換特性を示
す線図である。
す線図である。
【図５】本発明による電圧−電流変換器の他の実施例の
一部を示す回路図である。
一部を示す回路図である。
【図６】本発明による電圧−電流変換器の更に他の実施
例の一部を示す回路図である。
例の一部を示す回路図である。
【図７】本発明による電圧−電流変換器の更に他の例の
一部を示す回路図である。
一部を示す回路図である。
【図８】本発明による電圧−電流変換器の更に他の実施
例を示す回路図である。
例を示す回路図である。
４ 第１電流源 ６ 第１入力端子 １０ 第２入力端子 １４ 第２電流源 １８ 出力端子 ２０ 変換抵抗 ２２ 入力電圧源 ２８ 電流ミラー ３６ 共通出力端子 ４０ 差動増幅器 ４４ 基準電圧源 ５０ 加算器 ５６ 第３電流源
Claims (9)
- 【請求項１】 第１セル（２４Ａ）を有する電圧−電流
変換器であって、第１セルが第１入力端子（６Ａ）と、
第２入力端子（１０Ａ）と、出力端子（１８Ａ）と、第
１電流源（４Ａ）と、第１トランジスタ（Ｔ１Ａ）と、
第２電流源（１４Ａ）と、第１導電型の第２トランジス
タ（Ｔ２Ａ）と、第１導電型の第３トランジスタ（Ｔ３
Ａ）とを具え、前記の第１トランジスタ（Ｔ１Ａ）は第
１主電極と、第２主電極と、制御電極と、この第１トラ
ンジスタ（Ｔ１Ａ）の第１及び第２主電極により規定さ
れ且つ第１ノード（２Ａ）で前記の第１電流源（４Ａ）
に結合されこの第１電流源により供給すべき第１電流を
通す第１主電流路と、第１トランジスタ（Ｔ１Ａ）の第
１主電極及び制御電極により規定され前記の第１ノード
（２Ａ）及び前記の第１入力端子（６Ａ）間に順方向に
接続された接合とを有しており、前記の第２トランジス
タ（Ｔ２Ａ）は前記の第２入力端子（１０Ａ）に接続さ
れた第１主電極と、前記の第１ノード（２Ａ）に接続さ
れた制御電極と、第２ノード（８Ａ）で前記の第２電流
源（１４Ａ）に接続された第２主電極とを有しており、
前記の第３トランジスタ（Ｔ３Ａ）は前記の第１入力端
子（６Ａ）に接続された第１主電極と、前記の第２ノー
ド（８Ａ）に接続された制御電極と、前記の出力端子
（１８Ａ）に接続された第２主電極とを有している電圧
−電流変換器において、 前記の第２電流源（１４Ａ）は制御入力端子（５４Ａ）
を有する可制御電流源であり、前記の第１セル（２４
Ａ）は更に差動増幅器（４０Ａ）を具え、この差動増幅
器は出力端子（４６Ａ）と入力端子（３８Ａ，４２Ａ）
とを有し、これら入力端子は前記の第３トランジスタ
（Ｔ３Ａ）の制御電極及び第１主電極間の電圧差と前記
の第３トランジスタ（Ｔ３Ａ）を流れる電流の目安であ
る基準電圧（ＵrA）とを比較するように配置されてお
り、電圧−電流変換器は更に第１共通入力端子（２６
Ａ）と、第２共通入力端子（２６Ｂ）と、前記の第１セ
ル（２４Ａ）と同じである第２セル（２４Ｂ）と、加算
器（５０）と、第１及び第２セルに対する基準電圧（Ｕ
rA；ＵrB）を供給する基準電圧源（４４Ａ；４４Ｂ）と
を具え、第１セルの第１入力端子（６Ａ）及び第２セル
の第２入力端子（１０Ｂ）とが第１共通入力端子（２６
Ａ）で相互接続され、第１セルの第２入力端子（１０
Ａ）及び第２セルの第１入力端子（６Ｂ）が第２共通入
力端子（２６Ｂ）で相互接続され、前記の加算器（５
０）は第１及び第２セルのそれぞれの差動増幅器（４０
Ａ；４０Ｂ）の出力端子（４６Ａ；４６Ｂ）に結合され
た入力端子（４８Ａ；４８Ｂ）と、第１及び第２セルの
第２電流源（１４Ａ；１４Ｂ）のそれぞれの制御入力端
子（５４Ａ；５４Ｂ）に結合されこれら制御入力端子に
制御信号を供給する出力端子（５２）とを有しているこ
とを特徴とする電圧−電流変換器。 - 【請求項２】 請求項１に記載の電圧−電流変換器にお
いて、基準電圧源（４４Ａ；４４Ｂ）が第３電流源（５
６）と、第３ノード（５８）と、第４ノード（６０）
と、この第４ノード（６０）及び第１セルの第３トラン
ジスタ（Ｔ３Ａ）の第１主電極間に接続された第１抵抗
（６２Ａ）と、前記の第４ノード（６０）及び第２セル
の第３トランジスタ（Ｔ３Ｂ）の第１主電極間に接続さ
れた第２抵抗（６２Ｂ）と、第４トランジスタ（Ｔ４）
の制御電極及び第１主電極を以って構成された接合とを
具え、前記の接合は前記の第３ノード（５８）及び前記
の第４ノード（６０）間に接続され、前記の第１及び第
２セルの各々が第３トランジスタ（Ｔ３Ａ；Ｔ３Ｂ）の
制御電極に接続された差動増幅器（４０Ａ；４０Ｂ）の
入力端子の一方（３８Ａ；３８Ｂ）と、前記の第３ノー
ド（５８）に接続された他方の入力端子（４２Ａ；４２
Ｂ）とを有していることを特徴とする電圧−電流変換
器。 - 【請求項３】 請求項２に記載の電圧−電流変換器にお
いて、第４トランジスタ（Ｔ４）が第１導電型とは反対
の第２導電型であり、第４トランジスタ（Ｔ４）の制御
電極、第１主電極及び第２主電極が第４ノード（６
０）、第３ノード（５８）及び第１電源端子（１２）に
それぞれ接続されていることを特徴とする電圧−電流変
換器。 - 【請求項４】 請求項１に記載の電圧−電流変換器にお
いて、基準電圧源（４４Ａ；４４Ｂ）が第３電流源（５
６）と、第３ノード（５８）と、この第３ノードに接続
された第１主電極、第１セルの第３トランジスタ（Ｔ３
Ａ）の第１主電極に接続された制御電極及び第１電源端
子（１２）に結合された第２主電極を有し、第１導電型
とは反対の第２導電型の第５トランジスタ（Ｔ５）と、
前記の第３ノード（５８）に接続された第１主電極、第
２セルの第３トランジスタ（Ｔ３Ｂ）の第１主電極に接
続された制御電極及び第１電源端子（１２）に結合され
た第２主電極を有する第２導電型の第６トランジスタ
（Ｔ６）とを具え、第１及び第２セルの各々が第３トラ
ンジスタ（Ｔ３Ａ；Ｔ３Ｂ）の制御電極に接続された差
動増幅器の入力端子の一方（３８Ａ；３８Ｂ）と、第３
ノード（５８）に接続された他方の入力端子（４２Ａ；
４２Ｂ）とを有していることを特徴とする電圧−電流変
換器。 - 【請求項５】 請求項２又は３に記載の電圧−電流変換
器において、第１セル及び第２セルの各々で、差動増幅
器（４０Ａ；４０Ｂ）が第１導電型の第７トランジスタ
（Ｔ７Ａ；Ｔ７Ｂ）を具え、この第７トランジスタ（Ｔ
７Ａ；Ｔ７Ｂ）が第３ノード（５８）に接続された制御
電極と、第２ノード（８Ａ；８Ｂ）に結合された第１主
電極と、第２電流源（１４Ａ；１４Ｂ）の制御入力端子
（５４Ａ；５４Ｂ）に結合された第２主電極とを有し、
第３ノード（５８）がダイオード接続の第８トランジス
タ（Ｔ８）を経て第４トランジスタ（Ｔ４）の接合に接
続されていることを特徴とする電圧−電流変換器。 - 【請求項６】 請求項４に記載の電圧−電流変換器にお
いて、第１セル及び第２セルの各々で、差動増幅器（４
０Ａ；４０Ｂ）が第１導電型の第７トランジスタ（Ｔ７
Ａ；Ｔ７Ｂ）を具え、この第７トランジスタ（Ｔ７Ａ；
Ｔ７Ｂ）が第３ノード（５８）に接続された制御電極
と、第２ノード（８Ａ；８Ｂ）に結合された第１主電極
と、第２電流源（１４Ａ；１４Ｂ）の制御入力端子（５
４Ａ；５４Ｂ）に結合された第２主電極とを有し、第３
ノード（５８）がダイオード接続の第８トランジスタ
（Ｔ８）を経て第５トランジスタ（Ｔ５）及び第６トラ
ンジスタ（Ｔ６）の第１主電極に接続されていることを
特徴とする電圧−電流変換器。 - 【請求項７】 請求項１〜６のいずれか一項に記載の電
圧−電流変換器において、第１及び第２セルの各々で、
第２電流源（１４Ａ；１４Ｂ）が第１導電型とは反対の
第２導電型の第９トランジスタ（Ｔ９Ａ；Ｔ９Ｂ）を以
って構成され、この第９トランジスタは第２電源端子
（１６）に結合された第１主電極と、第２ノード（８
Ａ；８Ｂ）に結合された第２主電極と、第２電流源（１
４Ａ；１４Ｂ）の制御入力端子（５４Ａ；５４Ｂ）を構
成する制御電極とを有していることを特徴とする電圧−
電流変換器。 - 【請求項８】 請求項１〜７のいずれか一項に記載の電
圧−電流変換器において、第１及び第２セルの各々で、
第１トランジスタ（Ｔ１Ａ；Ｔ１Ｂ）が第１導電型とは
反対の第２導電型であり、この第１トランジスタ（Ｔ１
Ａ；Ｔ１Ｂ）が第３トランジスタ（Ｔ３Ａ；Ｔ３Ｂ）の
第１主電極、第１ノード（２Ａ；２Ｂ）及び第１電源端
子（１２）にそれぞれ接続された制御電極、第１主電極
及び第２主電極を有していることを特徴とする電圧−電
流変換器。 - 【請求項９】 請求項１〜８のいずれか一項に記載の電
圧−電流変換器において、この電圧−電流変換器が更に
電流ミラー（２８）を具え、この電流ミラーが第１セル
の出力端子（１８Ａ）に結合された入力端子（３０）
と、この電流ミラーの出力端子（３２）及び第２セルの
出力端子（１８Ｂ）の双方に結合された共通出力端子
（３６）とを有していることを特徴とする電圧−電流変
換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE09300384 | 1993-04-16 | ||
| BE9300384A BE1007007A3 (nl) | 1993-04-16 | 1993-04-16 | Gebalanceerde spanning-stroomomzetter met ruststroominstelling. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326524A true JPH06326524A (ja) | 1994-11-25 |
| JP3465952B2 JP3465952B2 (ja) | 2003-11-10 |
Family
ID=3886984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07592494A Expired - Fee Related JP3465952B2 (ja) | 1993-04-16 | 1994-04-14 | 電圧−電流変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5497074A (ja) |
| EP (1) | EP0620513B1 (ja) |
| JP (1) | JP3465952B2 (ja) |
| BE (1) | BE1007007A3 (ja) |
| DE (1) | DE69404364T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0900476A2 (en) * | 1997-03-13 | 1999-03-10 | Koninklijke Philips Electronics N.V. | Voltage-to-current converter with error correction |
| KR20000010922A (ko) * | 1997-03-13 | 2000-02-25 | 요트.게.아. 롤페즈 | 에러 정정을 갖는 전압-전류 변환기 |
| GB0125827D0 (en) * | 2001-10-27 | 2001-12-19 | Koninkl Philips Electronics Nv | Balanced transconductor |
| FR2832519B1 (fr) * | 2001-11-19 | 2004-02-20 | St Microelectronics Sa | Circuit de miroir de courant fonctionnant a des frequences elevees |
| EP1843464B1 (en) | 2006-04-04 | 2012-10-17 | Dialog Semiconductor GmbH | Voltage-to-current converter |
| EP2961064B1 (en) * | 2014-06-26 | 2018-12-19 | Dialog Semiconductor (UK) Limited | Robust sink/source output stage and control circuit |
| DE102014226168B4 (de) * | 2014-12-17 | 2018-04-19 | Dialog Semiconductor (Uk) Limited | Spannungsregler mit Senke/Quelle-Ausgangsstufe mit Betriebspunkt-Stromsteuerschaltung für schnelle transiente Lasten und entsprechendes Verfahren |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4100433A (en) * | 1977-01-04 | 1978-07-11 | Motorola, Inc. | Voltage to current converter circuit |
| US4574233A (en) * | 1984-03-30 | 1986-03-04 | Tektronix, Inc. | High impedance current source |
| US4667146A (en) * | 1986-10-10 | 1987-05-19 | Tektronix, Inc. | Voltage-controlled push-pull current source |
| DE68910428T2 (de) * | 1988-08-19 | 1994-05-11 | Philips Nv | Spannungs-/Stromwandler. |
| US5043652A (en) * | 1990-10-01 | 1991-08-27 | Motorola, Inc. | Differential voltage to differential current conversion circuit having linear output |
| EP0507388A3 (en) * | 1991-04-02 | 1993-01-13 | N.V. Philips' Gloeilampenfabrieken | Differential amplifier with signal-dependent quiescent current control |
| KR930010834A (ko) * | 1991-11-25 | 1993-06-23 | 프레데릭 얀 스미트 | 기준 전류 루프 |
| FR2695522B1 (fr) * | 1992-09-07 | 1994-12-02 | Sgs Thomson Microelectronics | Circuit convertisseur tension/courant. |
-
1993
- 1993-04-16 BE BE9300384A patent/BE1007007A3/nl not_active IP Right Cessation
-
1994
- 1994-04-12 EP EP94200981A patent/EP0620513B1/en not_active Expired - Lifetime
- 1994-04-12 DE DE69404364T patent/DE69404364T2/de not_active Expired - Lifetime
- 1994-04-14 JP JP07592494A patent/JP3465952B2/ja not_active Expired - Fee Related
- 1994-04-14 US US08/227,829 patent/US5497074A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69404364D1 (de) | 1997-09-04 |
| BE1007007A3 (nl) | 1995-02-14 |
| JP3465952B2 (ja) | 2003-11-10 |
| DE69404364T2 (de) | 1998-02-19 |
| EP0620513A1 (en) | 1994-10-19 |
| US5497074A (en) | 1996-03-05 |
| EP0620513B1 (en) | 1997-07-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 9 |
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