JPH06331697A - 集積回路モジュール - Google Patents

集積回路モジュール

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JPH06331697A
JPH06331697A JP6108301A JP10830194A JPH06331697A JP H06331697 A JPH06331697 A JP H06331697A JP 6108301 A JP6108301 A JP 6108301A JP 10830194 A JP10830194 A JP 10830194A JP H06331697 A JPH06331697 A JP H06331697A
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JP
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switch
module
test
state
signal
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JP6108301A
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Inventor
Nai-Chi Lee
リー ナイ−チー
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Koninklijke Philips NV
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Philips Electronics NV
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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    • G—PHYSICS
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Abstract

(57)【要約】 【目的】 集積回路モジュールのアナログ試験を改善す
る。 【構成】 担体上に設けたアナログ又はアナログ／ディ
ジタル混合回路モジュールの試験能力を向上させるため
に、回路モジュールの少なくとも１つの入力ポート（Ｉ
Ｎ１〜ＩＮ３）及び少なくとも１つの出力ポート（ＯＵ
Ｔ１〜ＯＵＴ３）に三路スイッチ（３０１〜３０３，３
０５〜３０７）を設ける。三路スイッチは、信号を前記
ポートと前記回路モジュールの主回路（３０４）との間
の正規の経路に沿って伝送する第１状態と、信号をテス
トバス（ＡＴＢＩ又はＡＴＢＯ）と前記主回路（３０
４）との間に伝送する第２状態と、信号を前記ポートと
テストバス（ＡＴＢＩ又はＡＴＢＯ）との間に伝送する
第３状態との３つの状態を取りうる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はアナログ回路モジュー
ル、特に担体又はプリント回路板上のアナログ回路モジ
ュールの試験に関するものである。
【０００２】
【従来の技術】本発明は米国特許第５，１０７，２０８
号の発明を改善したものであり、この従来の試験法は集
積回路を試験用に複数のサブモジュールに分けて行なう
のに特に適している。
【０００３】本発明はディジタル回路の境界走査の分野
にも関するものである。担体上のディジタル回路を試験
する一般的な試験法についてはＩＥＥＥ Ｓｔｄ １１
４９，１−１９９０，“ＩＥＥＥ Standard Test Acces
s Port and Boundary - ScanArchitecture ”に提案さ
れている。この試験法ではディジタル回路を試験できる
ように設計している。
【０００４】他のディジタル試験法については、E.J.Mc
Cluskey及びB.Boaorgui - NesbatによるIEEE Transact
ions on Computers, ｖｏｌ．Ｃ−３０，Ｎo.１１の第
８８６〜８７５頁の“Design for Autonomous Test”に
記載されている。
【０００５】アナログ回路も試験できるように設計する
必要がある。典型的なアナログ回路は次に述べるような
理由からして、典型的なディジタル回路よりも試験する
のが困難である。アナログモジュールは他のものと相俟
って密に結合される。アナログ回路に対する設計余裕度
はディジタル回路に備わる大きな安全余裕度に比べて厳
しいものである。アナログ回路の信号形態は複雑とな
り、このことからして、アナログ信号を観察したり、又
は制御するためにはその信号に直接アクセスする必要が
あるのに対し、ディジタル信号はシフトレジスタを用い
て簡単に観察／制御することができる。アナログ回路の
コンデンサにおける電荷の如き、回路の内部状態を凍結
させることは不可能であるが、ディジタル回路にはイネ
ーブル信号又はクロック信号がある。アナログ回路は入
力ノイズ及び出力ローディング効果に対して敏感であ
り、又アナログ回路は周知のＩ／Ｏポートを有していな
い。単一ポートはコンデンサの充／放電に加えて、しき
い値電圧の検出目的の如き、多目的に用いられるため、
「入力」又は「出力」のいずれかへの分類があいまいで
ある。アナログ機能に対しては、ディジタル分野で用い
られている簡単なブール式又はハードウェア記述言語と
違って、正式の明細事項がない。ディジタル回路では非
常に首尾よくいくも、アナログ分野では十分でない“st
uck - at -０／１”（０又は１縮退故障）モデルとは違
って、アナログ回路には限界不良に対する基本的で、汎
用の故障モデルがない。
【０００６】アナログ／ディジタル混合回路に対する試
験法は従来幾つか提案されている。
【０００７】
【発明が解決しようとする課題】従来の試験法は次に記
載するような欠点を幾つか、又は全て有している。
【０００８】−従来の試験法は階層的でなく、即ちチッ
プレベルとボード（プリント回路板）のレベルとの双方
に均一には適用されない。
【０００９】−サブモジュール（チップか又はボードレ
ベルのいずれかにおける）間の正規の信号経路の連続性
が確定されない。このことはサブモジュールに対する個
々の試験の完了後に、さらに次の高レベルでの追加の試
験を行なって、サブモジュール間の適切な接続を確める
必要があることを意味している。
【００１０】−各試験法の適用性が或る特定のトポロジ
ー又は特定クラスのアナログ回路に限定されることが屡
々ある。例えば、アナログ回路のなじみの不当表現に、
各ブロックが確実に１個の入力端子と１個の出力端子と
を有している複数のアナログブロックの線形チェーンと
いう表現がある。このような不当表現のために試験法が
一般的な適応性に欠けることになる。
【００１１】−真のアナログＡＣ試験が無効であった
り、時間がかかったりすることが屡々ある。幾つかの代
表的な方法は次のようなものである。
【００１２】−ディジタルを主とする回路からアナログ
回路部分を隔離し、アナログ試験をディジタル回路の試
験の後に行えるようにする。この方法はアナログを主と
する回路に対するものでなく、アナログテストも複雑で
ある。
【００１３】−アナログブロックの入／出力ポートの信
号をディジタルに（Ｄ／Ａ及びＡ／Ｄ変換器を用いて）
変換して、試験をディジタル的に行なえるようにする。
【００１４】この場合には、アナログブロックに対する
ＤＣ（静的）試験だけは行なうことができるも、実時間
でのＡＣ（ダイナミック）試験は不可能である。各アナ
ログＩ／Ｏポートに変換器を必要とすることにより大面
積を必要としコストが高くなる。本発明の目的はＩＣの
アナログ試験を改善することにある。
【００１５】
【課題を解決するための手段】本発明によれば、回路モ
ジュールの選択ポートに三路アナログスイッチを設け
る。
【００１６】回路モジュールはアナログ回路又はアナロ
グ／ディジタル混合回路とすることができる。三路アナ
ログスイッチはテストバスとポートとの間を接続し、こ
れによりポートの信号をテストバスを介して外部的に制
御及び／又は観察することができる。
【００１７】本発明の好適例では、三路スイッチを集積
回路のピンと、この集積回路における主回路の入／出力
端子との間に設ける。
【００１８】本発明の他の好適例では、制御及び／又は
観察すべきＩＣ（集積回路）から三路スイッチを物理的
に離間させ、これらのスイッチを独立の構成部品とす
る。
【００１９】
【実施例】以下図面を参照して本発明を実施例につき説
明するに、先ず本明細書ではＩＣパッケージを「チッ
プ」と同じような意味合いで用い、キャリヤ（担体）と
は本発明を用いて試験しうる回路モジュールを支持して
いる任意の媒体を意味するものとする。プリント回路板
は担体の一例である。「ポート」とはチップにおけるピ
ン又はプリント回路板上のコネクタの如き、モジュール
への任意の電気的な信号結線部を意味する。
【００２０】図１は前記米国特許第５，１０７，２０８
号に開示されている従来のスイッチを示す。この三路ス
イッチ１０１は２つの伝送ゲートＴ1 及びＴ2 で構成さ
れ、このスイッチは２個のサブモジュールＡとＢとの間
に配置されている。三路スイッチ１０１はＤフリップ−
フロップ１０２の制御下で、３つの経路、即ちｉ）サブ
モジュールＡからＢへの正規のデータ経路、ii) テスト
バスからサブモジュールＢへの第１テスト経路又はiii)
サブモジュールＡからテストバスへの第２テスト経路の
内の１つの経路に沿って信号を伝送する。スイッチは下
記の表１に示す状態をとることができる。
【００２１】
【表１】
【００２２】フリップ−フロップ１０２はデータ入力端
子Ｄｉｎ、クロック入力端子ＣＬ及びリセット入力端子
ＲＳの各ポートへの入力信号により制御される。
【００２３】前記米国特許第５，１０７，２０８号に説
明されているように、三路スイッチ１０１の伝送ゲート
は３つとすることもできる。
【００２４】図２は、図１の三路スイッチの構成要素を
内蔵しているも、回路モジュール又は担体の種々の個所
に独立構成部品として、又はＩＣパッケージの主回路を
取り巻くスイッチングネットワークの一部として複数設
けるのに好適なスイッチングセルを示す。ブロック１０
１及び１０２にて示すものは図１における三路スイッチ
１０１及びフリップ−フロップ１０２である。図２のス
イッチングセルには４つの入力ポートＩＮ，Ｄｉｎ，Ｃ
Ｌ及びＲＳがあり、これらの入力ポートは図１における
サブモジュールＡから三路スイッチ１０１への入力、デ
ータ入力、クロック及びリセット端子にそれぞれ対応す
る。出力ポートは三路スイッチのブロック１０１からサ
ブモジュールＢへの出力及びデータ出力にそれぞれ対応
するＯＵＴ及びＤｏｕｔの２つの出力ポートがある。そ
のほかに、ブロック１０１からテストバスへの結線部に
相当する双方向のテストポートＴＳＴがある。
【００２５】図３はＩＣパッケージを示す。このＩＣパ
ッケージはＩＣの主要機能を果す主回路３０４を包含し
ている。主回路３０４は図２に基づくスイッチングセル
を介してパッケージの種々のポートに接続される内部入
力端子及び出力端子を有している。この場合には斯様な
内部入力端子及び出力端子を全部で６個、３１０〜３１
５にて示してある。スイッチングセル３０１〜３０３は
内部入力端子３１０〜３１２と、ＩＣパッケージの入力
ポートＩＮ３，ＩＮ２及びＩＮ１との間にそれぞれ接続
する。スイッチングセル３０５，３０６及び３０７は内
部出力端子３１３〜３１５と、ＩＣパッケージの出力ポ
ートＯＵＴ１，ＯＵＴ２及びＯＵＴ３との間にそれぞれ
接続する。
【００２６】スイッチングセル３０１，３０２，３０
３，３０５，３０６及び３０７のＤｉｎ及びＤｏｕｔポ
ートは、各セルのＤｏｕｔポートが次のセルのＤｉｎポ
ートに接続されるようにして全てＤｉｎ／Ｄｏｕｔ直列
バスに接続する。リセットポートＲＳ及びクロックポー
トＣＬはリセット及びクロックバスにそれぞれ接続す
る。スイッチングセル３０１，３０２及び３０３のテス
トポートはテストバスワイヤＡＴＢＩに接続し、スイッ
チングセル３０５，３０６及び３０７のテストポートは
テストバスワイヤＡＴＢＯに接続する。ＡＴＢＩはＡＴ
ＢＯと共に２線テストバスを形成する。当業者であれ
ば、試験の追加項目にならってテストバスワイヤを適切
に増やすことができる。
【００２７】図３のスイッチングセルは、Ｄｉｎにロー
ドされるテストシーケンスに従って、単一入力ポート及
び／又は単一出力ポートを同時に使用可能にしうるよう
に構成する。例えばＤｉｎにおける制御シーケンス００
００ ０１ ００ ００１１でのシフティングはスイ
ッチングセル３０１，３０２，３０３，３０５，３０６
及び３０７のフリップ−フロップに次表２に従って信号
をロードさせる。
【００２８】
【表２】
【００２９】前記制御シーケンスはテストバスワイヤＡ
ＴＢＩを主回路の内部入力端子３１２に接続すべくスイ
ッチングセル３０３を制御し、又テストバスワイヤＡＴ
ＢＯを主回路の内部出力端子３１３に接続すべくスイッ
チングセル３０５も制御する。この場合、スイッチング
セル３０１，３０２，３０６及び３０７は、これらセル
の各ＩＮポートがそれぞれＯＵＴポートに接続されるよ
うに各スイッチングセルの正規の経路を確立すべく制御
される。従って、ＩＮ２，ＩＮ３，ＯＵＴ２及びＯＵＴ
３は主回路の内部端子３１１，３１０，３１４及び３１
５にそれぞれ接続される。なお、表２に示した各スイッ
チングセルのビット値は表１のＱ1 及びＱ2 の値に対応
するものである。
【００３０】必要に応じ、テストバスワイヤ接続ポート
の数を増やし、特にこのようなテストバスワイヤの数を
２本以上とすることもできる。
【００３１】上述した例におけるスイッチングセル３０
１〜３０３及び３０５〜３０７は物理的に同じパッケー
ジ（チップ）内に封入する。しかし、スイッチングセル
３０１〜３０３を第１チップに、主回路を第２チップ
に、スイッチングセル３０５〜３０７を第３チップに組
込むこともできる。セル３０１〜３０３を封入するパッ
ケージはセル３０５〜３０７を封入するパッケージと同
一構成のものとし、前者のパッケージをテストバスワイ
ヤＡＴＢＩに接続し、後者のパッケージをテストバスワ
イヤＡＴＢＯに接続する。このようにすれば既製チップ
を何等変更しなくて済むという利点がある。
【００３２】図４Ａは図３に示したようなチップを３個
有する担体を示す。各チップはそれぞれ主回路を具えて
いる。これらのチップＡ，Ｂ及びＣはそれらのポート及
び結合用回路を介して互いに接続される。なお、ここで
用いている「結合用回路」とは図３のようなチップを複
数個接続する回路要素を意味し、この「結合用回路」は
簡単なワイヤ、抵抗及びコンデンサの如き個別回路部品
又は図３とは別の他の集積回路を含むものである。
【００３３】図４Ａのデータ信号経路は、チップＢの主
回路への内部入力端子ＢＩ１がテストバスワイヤＡＴＢ
Ｉからのデータ信号を受取るべく接続されるようになっ
ている。チップＢの主回路の内部出力端子ＢＯ１はデー
タ信号をテストバスワイヤＡＴＢＯに供給すべく接続さ
れる。このようにして確立される信号経路によって外部
テスト信号を内部入力端子ＢＩ１に直接入れることがで
きる。内部出力端子ＢＯ１における信号は外部的に観察
することもできる。このようにすることによりチップＢ
の主回路に対する検査能力が向上する。
【００３４】図４Ｂは図４Ａに示した担体と同じものを
示す。図４Ｂは結合用回路４０１を試験するのに所望さ
れる。この試験に用いられる当面のデータ信号経路は図
４Ａに示した経路とは逆方向に進む。この試験では、チ
ップＢのスイッチングセルＢＯ３の出力端子は、テスト
バスワイヤＡＴＢＯからのテストデータ信号を受取っ
て、これらの信号を結合用回路４０１に供給すべく制御
される。チップＣの入力スイッチングセルの１つＣＩ３
は、結合用回路４０１からのデータ信号を受取って、こ
れをテストバスワイヤＡＴＢＩに供給すべく制御され
る。このようにして確立される信号経路によって外部テ
スト信号を結合用回路４０１の入力端子に直接入れるこ
とができる。結合用回路４０１の出力端子における信号
も外部的に観察することができる。このために結合用回
路４０１に対する検査能力が向上する。
【００３５】本発明によるスイッチングセルはプリント
回路板のコネクタとプリント回路板の主回路との間に設
けることもできる。このような場合には担体を複数のプ
リント回路板が差し込まれるようなものとする。この場
合の結合用回路は複数のプリント回路板どうしを接続す
る。
【図面の簡単な説明】
【図１】従来の三路スイッチを示すブロック図である。
【図２】図１の三路スイッチを内蔵しているアナログス
イッチングセルを示すブロック図である。
【図３】選択ポートに設けたアナログスイッチングセル
と一緒に主回路を具えているＩＣパッケージを示すブロ
ック図である。
【図４】Ａは図３に示したようなＩＣパッケージを３個
具えているプリント回路板におけるテスト信号経路を示
す線図である。Ｂは図４Ａのプリント回路板におけるＩ
Ｃパッケージ結合用の回路をテストするためのテスト信
号経路を示す線図である。
【符号の説明】
１０１ 三路スイッチ １０２ Ｄフリップ−フロップ ３０１，３０２，３０３，３０５，３０６，３０７ ス
イッチングセル ３０４ ＩＣの主回路 ３１０，３１１，３１２ 主回路の内部入力端子 ３１３，３１４，３１５ 主回路の内部出力端子 ＩＮ１〜ＩＮ３ ＩＣパッケージの入力ポート ＯＵＴ１〜ＯＵＴ３ ＩＣパッケージの出力ポート Ｄｉｎ 制御信号入力ポート Ｄｏｕｔ 制御信号出力ポート ＲＳ リセット信号ポート ＣＬ クロック信号ポート ＡＴＢＩ，ＡＴＢＯ テストバスワイヤ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 アナログ回路モジュールに存するアナロ
    グ的機能性を有している集積回路モジュールであって、
    このモジュールが複数個のポートを有すると共に前記ア
    ナログ回路モジュールを試験するための試験装置を装備
    し、この試験装置が前記集積回路モジュールの少なくと
    も１個のポートに三路スイッチを具え、このスイッチ
    が、信号を前記ポートと前記アナログ回路モジュールの
    主回路との間の正規の経路に沿って伝送する第１状態
    と、信号をテストバスと前記主回路との間に伝送する第
    ２状態と、信号を前記ポートとテストバスとの間に伝送
    する第３状態との３つの状態を取りうるようにしたこと
    を特徴とする集積回路モジュール。
  2. 【請求項２】 前記三路スイッチを前記モジュールの入
    力ポートと前記主回路の内部入力端子との間に設けたこ
    とを特徴とする請求項１に記載の集積回路モジュール。
  3. 【請求項３】 前記三路スイッチを前記モジュールの出
    力ポートと前記主回路の内部出力端子との間に結合させ
    たことを特徴とする請求項１に記載の集積回路モジュー
    ル。
  4. 【請求項４】 アナログ主回路に存するアナログ的機能
    性を有している少なくとも１個の集積回路を具えている
    モジュールであって、前記集積回路が複数個のポートを
    有し、かつ前記モジュールが前記集積回路を試験するた
    めの独立の試験装置を装備しており、この試験装置が３
    状態を有する少なくとも１個の三路スイッチを具え、前
    記３状態の内の第１状態では信号が前記スイッチの入力
    端子と出力端子との間の正規の経路に沿って伝送され、
    第２状態では信号が前記スイッチの入力端子と前記スッ
    チに接続したテストバスとの間に伝送され、かつ第３状
    態では信号が前記スイッチに接続したテストバスと前記
    スイッチの出力端子との間に伝送されるように、前記試
    験装置を前記ポートの少なくとも１つと、前記集積回路
    の外部のテストバスとの間に接続したことを特徴とする
    モジュール。
  5. 【請求項５】 前記モジュールが複数個のポートを有
    し、前記試験装置が第１テストバスワイヤに接続した第
    １三路スイッチと、第２テストバスワイヤに接続した第
    ２三路スイッチと、前記第１及び第２スイッチを制御す
    るスイッチ制御手段とを具え、このスイッチ制御手段が
    前記第１及び第２スイッチを第１状態に制御して、信号
    が各スイッチの入力端子と出力端子との間に伝送され、
    前記スイッチ制御手段が前記第１スイッチを第２状態に
    制御して、信号が第１テストバスワイヤから第１スイッ
    チの出力端子に伝送されるようにすると共に前記第２ス
    イッチを第３状態に制御して、信号が第２スイッチの入
    力端子から第２テストバスワイヤに伝送されて、第１ス
    イッチの出力端子と第２スイッチの入力端子との間にお
    ける前記アナログ的機能性を試験し、かつ前記スイッチ
    制御手段が前記第１スイッチを第３状態にも制御して、
    信号が第１スイッチの入力端子から第１テストバスワイ
    ヤに伝送されるようにすると共に前記第２スイッチを第
    ２状態にも制御して、信号が第２テストバスワイヤと第
    ２スイッチの出力端子との間に伝送されるようにしたこ
    とを特徴とする請求項１〜４のいずれか一項に記載のモ
    ジュール。
  6. 【請求項６】 担体上に設けた複数個の集積回路を具
    え、かつこれらの集積回路を接続する少なくとも１個の
    結合用回路を装備しており、前記集積回路の少なくとも
    １つを試験するために前記試験装置を配置したことを特
    徴とする請求項１〜５のいずれか一項に記載のモジュー
    ル。
  7. 【請求項７】 前記第１及び第２三路スイッチの状態を
    制御する制御信号を伝送するためのデータバスも具えて
    いることを特徴とする請求項５に記載のモジュール。
  8. 【請求項８】 前記第１及び第２三路スイッチが各集積
    回路の各同じポートに設けられ、前記データバスの制御
    信号が第１三路スイッチをその第２状態にすべく制御す
    ると共に第２三路スイッチをその第３状態にすべく制御
    して、複数集積回路のうちの１つの集積回路の主回路が
    テストバスに接続されるようにしたことを特徴とする請
    求項５又は７に記載のモジュール。
  9. 【請求項９】 前記第２及び第１三路スイッチが第１集
    積回路の出力ポート及び第２集積回路の入力ポートにそ
    れぞれ設けられ、第１及び第２集積回路が結合用回路に
    よって接続され、前記データバスの信号が第１三路スイ
    ッチをその第３状態に制御すると共に第２三路スイッチ
    をその第２状態にすべく制御して、前記結合用回路がテ
    ストバスに接続されるようにしたことを特徴とする請求
    項５，７又は８のいずれか一項に記載のモジュール。
JP6108301A 1993-05-24 1994-05-23 集積回路モジュール Pending JPH06331697A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/066,957 US5581176A (en) 1993-05-24 1993-05-24 Analog autonomous test bus framework for testing integrated circuits on a printed circuit board
US08/066957 1993-05-24

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Publication Number Publication Date
JPH06331697A true JPH06331697A (ja) 1994-12-02

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ID=22072819

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JP6108301A Pending JPH06331697A (ja) 1993-05-24 1994-05-23 集積回路モジュール

Country Status (6)

Country Link
US (4) US5581176A (ja)
EP (1) EP0627631B1 (ja)
JP (1) JPH06331697A (ja)
KR (1) KR100381079B1 (ja)
DE (1) DE69429741T2 (ja)
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