JPH06334065A - Multi-layer board for semiconductor mounting - Google Patents
Multi-layer board for semiconductor mountingInfo
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- JPH06334065A JPH06334065A JP5123843A JP12384393A JPH06334065A JP H06334065 A JPH06334065 A JP H06334065A JP 5123843 A JP5123843 A JP 5123843A JP 12384393 A JP12384393 A JP 12384393A JP H06334065 A JPH06334065 A JP H06334065A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体パッケージ等に
用いられる半導体搭載用多層基板に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor mounting multilayer substrate used for semiconductor packages and the like.
【０００２】[0002]
【従来の技術】半導体チップは、外部環境からの保護や
ハンドリング性の向上等を目的として、通常、プラスチ
ック材料やセラミックス材料等によってパッケージング
して使用されている。このような半導体パッケージに
は、例えばセラミックス多層基板が用いられている。2. Description of the Related Art Semiconductor chips are usually used by being packaged with a plastic material, a ceramic material or the like for the purpose of protection from the external environment and improvement of handleability. For such a semiconductor package, for example, a ceramic multilayer substrate is used.
【０００３】図４に、従来のセラミックス多層基板１の
一構成例を示す。同図において、２ａ〜２ｄはセラミッ
クス層であり、これらのセラミックス層２上には、信号
配線層３、電源層４、接地層５等がそれぞれ形成されて
いる。半導体パッケージに用いる多層基板において、ワ
イヤボンディングパッド等の半導体チップとの接続パッ
ド６と、 I/Oピン等の実装ボード接続用の外部端子７と
の結線は、図４に示すように、内部の信号配線層３によ
って行われている。また、この信号配線層３とは別に、
電源層４や接地層５等が設けられていることが多い。な
お、図４において、符号８はめっき用の引き出し線であ
る。FIG. 4 shows a structural example of a conventional ceramic multilayer substrate 1. In the figure, 2a to 2d are ceramic layers, and a signal wiring layer 3, a power supply layer 4, a ground layer 5, etc. are respectively formed on these ceramic layers 2. In a multi-layer substrate used for a semiconductor package, connection pads 6 for connecting to a semiconductor chip such as wire bonding pads and external terminals 7 for connecting a mounting board such as I / O pins are connected as shown in FIG. This is performed by the signal wiring layer 3. In addition to the signal wiring layer 3,
A power supply layer 4, a ground layer 5, etc. are often provided. In FIG. 4, reference numeral 8 is a lead wire for plating.
【０００４】上記したような多層基板においては、複数
の信号配線層間の電気的容量を減らすために、信号配線
層３と電源層４や接地層５とを交互に形成することが一
般的である。In the above-mentioned multilayer substrate, it is general that the signal wiring layers 3 and the power supply layers 4 and the ground layers 5 are alternately formed in order to reduce the electric capacitance between a plurality of signal wiring layers. .
【０００５】[0005]
【発明が解決しようとする課題】上述したように、従来
の多層基板においては、信号配線層３と電源層４や接地
層５とを交互に形成することによって、複数の信号配線
層間の電気的容量を減らしているが、信号配線層３と電
源層４や接地層５との間にも電気的容量（図４において
はＣ1 やＣ2 ）が生じ、これが大きい場合には同時スイ
ッチングノイズ等の発生原因となる。この同時スイッチ
ングノイズ等の発生原因となる電気的容量には、めっき
用引き出し線５も影響している。As described above, in the conventional multi-layer substrate, the signal wiring layers 3 and the power supply layers 4 and the ground layers 5 are alternately formed, so that the electrical connection between the plurality of signal wiring layers is improved. Although the capacitance is reduced, electric capacitance (C 1 or C 2 in FIG. 4) is also generated between the signal wiring layer 3 and the power supply layer 4 or the ground layer 5, and if this is large, simultaneous switching noise, etc. Cause the occurrence of. The lead wire 5 for plating also influences the electric capacity that causes the simultaneous switching noise and the like.
【０００６】また、近年の半導体製造技術の進歩によ
り、半導体チップの高集積化や高速動作化が急速に進ん
でおり、半導体チップの高速動作化によって、同時スイ
ッチングノイズ等による誤動作がより一層生じ易くなっ
てきているため、半導体パッケージ等に用いられる多層
基板には、誤動作の発生原因となる同時スイッチングノ
イズ等を防止することが強く求められている。Further, due to recent advances in semiconductor manufacturing technology, high integration and high speed operation of semiconductor chips are rapidly progressing. Due to high speed operation of semiconductor chips, malfunction due to simultaneous switching noise or the like is more likely to occur. For this reason, multilayer substrates used for semiconductor packages and the like are strongly required to prevent simultaneous switching noise and the like that cause malfunctions.
【０００７】本発明は、このような課題に対処してなさ
れたもので、信号配線と電源層や接地層との間の電気的
容量の減少を図った半導体搭載用多層基板を提供するこ
とを目的としている。The present invention has been made in view of the above problems, and it is an object of the present invention to provide a semiconductor mounting multilayer substrate in which the electric capacitance between a signal wiring and a power supply layer or a ground layer is reduced. Has an aim.
【０００８】[0008]
【課題を解決するための手段】本発明の半導体搭載用多
層基板は、信号配線層、電源層、接地層等が形成された
複数の絶縁層を有する半導体搭載用多層基板において、
前記信号配線層の少なくとも一部は、 2層以上の絶縁層
上で引き回されていることを特徴としている。A semiconductor-mounting multilayer substrate of the present invention is a semiconductor-mounting multilayer substrate having a plurality of insulating layers on which signal wiring layers, power supply layers, ground layers, etc. are formed.
At least a part of the signal wiring layer is routed over two or more insulating layers.
【０００９】[0009]
【作用】本発明の半導体搭載用多層基板においては、信
号配線層の少なくとも一部を、信号配線層と電源層や接
地層との間の電気的容量が減少するように、 2層以上の
絶縁層上で引き回している。このように構成すること
で、信号配線層の電気的容量が減少し、例えば同時スイ
ッチングノイズの低減を図ることが可能となる。In the semiconductor mounting multilayer substrate of the present invention, at least a part of the signal wiring layer is insulated by two or more layers so that the electrical capacitance between the signal wiring layer and the power supply layer or the ground layer is reduced. It is routed on the layer. With this configuration, the electrical capacitance of the signal wiring layer is reduced, and for example, simultaneous switching noise can be reduced.
【００１０】[0010]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１１】図１は、本発明の半導体搭載用多層基板の
一実施例の構成を示す図である。同図に示す半導体搭載
用多層基板１１は、一方の面にワイヤボンディングパッ
ド等の半導体チップとの接続パッドを含む表面配線層１
２が設けられており、また他方の面に I/Oピン等の実装
ボードとの接続用の外部端子１３が接合されている。上
記した半導体搭載用多層基板１１は、例えばセラミック
ス多層基板である。このセラミックス多層基板の構成材
料としては、各種の絶縁性セラミックスを用いることが
でき、例えば窒化アルミニウム、酸化アルミニウム、窒
化ケイ素等が挙げられる。特に、窒化アルミニウム多層
基板は、熱伝導性に優れることから、入出力信号数の増
加への対応を図った上で、パッケージ等の高放熱性化が
達成でき、さらに多層基板を小形化することが可能とな
る。FIG. 1 is a diagram showing the configuration of an embodiment of a semiconductor-mounting multilayer substrate of the present invention. The semiconductor mounting multilayer substrate 11 shown in the figure has a surface wiring layer 1 including a bonding pad such as a wire bonding pad with a semiconductor chip on one surface.
2 is provided, and external terminals 13 for connecting to a mounting board such as I / O pins are joined to the other surface. The above-mentioned semiconductor mounting multilayer substrate 11 is, for example, a ceramic multilayer substrate. Various insulating ceramics can be used as the constituent material of the ceramic multilayer substrate, and examples thereof include aluminum nitride, aluminum oxide, and silicon nitride. In particular, the aluminum nitride multilayer substrate has excellent thermal conductivity, so it is possible to achieve high heat dissipation of the package, etc. while responding to the increase in the number of input / output signals, and further miniaturizing the multilayer substrate. Is possible.
【００１２】この実施例では、セラミックス多層基板１
１を例として説明する。セラミックス多層基板１１は、
5層の絶縁性セラミックス層１４ａ、１４ｂ、１４ｃ、
１４ｄ、１４ｅを多層一体化することにより構成したも
のであり、各セラミックス層１４上には後に詳述するめ
っき引き出し線を含む内部信号配線層や、電源層、接地
層等が設けられている。このようなセラミックス多層基
板１１は、例えば基板自体（各セラミックス層）と内部
信号配線層等となる導電性物質とを同時焼成することに
より作製される。In this embodiment, the ceramic multilayer substrate 1
1 will be described as an example. The ceramic multilayer substrate 11 is
Five insulating ceramic layers 14a, 14b, 14c,
It is configured by integrating 14d and 14e in multiple layers, and each ceramic layer 14 is provided with an internal signal wiring layer including a plating lead wire, which will be described in detail later, a power supply layer, a ground layer, and the like. Such a ceramic multilayer substrate 11 is produced by, for example, co-firing the substrate itself (each ceramic layer) and a conductive substance to be an internal signal wiring layer or the like.
【００１３】上記セラミックス多層基板１１において、
最上層の第１のセラミックス層１４ａ上には、半導体チ
ップとの電気的な接続部となる接続パッドと表面配線部
とを有する表面配線層１２が、例えばスパッタ法や蒸着
法等の薄膜形成技術によって形成されている。この表面
配線層１２の一方の端部には接続パッドが設けられてお
り、多方の端部は導電性物質が充填されたビアホール１
５に接続されている。第２のセラミックス層１４ｂ上に
は、電源層１６が設けられており、また第３のセラミッ
クス層１４ｃ上には、入出力信号線を引き回すための所
定の配線パターンを有する第１の内部信号配線層１７が
設けられている。この第１の内部信号配線層１７は、一
端部が上記ビアホール１５に接続されており、他端部は
ビアホール１８に接続されている。ビアホール１８は、
第３、第４および第５のセラミックス層１４ｃ、１４
ｄ、１４ｅを介して、セラミックス多層基板１１の下面
まで延設されている。In the above ceramic multilayer substrate 11,
On the uppermost first ceramics layer 14a, a surface wiring layer 12 having a connection pad to be an electrical connection portion with a semiconductor chip and a surface wiring portion is formed by a thin film forming technique such as a sputtering method or a vapor deposition method. Is formed by. A connection pad is provided on one end of the surface wiring layer 12, and a via hole 1 filled with a conductive material is provided on the other end.
Connected to 5. A power supply layer 16 is provided on the second ceramics layer 14b, and a first internal signal wiring having a predetermined wiring pattern for routing input / output signal lines is provided on the third ceramics layer 14c. A layer 17 is provided. The first internal signal wiring layer 17 has one end connected to the via hole 15 and the other end connected to the via hole 18. The via hole 18 is
Third, fourth and fifth ceramic layers 14c, 14
It is extended to the lower surface of the ceramic multilayer substrate 11 via d and 14e.
【００１４】第４のセラミックス層１４ｄ上には、接地
層１９が設けられている。また、第５のセラミックス層
１４ｅ上には、上記ビアホール１８から分岐された第２
の内部信号配線層２０が所定のパターンで形成されてい
る。この第２の内部信号配線層２０は、めっき引き出し
線である。A ground layer 19 is provided on the fourth ceramic layer 14d. In addition, on the fifth ceramics layer 14e, the second branch branched from the via hole 18 is formed.
The internal signal wiring layer 20 is formed in a predetermined pattern. The second internal signal wiring layer 20 is a plated lead wire.
【００１５】セラミックス多層基板１１の下面側には、
上記入出力信号線の一部を構成するビアホール１８と電
気的に接続されたランド２１が所定のパターンで形成さ
れている。そして、これらランド２１上には、外部接続
端子１３がそれぞれ接合されている。On the lower surface side of the ceramic multilayer substrate 11,
A land 21 electrically connected to the via hole 18 forming a part of the input / output signal line is formed in a predetermined pattern. The external connection terminals 13 are joined to the lands 21.
【００１６】上述した実施例の半導体搭載用セラミック
ス多層基板１においては、内部信号配線層を、第３のセ
ラミックス層１４ｃと第５のセラミックス層１４ｅの 2
つのセラミックス層上で引き回している。換言すれば、
めっき引き出し線となる第２の内部信号配線層２０を、
第１の内部信号配線層１７とは別のセラミックス層上で
引き回している。In the above-described semiconductor mounting ceramic multilayer substrate 1 of the embodiment, the internal signal wiring layer is composed of the third ceramic layer 14c and the fifth ceramic layer 14e.
They are routed on one ceramic layer. In other words,
The second internal signal wiring layer 20 serving as a plating lead wire is
It is routed on a ceramic layer different from the first internal signal wiring layer 17.
【００１７】このように、内部信号配線層を 2つのセラ
ミックス層上で引き回すことによって、この実施例では
めっき引き出し線２０に関する電気的容量を、接地層１
９との間で発生する電気的容量Ｃ2 ’のみとすることが
でき、電源層１６との間の電気的容量を減らすことが可
能となる。これを図４に示した従来の多層基板１と比較
すると、従来の多層基板１のめっき引き出し線８に関す
る電気的容量は、電源層４との間の電気的容量Ｃ1 と接
地層５との間の電気的容量Ｃ2 との合計であり、上記実
施例のセラミックス多層基板１１の方が電気的容量の減
少が図られていることが分かる。By routing the internal signal wiring layer on the two ceramic layers in this way, in this embodiment, the electric capacity of the plated lead wire 20 is reduced to the ground layer 1.
It is possible to use only the electric capacity C 2 ′ generated between the power supply layer 16 and the power supply layer 16, and it is possible to reduce the electric capacity between the power supply layer 16 and the power supply layer 16. Comparing this with the conventional multilayer substrate 1 shown in FIG. 4, the electrical capacitance of the conventional multilayer substrate 1 with respect to the plated lead wire 8 is the electrical capacitance C 1 between the power supply layer 4 and the ground layer 5. the sum of the electric capacitance C 2 between, towards the ceramic multilayer substrate 11 of the above embodiment can be seen that reduction of the electrical capacity is achieved.
【００１８】上述したように、内部信号配線層と電源層
１６および接地層１７との間の電気的容量を減少させる
ことによって、同時スイッチングノイズ等の発生を抑制
することができる。従って、同時スイッチングノイズ等
に起因する半導体チップの誤動作を防止することが可能
となる。このことは、半導体チップの高集積化や高速動
作化が進み、半導体チップの誤動作がより一層生じ易く
なってきている現状において、半導体チップの誤動作防
止に有効であるといえる。As described above, by reducing the electric capacitance between the internal signal wiring layer and the power supply layer 16 and the ground layer 17, it is possible to suppress the occurrence of simultaneous switching noise and the like. Therefore, it is possible to prevent malfunction of the semiconductor chip due to simultaneous switching noise or the like. This can be said to be effective in preventing the malfunction of the semiconductor chip under the present circumstances where the semiconductor chip is highly integrated and operated at high speed, and malfunction of the semiconductor chip is more likely to occur.
【００１９】また、本発明の半導体搭載用多層基板にお
いては、例えば図２に示すように、めっき引き出し線と
なる第２の内部信号配線層２０を、接地層１９からより
離れたセラミックス層１４ｆ上に形成してもよく、この
ような構成することによって、より一層電気的容量を減
らす（図中、Ｃ2 ”はＣ2 ”＜Ｃ2 ’である）ことが可
能となる。Further, in the semiconductor mounting multilayer substrate of the present invention, as shown in FIG. 2, for example, the second internal signal wiring layer 20 serving as a plated lead line is formed on the ceramic layer 14f farther from the ground layer 19. may be formed in, by configuring such, further reducing the electrical capacitance (in the figure, C 2 "is C 2" is <C 2 ') it becomes possible.
【００２０】次に、本発明の他の実施例について、図３
を参照して説明する。図３に示すセラミックス多層基板
３１においては、入出力信号線を引き回すための内部信
号配線層３２を、第３のセラミックス層１４ｃ上と第５
のセラミックス層１４ｅ上とで引き回している。すなわ
ち、第３のセラミックス層１４ｃ上に形成された第１の
内部信号配線層３３と、第５のセラミックス層１４ｅ上
に形成された第２の内部信号配線層３４とを、ビアホー
ル３５により接続しており、入出力信号線は第１の内部
信号配線層３３と第２の内部信号配線層３４とで引き回
されている。なお、第２の内部信号配線層３４は信号線
引き回し部３４ａとめっき線引き出し部３４ｂとを有し
ている。Next, another embodiment of the present invention will be described with reference to FIG.
Will be described with reference to. In the ceramic multilayer substrate 31 shown in FIG. 3, the internal signal wiring layers 32 for routing the input / output signal lines are provided on the third ceramic layer 14c and on the fifth ceramic layer 14c.
And is routed on and above the ceramic layer 14e. That is, the first internal signal wiring layer 33 formed on the third ceramics layer 14c and the second internal signal wiring layer 34 formed on the fifth ceramics layer 14e are connected by the via hole 35. Therefore, the input / output signal line is routed between the first internal signal wiring layer 33 and the second internal signal wiring layer 34. The second internal signal wiring layer 34 has a signal line drawing portion 34a and a plated wire drawing portion 34b.
【００２１】このように、内部信号配線を 2つのセラミ
ックス層上で引き回すことにより、信号線自体の電源層
１６との電気的容量を減少させることができ、より一層
電気的容量を減らすことが可能となる。By thus routing the internal signal wiring on the two ceramic layers, the electric capacity of the signal line itself with the power supply layer 16 can be reduced, and the electric capacity can be further reduced. Becomes
【００２２】また、上記実施例においても、図２に示し
たように、第２の内部信号配線層３４を、接地層１９か
らより離れたセラミックス層に形成することができ、こ
のような構成することによって、より一層電気的容量を
減らすことが可能となる。Also in the above embodiment, as shown in FIG. 2, the second internal signal wiring layer 34 can be formed in a ceramic layer farther from the ground layer 19, and such a structure is formed. As a result, the electric capacity can be further reduced.
【００２３】なお、上記実施例では、本発明の半導体搭
載用多層基板をＰＧＡ（ピングリッドアレイ）用のセラ
ミックス多層基板に適用した例を示したが、本発明はＬ
ＧＡ（ランドグリッドアレイ）用の多層基板、半導体実
装基板、さらにはプラスチック多層基板等に適用するこ
とも可能である。In the above embodiment, an example in which the semiconductor mounting multilayer substrate of the present invention is applied to a ceramic multilayer substrate for PGA (pin grid array) is shown.
It can also be applied to a multi-layer substrate for GA (land grid array), a semiconductor mounting substrate, a plastic multi-layer substrate, and the like.
【００２４】[0024]
【発明の効果】以上説明したように、本発明の半導体搭
載用多層基板によれば、信号配線層と電源層や接地層と
の電気的容量を減少させることが可能となるため、例え
ば同時スイッチングノイズのような半導体チップの誤動
作発生原因を低減することが可能となる。よって、半導
体チップの高集積化や高速動作化等に実用的に対応可能
な、例えば半導体パッケージ等を提供することが可能と
なる。As described above, according to the semiconductor-mounting multilayer substrate of the present invention, it is possible to reduce the electric capacitance between the signal wiring layer and the power supply layer or the ground layer. It is possible to reduce the cause of malfunction of the semiconductor chip, such as noise. Therefore, it is possible to provide, for example, a semiconductor package or the like that can practically support high integration and high speed operation of semiconductor chips.
【図１】 本発明の一実施例による半導体搭載用多層基
板の構成を示す要部断面図である。FIG. 1 is a cross-sectional view of essential parts showing a configuration of a semiconductor-mounting multilayer substrate according to an embodiment of the present invention.
【図２】 図１に示す多層基板の変形例を示す断面図で
ある。FIG. 2 is a cross-sectional view showing a modified example of the multilayer substrate shown in FIG.
【図３】 本発明の他の実施例による半導体搭載用多層
基板の構成を示す要部断面図である。FIG. 3 is a cross-sectional view of an essential part showing the configuration of a semiconductor mounting multilayer substrate according to another embodiment of the present invention.
【図４】 従来の半導体搭載用多層基板の構成を示す要
部断面図である。FIG. 4 is a cross-sectional view of an essential part showing the configuration of a conventional semiconductor mounting multilayer substrate.
１１……半導体搭載用セラミックス多層基板 １４……絶縁性セラミックス層 １６……電源層 １７……第１の内部信号配線層 １９……接地層 ２０……めっき引き出し線となる第２の内部信号配線層 11 ... Ceramic multi-layer substrate for semiconductor mounting 14 ... Insulating ceramics layer 16 ... Power supply layer 17 ... First internal signal wiring layer 19 ... Ground layer 20 ... Second internal signal wiring to be a plated lead wire layer
Claims (1)
れた複数の絶縁層を有する半導体搭載用多層基板におい
て、 前記信号配線層の少なくとも一部は、 2層以上の絶縁層
上で引き回されていることを特徴とする半導体搭載用多
層基板。1. A semiconductor mounting multilayer substrate having a plurality of insulating layers on which a signal wiring layer, a power supply layer, a ground layer, etc. are formed, wherein at least a part of the signal wiring layer is formed on two or more insulating layers. A multi-layer substrate for mounting semiconductors, which is laid around.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12384393A JP3290754B2 (en) | 1993-05-26 | 1993-05-26 | Multilayer substrate for semiconductor mounting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12384393A JP3290754B2 (en) | 1993-05-26 | 1993-05-26 | Multilayer substrate for semiconductor mounting |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334065A true JPH06334065A (en) | 1994-12-02 |
| JP3290754B2 JP3290754B2 (en) | 2002-06-10 |
Family
ID=14870770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12384393A Expired - Lifetime JP3290754B2 (en) | 1993-05-26 | 1993-05-26 | Multilayer substrate for semiconductor mounting |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3290754B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325450B1 (en) * | 1998-06-03 | 2002-08-22 | 주식회사 하이닉스반도체 | Ball Grid Array Package |
| US7164196B2 (en) | 2003-06-11 | 2007-01-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
-
1993
- 1993-05-26 JP JP12384393A patent/JP3290754B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325450B1 (en) * | 1998-06-03 | 2002-08-22 | 주식회사 하이닉스반도체 | Ball Grid Array Package |
| US7164196B2 (en) | 2003-06-11 | 2007-01-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3290754B2 (en) | 2002-06-10 |
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