JPH06334192A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH06334192A JPH06334192A JP5118896A JP11889693A JPH06334192A JP H06334192 A JPH06334192 A JP H06334192A JP 5118896 A JP5118896 A JP 5118896A JP 11889693 A JP11889693 A JP 11889693A JP H06334192 A JPH06334192 A JP H06334192A
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- thin
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
- G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5612—Multilevel memory cell with more than one floating gate
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Abstract
(57)【要約】
【目的】 蓄積電荷量の多値化ができる側壁に縦積構造
の電荷蓄積部を有する不揮発性半導体メモリを提供す
る。 【構成】 P型シリコン基板１１に形成されたソース２
４とドレイン２５間に第１の厚い熱酸化膜１２を介して
コントロールゲート電極１４を設け、ソース２４および
ドレイン２５の上部に第１の極めて薄い熱酸化膜１５を
介して第１の薄いフローティングゲート電極１７を設
け、前記第１の薄いフローティングゲート電極１７の上
部に第２の薄い熱酸化膜１６を介して第２の厚いフロー
ティングゲート電極１８が形成されて成る不揮発性半導
体メモリの構成とする。 【効果】 コントロールゲート電極に低い電圧を印加す
ることで薄いフローティングゲート電極に少量の電荷を
蓄積し、コントロールゲート電極に高い電圧を印加する
ことで厚いフローティングゲート電極に多量の電荷を蓄
積せしめ、コントロールゲート電極を所定の電圧に制御
することにより、きわめて容易に書き込み電荷量の多値
化をばらつき込みで図ることができる。
の電荷蓄積部を有する不揮発性半導体メモリを提供す
る。 【構成】 P型シリコン基板１１に形成されたソース２
４とドレイン２５間に第１の厚い熱酸化膜１２を介して
コントロールゲート電極１４を設け、ソース２４および
ドレイン２５の上部に第１の極めて薄い熱酸化膜１５を
介して第１の薄いフローティングゲート電極１７を設
け、前記第１の薄いフローティングゲート電極１７の上
部に第２の薄い熱酸化膜１６を介して第２の厚いフロー
ティングゲート電極１８が形成されて成る不揮発性半導
体メモリの構成とする。 【効果】 コントロールゲート電極に低い電圧を印加す
ることで薄いフローティングゲート電極に少量の電荷を
蓄積し、コントロールゲート電極に高い電圧を印加する
ことで厚いフローティングゲート電極に多量の電荷を蓄
積せしめ、コントロールゲート電極を所定の電圧に制御
することにより、きわめて容易に書き込み電荷量の多値
化をばらつき込みで図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリに
関する。
関する。
【０００２】
【従来の技術】一般に側壁蓄積型不揮発性半導体メモリ
は、図５（チャネル幅と直交する方向の断面図）に示す
ように、Ｐ型シリコン基板４２のソース４０とドレイン
４１上部に薄いゲート酸化膜３９を介してフローティン
グゲート電極３８が形成され、ソース４０とドレイン４
１間にＰ型シリコン基板４２とゲート酸化膜３９を介し
て制御電極３７が形成された構成となっている。（特許
願平成4-264518号）
は、図５（チャネル幅と直交する方向の断面図）に示す
ように、Ｐ型シリコン基板４２のソース４０とドレイン
４１上部に薄いゲート酸化膜３９を介してフローティン
グゲート電極３８が形成され、ソース４０とドレイン４
１間にＰ型シリコン基板４２とゲート酸化膜３９を介し
て制御電極３７が形成された構成となっている。（特許
願平成4-264518号）
【０００３】
【発明が解決しようとする課題】従来の側壁蓄積型不揮
発性半導体メモリは、ソース・ドレイン上部のフローテ
ィングゲート電極３８への書き込み、読みだし、消去を
行なう目的で作成されており、フローティングゲート電
極３８の厚みの違いを利用して、メモリセルの多値化を
図るものはない。側壁蓄積型構造を利用して不揮発性半
導体メモリへの書き込み注入量の多値化を図る場合に
は、ゲート酸化膜３９上部の制御電極３７の電圧を変化
させることにより注入電荷の変化を生じさせて行うこと
が考えられる。この書き込み注入量を制御するためには
制御電極３７からの印加電圧を大きく変化させる必要が
ある。しかしゲート酸化膜３９が薄膜化すると、制御電
極３７からの印加電圧のわずかな変化により書き込み注
入量に大きなばらつきが生じ、注入量の電圧だけによる
制御に限界がある。従って、従来の側壁蓄積型不揮発性
半導体メモリにおいては制御電極３７からの印加電圧の
変化により、書き込み注入量の多値化を図るには精度が
悪いという問題点があった。
発性半導体メモリは、ソース・ドレイン上部のフローテ
ィングゲート電極３８への書き込み、読みだし、消去を
行なう目的で作成されており、フローティングゲート電
極３８の厚みの違いを利用して、メモリセルの多値化を
図るものはない。側壁蓄積型構造を利用して不揮発性半
導体メモリへの書き込み注入量の多値化を図る場合に
は、ゲート酸化膜３９上部の制御電極３７の電圧を変化
させることにより注入電荷の変化を生じさせて行うこと
が考えられる。この書き込み注入量を制御するためには
制御電極３７からの印加電圧を大きく変化させる必要が
ある。しかしゲート酸化膜３９が薄膜化すると、制御電
極３７からの印加電圧のわずかな変化により書き込み注
入量に大きなばらつきが生じ、注入量の電圧だけによる
制御に限界がある。従って、従来の側壁蓄積型不揮発性
半導体メモリにおいては制御電極３７からの印加電圧の
変化により、書き込み注入量の多値化を図るには精度が
悪いという問題点があった。
【０００４】本発明は上記問題点を解決することができ
る不揮発性半導体メモリを提供するものである。
る不揮発性半導体メモリを提供するものである。
【０００５】
【課題を解決するための手段】本発明は、第１導電型半
導体基板に形成された第２導電型の一対の高濃度不純物
領域、すなわちソースおよびドレインと、このソース、
ドレインの上部に一対の極めて薄い絶縁膜を介して薄い
フローティングゲート電極を設け、さらに薄いフローテ
ィングゲート電極の上部に一対の薄い絶縁膜を介して厚
いフローティングゲート電極を設ける。さらにソース、
ドレイン間に前記極めて薄い絶縁膜および前記薄い絶縁
膜よりも厚い絶縁膜を介して制御電極が形成された不揮
発性半導体メモリであって、極めて薄い絶縁膜を有する
ソース、ドレインを、制御電極からの１０Ｖ程度の電圧
印加によりソース、ドレインからのトンネル電流を流せ
る程度に極めて薄く形成し、薄いフローティングゲート
電極上部の薄い絶縁膜を有するソース、ドレインを、制
御電極からの１５Ｖ程度の電圧印加によりソース、ドレ
インからのトンネル電流を流せる程度に薄く形成する。
導体基板に形成された第２導電型の一対の高濃度不純物
領域、すなわちソースおよびドレインと、このソース、
ドレインの上部に一対の極めて薄い絶縁膜を介して薄い
フローティングゲート電極を設け、さらに薄いフローテ
ィングゲート電極の上部に一対の薄い絶縁膜を介して厚
いフローティングゲート電極を設ける。さらにソース、
ドレイン間に前記極めて薄い絶縁膜および前記薄い絶縁
膜よりも厚い絶縁膜を介して制御電極が形成された不揮
発性半導体メモリであって、極めて薄い絶縁膜を有する
ソース、ドレインを、制御電極からの１０Ｖ程度の電圧
印加によりソース、ドレインからのトンネル電流を流せ
る程度に極めて薄く形成し、薄いフローティングゲート
電極上部の薄い絶縁膜を有するソース、ドレインを、制
御電極からの１５Ｖ程度の電圧印加によりソース、ドレ
インからのトンネル電流を流せる程度に薄く形成する。
【０００６】この極めて薄い絶縁膜および薄い絶縁膜の
厚さはたとえば各々１０ｎｍ、１５ｎｍ程度が良いが、
少なくとも制御電極への１０Ｖ程度の電圧印加により、
ソース、ドレインから薄いフローティングゲート電極
に、トンネル電流が流れる厚さに設定する。また、制御
電極への１５Ｖの程度の電圧印加により、ソースとドレ
インの両方から薄い絶縁膜を通してフローティングゲー
ト電極にトンネル電流が流れる厚さに設定する。さら
に、ゲート絶縁膜の厚さは制御電極およびドレインへの
電圧印加によりソースからドレインに、チャネル電子が
流れる厚さ、たとえば２０ｎｍ程度に設定する。
厚さはたとえば各々１０ｎｍ、１５ｎｍ程度が良いが、
少なくとも制御電極への１０Ｖ程度の電圧印加により、
ソース、ドレインから薄いフローティングゲート電極
に、トンネル電流が流れる厚さに設定する。また、制御
電極への１５Ｖの程度の電圧印加により、ソースとドレ
インの両方から薄い絶縁膜を通してフローティングゲー
ト電極にトンネル電流が流れる厚さに設定する。さら
に、ゲート絶縁膜の厚さは制御電極およびドレインへの
電圧印加によりソースからドレインに、チャネル電子が
流れる厚さ、たとえば２０ｎｍ程度に設定する。
【０００７】
【作用】本発明の不揮発性半導体メモリは、一対の高濃
度不純物領域上部の絶縁膜とその上部の薄いフローティ
ングゲート電極を介して薄い絶縁膜が臨界点の異なる電
圧によりトンネル電流が流れるように極めて薄く、かつ
厚みが異なるよう形成されているため、制御電極に１０
Ｖ程度の電圧を印加する書き込み時には、この高濃度不
純物領域のソース、ドレインから薄いフローティングゲ
ート電極に電荷が注入され、１５Ｖ程度の電圧を印加す
る書き込み時にはこの高濃度不純物領域の両方、すなわ
ちソースおよびドレインから薄いフローティングゲート
電極と厚いフローティングゲート電極の両方に電荷が注
入される。また、一対の高濃度不純物領域間では少なく
ともチャネル電流が流れる程度に酸化膜が厚く形成され
ているため、制御電極に５V 、ドレインに１V 程度の電
圧を印加する読み出し時には、フローティングゲート電
極に書き込まれた電荷を保持したまま、ソースからドレ
インに必要かつ十分なチャネル電流が流れる。
度不純物領域上部の絶縁膜とその上部の薄いフローティ
ングゲート電極を介して薄い絶縁膜が臨界点の異なる電
圧によりトンネル電流が流れるように極めて薄く、かつ
厚みが異なるよう形成されているため、制御電極に１０
Ｖ程度の電圧を印加する書き込み時には、この高濃度不
純物領域のソース、ドレインから薄いフローティングゲ
ート電極に電荷が注入され、１５Ｖ程度の電圧を印加す
る書き込み時にはこの高濃度不純物領域の両方、すなわ
ちソースおよびドレインから薄いフローティングゲート
電極と厚いフローティングゲート電極の両方に電荷が注
入される。また、一対の高濃度不純物領域間では少なく
ともチャネル電流が流れる程度に酸化膜が厚く形成され
ているため、制御電極に５V 、ドレインに１V 程度の電
圧を印加する読み出し時には、フローティングゲート電
極に書き込まれた電荷を保持したまま、ソースからドレ
インに必要かつ十分なチャネル電流が流れる。
【０００８】
【実施例】以下本発明の一実施例の不揮発性メモリセル
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【０００９】図１(A)(B)(C)(D)は本発明の実施例におけ
る不揮発性半導体メモリの製法例、図２(A)(B)(C)(D)
(E) は不揮発性半導体メモリの書き込み時、読みだし
時、消去時の電極の制御と電荷との関係から半導体メモ
リの動作を示すものである。図３は、本発明の実施例に
おける不揮発性メモリセルの、読み出し時のチャネル電
流特性図である。図４は、本発明の実施例における不揮
発性半導体メモリの、書き込み時の制御電極からの印加
電圧の変化とそのときの注入電荷の変化の関係を示すも
のである。
る不揮発性半導体メモリの製法例、図２(A)(B)(C)(D)
(E) は不揮発性半導体メモリの書き込み時、読みだし
時、消去時の電極の制御と電荷との関係から半導体メモ
リの動作を示すものである。図３は、本発明の実施例に
おける不揮発性メモリセルの、読み出し時のチャネル電
流特性図である。図４は、本発明の実施例における不揮
発性半導体メモリの、書き込み時の制御電極からの印加
電圧の変化とそのときの注入電荷の変化の関係を示すも
のである。
【００１０】図１(A)(B)(C)(D)、図２(A)(B)(C)(D)(E)
において１は不揮発性半導体メモリ、１１はP 型シリコ
ン基板、１２は厚い熱酸化膜、１４はコントロールゲー
ト電極、１５は極めて薄い熱酸化膜、１６は薄い熱酸化
膜、１７は薄いフローティングゲート電極、１８は厚い
フローティングゲート電極、１９は層間膜、２０S はソ
ース電極、２０D はドレイン電極、２４はソース、２５
はドレイン、２８と３３はチャネル、２９は少量のエレ
クトロン、３０は多量のエレクトロン、３１は小さい寄
生抵抗、３２は大きい寄生抵抗を示す。
において１は不揮発性半導体メモリ、１１はP 型シリコ
ン基板、１２は厚い熱酸化膜、１４はコントロールゲー
ト電極、１５は極めて薄い熱酸化膜、１６は薄い熱酸化
膜、１７は薄いフローティングゲート電極、１８は厚い
フローティングゲート電極、１９は層間膜、２０S はソ
ース電極、２０D はドレイン電極、２４はソース、２５
はドレイン、２８と３３はチャネル、２９は少量のエレ
クトロン、３０は多量のエレクトロン、３１は小さい寄
生抵抗、３２は大きい寄生抵抗を示す。
【００１１】本発明の実施例を製法例とともに説明す
る。はじめに、この不揮発性半導体メモリの製法につい
て図１を用いて説明する。まず図１(A) に示すように、
導電型、たとえばP 型シリコン基板１１の全面にゲート
酸化膜、すなわち、厚い熱酸化膜１２を形成した後、ポ
リシリコンをCVD法により成長させてコントロールゲー
ト層を形成し、次に写真食刻法を用いてコントロールゲ
ート電極１４を所定のパターンにエッチングする。そし
て、このコントロールゲート電極１４をマスクとしてヒ
素イオンAs＋を注入して高濃度不純物領域、すなわちソ
ース２４、ドレイン２５を形成する。
る。はじめに、この不揮発性半導体メモリの製法につい
て図１を用いて説明する。まず図１(A) に示すように、
導電型、たとえばP 型シリコン基板１１の全面にゲート
酸化膜、すなわち、厚い熱酸化膜１２を形成した後、ポ
リシリコンをCVD法により成長させてコントロールゲー
ト層を形成し、次に写真食刻法を用いてコントロールゲ
ート電極１４を所定のパターンにエッチングする。そし
て、このコントロールゲート電極１４をマスクとしてヒ
素イオンAs＋を注入して高濃度不純物領域、すなわちソ
ース２４、ドレイン２５を形成する。
【００１２】次に図１(B) に示すように、全面に熱酸化
膜を形成し、写真食刻法を用いてソース２４、ドレイン
２５上部の絶縁膜を所定の厚みの極めて薄い熱酸化膜１
５になるようエッチングする。続けてポリシリコンをCV
D 法により成長させて薄いフローティングゲート層を形
成した後、異方性エッチングにより上記コントロールゲ
ート電極１４の側壁に薄いフローティングゲート電極１
７を形成する。次に図１(C) に示すように全面に薄い熱
酸化膜１６を形成し、写真食刻法を用いてソース２４、
ドレイン２５上部の上記薄い熱酸化膜１６をエッチング
し、結果としてゲート酸化膜よりも薄く形成する。続け
てポリシリコンをCVD 法により成長させて厚いフローテ
ィングゲート層を形成した後、異方性エッチングにより
上記コントロールゲート電極１４の側壁に厚いフローテ
ィングゲート電極１８を形成する。
膜を形成し、写真食刻法を用いてソース２４、ドレイン
２５上部の絶縁膜を所定の厚みの極めて薄い熱酸化膜１
５になるようエッチングする。続けてポリシリコンをCV
D 法により成長させて薄いフローティングゲート層を形
成した後、異方性エッチングにより上記コントロールゲ
ート電極１４の側壁に薄いフローティングゲート電極１
７を形成する。次に図１(C) に示すように全面に薄い熱
酸化膜１６を形成し、写真食刻法を用いてソース２４、
ドレイン２５上部の上記薄い熱酸化膜１６をエッチング
し、結果としてゲート酸化膜よりも薄く形成する。続け
てポリシリコンをCVD 法により成長させて厚いフローテ
ィングゲート層を形成した後、異方性エッチングにより
上記コントロールゲート電極１４の側壁に厚いフローテ
ィングゲート電極１８を形成する。
【００１３】次に図１(D) に示すように層間膜１９、ソ
ース電極２０S およびドレイン電極２０D を形成し、本
発明にかかわる不揮発性メモリセル１の構造を得る。次
にこの不揮発性半導体メモリの動作について図２を用い
て説明する。
ース電極２０S およびドレイン電極２０D を形成し、本
発明にかかわる不揮発性メモリセル１の構造を得る。次
にこの不揮発性半導体メモリの動作について図２を用い
て説明する。
【００１４】図２(A) に示すように上記の製法により得
られた不揮発性半導体メモリ１（ソース、ドレイン電極
は図示せず）のコントロールゲート電極１４とソース２
４とドレイン２５に各々に、たとえば１０ボルト、０ボ
ルト、０ボルト程度の電圧を印加すると、ソース２４、
ドレイン２５からみたコントロールゲート電極１４方向
へのゲート酸化膜、すなわち極めて薄い熱酸化膜１５の
エレクトロンに対するエネルギ障壁が実効的に低くな
り、薄いフローティングゲート電極１７とソース２４、
ドレイン２５各々との間をエレクトロンがトンネリング
し、図２(B) に示すように薄いフローティングゲート電
極１７に少量のエレクトロン２９が注入される。
られた不揮発性半導体メモリ１（ソース、ドレイン電極
は図示せず）のコントロールゲート電極１４とソース２
４とドレイン２５に各々に、たとえば１０ボルト、０ボ
ルト、０ボルト程度の電圧を印加すると、ソース２４、
ドレイン２５からみたコントロールゲート電極１４方向
へのゲート酸化膜、すなわち極めて薄い熱酸化膜１５の
エレクトロンに対するエネルギ障壁が実効的に低くな
り、薄いフローティングゲート電極１７とソース２４、
ドレイン２５各々との間をエレクトロンがトンネリング
し、図２(B) に示すように薄いフローティングゲート電
極１７に少量のエレクトロン２９が注入される。
【００１５】次に図２(C) に示すようにコントロールゲ
ート電極１４とソース２４とドレイン２５に各々にたと
えば１５ボルト、０ボルト、０ボルト程度の電圧を印加
すると、ソース２４およびドレイン２５からみたコント
ロールゲート電極１４方向へのゲート酸化膜、すなわち
薄い熱酸化膜１６のエレクトロンに対するエネルギ障壁
が実効的に低くなり、薄いフローティングゲート電極１
７とソース２４、ドレイン２５、厚いフローティングゲ
ート電極１８とソース２４、ドレイン２５各々との間を
エレクトロンがトンネリングし、薄いフローティングゲ
ート電極１７と厚いフローティングゲート電極１８に少
量のエレクトロン２９と多量のエレクトロン３０が注入
され、半導体メモリに２値の情報が書き込まれることに
なる。
ート電極１４とソース２４とドレイン２５に各々にたと
えば１５ボルト、０ボルト、０ボルト程度の電圧を印加
すると、ソース２４およびドレイン２５からみたコント
ロールゲート電極１４方向へのゲート酸化膜、すなわち
薄い熱酸化膜１６のエレクトロンに対するエネルギ障壁
が実効的に低くなり、薄いフローティングゲート電極１
７とソース２４、ドレイン２５、厚いフローティングゲ
ート電極１８とソース２４、ドレイン２５各々との間を
エレクトロンがトンネリングし、薄いフローティングゲ
ート電極１７と厚いフローティングゲート電極１８に少
量のエレクトロン２９と多量のエレクトロン３０が注入
され、半導体メモリに２値の情報が書き込まれることに
なる。
【００１６】次に図２(B)(C)に示すように不揮発性半導
体メモリ１のコントロールゲート電極１４にたとえば５
ボルト、ドレイン２４に１ボルト程度の電圧を各々印加
することによりチャネル２８、３３が形成される。この
チャネル電流値は図３に示すように薄いフローティング
ゲート電極１７と厚いフローティングゲート電極１８に
注入されている少量のエレクトロン２９と多量のエレク
トロン３０の量に起因するドレイン２５とソース２４の
小さい寄生抵抗３１、大きい寄生抵抗３２に支配され、
この値をもとに不揮発性半導体メモリ１の“２”と
“１”および“０”の状態を読み出す。
体メモリ１のコントロールゲート電極１４にたとえば５
ボルト、ドレイン２４に１ボルト程度の電圧を各々印加
することによりチャネル２８、３３が形成される。この
チャネル電流値は図３に示すように薄いフローティング
ゲート電極１７と厚いフローティングゲート電極１８に
注入されている少量のエレクトロン２９と多量のエレク
トロン３０の量に起因するドレイン２５とソース２４の
小さい寄生抵抗３１、大きい寄生抵抗３２に支配され、
この値をもとに不揮発性半導体メモリ１の“２”と
“１”および“０”の状態を読み出す。
【００１７】次に図２(E) に示すように不揮発性メモリ
セル１のコントロールゲート電極１４に−１５ボルト程
度の電圧を印加すると、薄いフローティングゲート電極
１７、厚いフローティングゲート電極１８から少量のエ
レクトロン２９、多量のエレクトロン３０がソース２４
およびドレイン２５にトンネリングにより放出され、半
導体メモリ１から消去される。
セル１のコントロールゲート電極１４に−１５ボルト程
度の電圧を印加すると、薄いフローティングゲート電極
１７、厚いフローティングゲート電極１８から少量のエ
レクトロン２９、多量のエレクトロン３０がソース２４
およびドレイン２５にトンネリングにより放出され、半
導体メモリ１から消去される。
【００１８】図４にコントロールゲート電極からの印加
電圧とフローティングゲート電極への注入電荷の２値化
の関係を示す。
電圧とフローティングゲート電極への注入電荷の２値化
の関係を示す。
【００１９】
【発明の効果】以上のように本発明によれば、高濃度不
純物間半導体基板上部の絶縁膜より薄い範囲で一対の高
濃度不純物領域上部に一対の縦積み構造で異なる厚さの
絶縁膜と異なる厚さのフローティングゲート電極を設け
ることにより、半導体メモリの多値化を容易に図る。さ
らにこのとき不揮発性半導体メモリの書き込み、読みだ
し、消去のための電気的制御は極めて単純化され、か
つ、フローティングゲート電極への注入および放出電荷
を精度良く制御することができる。また、高濃度不純物
領域からのトンネル電流は制御電極内には注入されず、
MOSFET特性は劣化しない。
純物間半導体基板上部の絶縁膜より薄い範囲で一対の高
濃度不純物領域上部に一対の縦積み構造で異なる厚さの
絶縁膜と異なる厚さのフローティングゲート電極を設け
ることにより、半導体メモリの多値化を容易に図る。さ
らにこのとき不揮発性半導体メモリの書き込み、読みだ
し、消去のための電気的制御は極めて単純化され、か
つ、フローティングゲート電極への注入および放出電荷
を精度良く制御することができる。また、高濃度不純物
領域からのトンネル電流は制御電極内には注入されず、
MOSFET特性は劣化しない。
【図１】本発明の一実施例における不揮発性半導体メモ
リの製法例を示す工程図
リの製法例を示す工程図
【図２】本発明の一実施例における不揮発性半導体メモ
リの書き込み、読み出し、消去の動作を示す断面図
リの書き込み、読み出し、消去の動作を示す断面図
【図３】本発明の一実施例における不揮発性半導体メモ
リの読み出し時のドレイン電流特性図
リの読み出し時のドレイン電流特性図
【図４】本発明の一実施例における不揮発性半導体メモ
リの書き込み時の制御電極からの印加電圧と注入電荷量
の関係図
リの書き込み時の制御電極からの印加電圧と注入電荷量
の関係図
【図５】従来例を示す側壁蓄積型不揮発性半導体メモリ
の断面図
の断面図
１ 不揮発性半導体メモリ １１ P 型シリコン基板 １２ 厚い熱酸化膜 １４ コントロールゲート電極 １５ 極めて薄い熱酸化膜 １６ 薄い熱酸化膜 １７ 薄いフローティングゲート電極 １８ 厚いフローティングゲート電極 １９ 層間膜
Claims (1)
- 【請求項１】第１導電型半導体基板に第２導電型の一対
の高濃度不純物領域と、前記不純物領域の上部に一対の
極めて薄い絶縁膜を介して薄いフローティングゲート電
極を設け、前記薄いフローティングゲート電極の上部に
一対の薄い絶縁膜を介して厚いフローティングゲート電
極を設け、前記一対の高濃度不純物領域間に前記第１導
電型半導体基板上に前記極めて薄い絶縁膜および前記薄
い絶縁膜よりも厚い絶縁膜を介して、制御電極が形成さ
れてなる不揮発性半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118896A JPH06334192A (ja) | 1993-05-21 | 1993-05-21 | 不揮発性半導体メモリ |
| US08/245,253 US5424979A (en) | 1992-10-02 | 1994-05-17 | Non-volatile memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118896A JPH06334192A (ja) | 1993-05-21 | 1993-05-21 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334192A true JPH06334192A (ja) | 1994-12-02 |
Family
ID=14747849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5118896A Pending JPH06334192A (ja) | 1992-10-02 | 1993-05-21 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334192A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020019139A (ko) * | 2000-09-05 | 2002-03-12 | 황인길 | 반도체 소자 및 그 제조 방법 |
| US6469343B1 (en) * | 1998-04-02 | 2002-10-22 | Nippon Steel Corporation | Multi-level type nonvolatile semiconductor memory device |
| JP2004228571A (ja) * | 2003-01-22 | 2004-08-12 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ型不揮発性メモリ及びその製造方法 |
-
1993
- 1993-05-21 JP JP5118896A patent/JPH06334192A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605839B2 (en) | 1997-04-25 | 2003-08-12 | Nippon Steel Corporation | Multi-level type nonvolatile semiconductor memory device |
| US6649542B2 (en) | 1997-04-25 | 2003-11-18 | Nippon Steel Corporation | Multi-level type nonvolatile semiconductor memory device |
| US6469343B1 (en) * | 1998-04-02 | 2002-10-22 | Nippon Steel Corporation | Multi-level type nonvolatile semiconductor memory device |
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