JPH06334537A - 不確定性除去機能付きシリアル／パラレル変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、不確定性除去機能付きシリアル／
パラレル変換回路に関し、瞬時にパラレル／シリアル変
換前のパラレル信号と同一のデータ配列に信号を並べ換
えることができるようにすることを目的とする。 【構成】 パラレル／シリアル変換されたシリアル信号
をパラレル信号に変換するシリアル／パラレル変換部１
と、シリアル／パラレル変換部１で変換されたパラレル
信号をシリアル信号に変換するパラレル／シリアル変換
部２と、パラレル／シリアル変換部２からのシリアル信
号と、シリアル／パラレル変換部１へ入力されるシリア
ル信号とを比較して、シリアル／パラレル変換部１での
変換が所定のタイミングで行なわれたかどうかを判定す
る比較・判定部３と、比較・判定部３での比較・判定結
果に基づき、シリアル／パラレル変換部１での変換が所
定のタイミングで行なわれていない場合に、シリアル／
パラレル変換部１からのパラレル信号を訂正する訂正部
４とをそなえるように構成する。

Description

【発明の詳細な説明】

【０００１】 （目次） 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（図１〜図３） 作用（図１〜図３） 実施例（図４〜図１２） ・第１実施例の説明（図４，図５） ・第２実施例の説明（図６〜図８） ・第３実施例の説明（図９，図１０） ・第４実施例の説明（図１１，図１２） ・その他 発明の効果

【０００２】

【産業上の利用分野】本発明は、有線伝送路と無線伝送
路とが併存した通信システム中あるいは複数の有線伝送
路が結合した通信システム中等に用いて好適な、不確定
性除去機能付きシリアル／パラレル変換回路に関する。

【０００３】

【従来の技術】従来より、例えば有線による複数の通信
区間どうしを、無線による通信区間で中継することがし
ばしば行なわれている。そして、この無線による通信区
間においては、有線伝送路からの情報は、所定の変複調
方式に基づいて信号変換が行なわれて送受信されるよう
になっている。

【０００４】このような無線伝送を行なう場合において
は、変復調方式によって、伝送路の本数が限定される。
例えば１６ＱＡＭ方式を採用する場合は、４本の伝送路
でのみ通信が行なわれる。この場合においては、上記の
ような通信システムにおいて、例えば８本の有線伝送路
からの信号を、パラレル／シリアル変換することにより
多重化し、無線区間において上記した４本の伝送路によ
り送信されるようになっている。

【０００５】また、受信側においては、この４本の伝送
路からの信号をシリアル／パラレル変換することにより
分離化し、再び８本の有線伝送路により信号が伝送され
るようになっている。従って、有線区間と無線区間との
境界において、シリアル／パラレル変換回路あるいはパ
ラレル／シリアル変換回路を用いることにより、通信が
行なえるようになっている。

【０００６】例えば、前述したような８本の有線伝送路
に、変復調方式が１６ＱＡＭの無線区間が中継している
場合において、有線伝送路からの信号が無線伝送路に転
送される境界部には、２本のパラレルデータを１本のシ
リアルデータとするパラレル／シリアル変換回路が４個
設けられるとともに、無線伝送路からの信号が有線伝送
路に転送される境界部には、１本のシリアルデータを２
本のパラレルデータとするシリアル／パラレル変換回路
が４個設けられている。

【０００７】ここで用いるシリアル／パラレル変換回路
において、従来のものによれば、シリアルクロックを２
分周してパラレルクロックを形成してパラレルデータに
変換する。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
ように、パラレル／シリアル変換回路にてシリアル信号
に変換されたものについて再びパラレル信号に変換する
ときに、従来のシリアル／パラレル変換回路を用いる
と、パラレル用クロックの分周タイミングがシリアルデ
ータのどこからスタートするのかが不明であるため、パ
ラレルデータの並べ変えが２通り存在する。

【０００９】このため、無線区間内で信号を伝送する
際、送信側と受信側で異なるデータ配列となる可能性
（データ配列の不確定性）がある。そこで、このデータ
配列が正しいかどうかを判定するのにフレーム同期など
を用いて一定時間同期が取れていない、即ちデータ配列
が一致していない場合に信号の並べ換えを行なうという
手法が考えられるが、これでは時間がかかり、また回線
品質が悪い時の誤同期時に対応出来ず、通信を適正に行
なうことができないという課題がある。

【００１０】本発明は、このような課題に鑑み創案され
たもので、瞬時にパラレル／シリアル変換前のパラレル
信号と同一のデータ配列に信号を並べ換えることができ
る不確定性除去機能付きシリアル／パラレル変換回路を
提供することを目的とする。

【００１１】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１はシリアル／パラレル
変換部であり、このシリアル／パラレル変換部１は、パ
ラレル／シリアル変換されたシリアル信号をパラレル信
号に変換するものである。また、２はパラレル／シリア
ル変換部であり、このパラレル／シリアル変換部２は、
シリアル／パラレル変換部１で変換されたパラレル信号
をシリアル信号に変換するものである。

【００１２】３は比較・判定部であり、この比較・判定
部３は、パラレル／シリアル変換部２からのシリアル信
号と、シリアル／パラレル変換部１へ入力されるシリア
ル信号とを比較して、シリアル／パラレル変換部１での
変換が所定のタイミングで行なわれたかどうかを判定す
るものである。４は訂正部であり、この訂正部４は、比
較・判定部３での比較・判定結果に基づき、シリアル／
パラレル変換部１での変換が所定のタイミングで行なわ
れていない場合に、シリアル／パラレル変換部１からの
パラレル信号を訂正するものである（請求項１）。

【００１３】さらに、５は遅延部であり、この遅延部５
は、比較・判定部３の入力側に設けられ、パラレル／シ
リアル変換部２からのシリアル信号との比較タイミング
を調整するために、シリアル／パラレル変換部１へ入力
されるシリアル信号を所定時間だけ遅延させて比較・判
定部３へ入力させるものである（請求項２）。また、６
も遅延部であり、この遅延部６は、訂正部４の入力側に
設けられ、シリアル／パラレル変換部１からのパラレル
信号の訂正タイミングを調整するために、シリアル／パ
ラレル変換部１からのパラレル信号を所定時間だけ遅延
させて訂正部４へ入力させるものである（請求項３）。

【００１４】さらに、７は位相調整部であり、この位相
調整部７は、パラレル／シリアル変換部２の入力側に設
けられ、シリアル／パラレル変換部１からのパラレル信
号の位相を調整してパラレル／シリアル変換部２へ入力
させるものである（請求項４）。また、図２も本発明の
原理ブロック図であり、この図２において、１ａ，１ｂ
はそれぞれ第１シリアル／パラレル変換部，第２シリア
ル／パラレル変換部であり、これら第１シリアル／パラ
レル変換部１ａ，第２シリアル／パラレル変換部１ｂ
は、パラレル／シリアル変換されたシリアル信号をそれ
ぞれ異なった分周タイミングでパラレル信号に変換する
ものである。

【００１５】また、２はパラレル／シリアル変換部であ
り、このパラレル／シリアル変換部２は、上記の第１シ
リアル／パラレル変換部１ａおよび第２シリアル／パラ
レル変換部１ｂのうちの一方のシリアル／パラレル変換
部（この場合においては、第２シリアル／パラレル変換
部１ｂ）で変換されたパラレル信号をシリアル信号に変
換するものである。

【００１６】３は比較・判定部であり、この比較・判定
部３は、パラレル／シリアル変換部２からのシリアル信
号と、第１シリアル／パラレル変換部１ａおよび第２シ
リアル／パラレル変換部１ｂへ入力されるシリアル信号
とを比較して、一方のシリアル／パラレル変換部での変
換が所定のタイミングで行なわれたかどうかを判定する
ものである。

【００１７】８は選択部であり、この選択部８は、比較
・判定部３での比較・判定結果に基づき、一方のシリア
ル／パラレル変換部での変換が所定のタイミングで行な
われている場合には、一方のシリアル／パラレル変換部
からのパラレル信号を選択するとともに、一方のシリア
ル／パラレル変換部での変換が所定のタイミングで行な
われていない場合には、上記の第１シリアル／パラレル
変換部１ａおよび第２シリアル／パラレル変換部１ｂの
うちの他方のシリアル／パラレル変換部（この場合にお
いては、第１シリアル／パラレル変換部１ａ）からのパ
ラレル信号を選択するものである（請求項５）。

【００１８】また、５は遅延部であり、この遅延部５
は、比較・判定部３の入力側に設けられ、パラレル／シ
リアル変換部２からのシリアル信号との比較タイミング
を調整するために、上記の第１シリアル／パラレル変換
部１ａおよび第２シリアル／パラレル変換部１ｂへ入力
されるシリアル信号を所定時間だけ遅延させて比較・判
定部３へ入力させるものである（請求項６）。

【００１９】さらに、９ａ，９ｂはそれぞれ第１遅延
部，第２遅延部であり、これら第１遅延部９ａおよび第
２遅延部９ｂは、選択部８の入力側に設けられ、上記の
第１シリアル／パラレル変換部１ａおよび第２シリアル
／パラレル変換部１ｂからのパラレル信号をそれぞれ所
定時間だけ遅延させて選択部８へ入力させるものである
（請求項７）。

【００２０】また、７ｂは位相調整部であり、この位相
調整部７ｂは、パラレル／シリアル変換部２の入力側に
設けられ、一方のシリアル／パラレル変換部からのパラ
レル信号の位相を調整してパラレル／シリアル変換部２
へ入力させるものである（請求項８）。さらに、７ａは
位相調整部であり、この位相調整部７ａは、他方のシリ
アル／パラレル変換部の出力側に設けられ、パラレル信
号の位相を調整するものである（請求項９）。

【００２１】また、図３も本発明の原理ブロック図であ
り、この図３において、１０はシリアル／パラレル変換
部であり、このシリアル／パラレル変換部１０は、パラ
レル／シリアル変換されたシリアル信号を入力クロック
タイミングに従ってパラレル信号に変換するものであ
り、入力クロックタイミングを反転させうるクロックタ
イミング反転部１０ａを有している。

【００２２】２はパラレル／シリアル変換部であり、こ
のパラレル／シリアル変換部２は、シリアル／パラレル
変換部１０で変換されたパラレル信号をシリアル信号に
変換するものである。３は比較・判定部であり、この比
較・判定部３は、パラレル／シリアル変換部２からのシ
リアル信号と、シリアル／パラレル変換部１０へ入力さ
れるシリアル信号とを比較して、シリアル／パラレル変
換部１０での変換が所定のタイミングで行なわれたかど
うかを判定するものである。

【００２３】１１は制御部であり、この制御部１１は、
比較・判定部３での比較・判定結果に基づき、シリアル
／パラレル変換部１０での変換が所定のタイミングで行
なわれていない場合に、シリアル／パラレル変換部１０
におけるクロックタイミング反転部１０ａでの入力クロ
ックタイミングを反転させるように制御するものである
（請求項１０）。

【００２４】さらに、５は遅延部であり、この遅延部５
は、比較・判定部３の入力側に設けられて、パラレル／
シリアル変換部２からのシリアル信号との比較タイミン
グを調整するために、シリアル／パラレル変換部１０へ
入力されるシリアル信号を所定時間だけ遅延させて比較
・判定部３へ入力させるものである（請求項１１）。ま
た、７は位相調整部であり、この位相調整部７は、パラ
レル／シリアル変換部２の入力側に設けられて、シリア
ル／パラレル変換部１０からのパラレル信号の位相を調
整してパラレル／シリアル変換部２へ入力させるもので
ある（請求項１２）。

【００２５】

【作用】上述の、図１に示した本発明の不確定性除去機
能付きシリアル／パラレル変換回路では、パラレル／シ
リアル変換されたシリアル信号は、まずシリアル／パラ
レル変換部１にてパラレル信号に変換される。次に、こ
のパラレル信号は、位相調整部７において位相が調整さ
れた後、パラレル／シリアル変換部２でシリアル信号に
変換される。

【００２６】そして、比較・判定部３では、パラレル／
シリアル変換部２で変換されたシリアル信号とシリアル
／パラレル変換部１に入力するシリアル信号とを比較し
て、シリアル／パラレル変換部１での変換が所定のタイ
ミングで行なわれたかどうかを判定する。ここで、比較
・判定部３に入力するシリアル信号については、パラレ
ル／シリアル変換部２からのシリアル信号との比較タイ
ミングを調整するため、遅延部５により所定時間だけ遅
延させている。

【００２７】そして、訂正部４では、比較・判定部３で
の比較判定結果に基づき、シリアル／パラレル変換部１
での変換が所定のタイミングで行なわれていない場合
に、シリアル／パラレル変換部１からのパラレル信号を
訂正して出力する。この際、訂正部４に入力するシリア
ル／パラレル変換部１からのパラレル信号については、
シリアル／パラレル変換部１からのパラレル信号の訂正
タイミングを調整するため、遅延部６により所定時間だ
け遅延されている（請求項１〜４）。

【００２８】また、図２に示した本発明の不確定性除去
機能付きシリアル／パラレル変換回路では、パラレル／
シリアル変換されたシリアル信号を、第１シリアル／パ
ラレル変換部１ａ及び第２シリアル／パラレル変換部１
ｂにより、それぞれ異なる分周タイミングでパラレル信
号に変換する。第１シリアル／パラレル変換部１ａで変
換されたパラレル信号は、位相調整部７ａで位相が調整
され、第１遅延部９ａで所定時間だけ遅延されて選択部
８に出力され、第２シリアル／パラレル変換部１ｂにつ
いても、位相調整部７ｂ及び第２遅延部９ｂで同様の信
号処理が施されて選択部８に出力される。

【００２９】そして、パラレル／シリアル変換部２で
は、上記の第１シリアル／パラレル変換部１ａ及び第２
シリアル／パラレル変換部１ｂのうちの一方のシリアル
／パラレル変換部（この場合においては、第２シリアル
／パラレル変換部１ｂ）で変換されたパラレル信号につ
いて、位相調整部７ｂにて位相が調整されたものをシリ
アル信号に変換する。

【００３０】比較・判定部３では、パラレル／シリアル
変換部２からのシリアル信号と、第１シリアル／パラレ
ル変換部１ａ及び第２シリアル／パラレル変換部１ｂに
入力されるシリアル信号とを比較して、上記の一方のシ
リアル／パラレル変換部での変換が所定のタイミングで
行なわれたかどうかを判定する。また、第１シリアル／
パラレル変換部１ａ及び第２シリアル／パラレル変換部
１ｂに入力されるシリアル信号は、遅延部５で所定時間
だけ遅延させて比較・判定部３に入力することにより、
パラレル／シリアル変換部２からのシリアル信号との比
較タイミングを調整している。

【００３１】そして、選択部８では、この比較・判定部
３による比較判定結果に基づいて、上記の一方のシリア
ル／パラレル変換部での変換が所定のタイミングで行な
われている場合には、そのシリアル／パラレル変換部か
らのパラレル信号を選択するとともに、一方のシリアル
／パラレル変換部での変換が所定のタイミングで行なわ
れていない場合には、上記の第１シリアル／パラレル変
換部１ａ及び第２シリアル／パラレル変換部１ｂのうち
の他方のシリアル／パラレル変換部（この場合において
は、第１シリアル／パラレル変換部１ａ）からのパラレ
ル信号を選択して出力する（請求項５〜９）。

【００３２】さらに、図３に示した本発明の不確定性除
去機能付きシリアル／パラレル変換回路によれば、シリ
アル／パラレル変換部１０で、パラレル／シリアル変換
されたシリアル信号を入力クロックタイミングに従って
パラレル信号に変換する。シリアル／パラレル変換部１
０で変換されたパラレル信号は、位相調整部７で位相が
調整されてパラレル／シリアル変換部２に入力する。パ
ラレル／シリアル変換部２に入力したパラレル信号はシ
リアル信号に変換されて比較・判定部５に出力される。

【００３３】比較・判定部３では、このパラレル／シリ
アル変換部２からのシリアル信号と、シリアル／パラレ
ル変換部１０に入力するパラレル／シリアル変換された
シリアル信号について、遅延部５にて所定時間だけ遅延
されたものとを比較して、シリアル／パラレル変換部１
０での変換が所定のタイミングで行なわれたかどうかを
判定する。

【００３４】そして、制御部１１では、比較・判定部３
からの比較・判定結果に基づいて、シリアル／パラレル
変換部１０での変換が所定のタイミングで行なわれてい
ない場合に、入力クロックタイミングを反転させるよう
に制御する。すなわち、シリアル／パラレル変換部１０
が、制御部１１からの入力クロックタイミングを反転さ
せるような制御を受けると、クロックタイミング反転部
１０ａによって入力クロックタイミングを反転させてい
る（請求項１０〜１２）。

【００３５】

【実施例】以下、図面を参照して本発明の実施例を説明
する。 （ａ）第１実施例の説明 図４は本発明の第１実施例にかかる不確定性除去機能付
きシリアル／パラレル変換回路を示すブロック図であ
り、この図４に示す不確定性除去機能付きシリアル／パ
ラレル変換回路は、例えば有線区間と無線区間とが併存
する通信システムにおいて、この有線区間と無線区間と
の境界で用いることができるものであって、シリアル／
パラレル変換部２１，パラレル／シリアル変換部２２，
比較・判定部２３，訂正部２４，遅延部２５，２６及び
位相調整部２７，２８をそなえている。

【００３６】ここで、このシリアル／パラレル変換部２
１は、パラレル／シリアル変換されたシリアル信号をパ
ラレル信号に変換するものであり、４つのフリップフロ
ップ７１〜７４をそなえて構成されている。フリップフ
ロップ７２は、入力クロックを２分周することにより、
シリアルクロックの２倍の周期の、位相の相反する２種
類のクロック（シグナルＳ２，Ｓ３）を生成して、パラ
レル信号用のクロックとして用いるようになっている。

【００３７】これにより、シリアル信号がフリップフロ
ップ７１に入力すると、フリップフロップ７３，７４の
出力（シグナルＳ４，Ｓ５）がパラレル信号として位相
調整部２７に出力されるようになっている。位相調整部
２７は、シリアル／パラレル変換部２１からのパラレル
信号の位相を調整してパラレル／シリアル変換部２２へ
入力させるものであって、フリップフロップ８６，８７
をそなえて構成されている。

【００３８】また、パラレル／シリアル変換部２２は、
シリアル／パラレル変換部２１でパラレル信号に変換さ
れ、位相調整部２７で位相の調整されたパラレル信号
（シグナルＳ６，Ｓ７）をシリアル信号に変換するもの
であって、セレクタ７５をそなえている。ところで、遅
延部２５は、パラレル／シリアル変換部２２からのシリ
アル信号との比較タイミングを調整するために、シリア
ル／パラレル変換部２１へ入力されるシリアル信号を所
定時間だけ遅延させて比較・判定部２３に出力するもの
であって、３つのフリップフロップ７９〜８１がタンデ
ムに設けられている。

【００３９】比較・判定部２３は、パラレル／シリアル
変換部２２からのシリアル信号と、シリアル／パラレル
変換部２１へ入力されるシリアル信号について遅延部２
５にて遅延されたものとを比較して、シリアル／パラレ
ル変換部２１での変換が所定のタイミングで行なわれた
かどうかを判定するものであって、排他的論理和回路
（ＥＸ−ＯＲ）７６をそなえている。

【００４０】具体的には、上記の２種類のシリアル信号
が同位相で入力している場合は、ビット情報の「０」を
出力し、位相が反転している場合は、ビット情報の
「１」を出力するようになっている。また、２９はシリ
アル／パラレル変換部であり、このシリアル／パラレル
変換部２９は、比較・判定部２３からの比較判定結果と
してのシリアル信号を、フリップフロップ７２から出力
される位相の相反する信号（シグナルＳ２，Ｓ３）をク
ロックとして用いることにより、パラレル信号とするも
のであって、シグナルＳ２を入力クロックとするフリッ
プフロップ８２とシグナルＳ３を入力クロックとするフ
リップフロップ８３をそなえている。

【００４１】遅延部２６は、シリアル／パラレル変換部
２１からのパラレル信号について、訂正部２４での訂正
タイミングを調整するために、所定時間遅延させるもの
であって、それぞれ入力クロックの相反するフリップフ
ロップ８４，８５をそなえている。ここで、フリップフ
ロップ８４はフリップフロップ７３からの出力をデータ
として入力し、フリップフロップ８５はフリップフロッ
プ７４からの出力をデータとして入力するようになって
いる。

【００４２】訂正部２４は、比較・判定部２３での比較
・判定結果に基づき、シリアル／パラレル変換部２１で
の変換が所定のタイミングで行なわれていない場合に、
シリアル／パラレル変換部２１からのパラレル信号を訂
正するものであって、排他的論理和回路７７，７８をそ
なえている。すなわち、排他的論理和回路７７では、比
較判定結果としてのフリップフロップ８２からの出力
と、シリアル／パラレル変換部２１からのパラレル信号
の１出力としてのフリップフロップ８４からの出力とを
入力するとともに、排他的論理和回路７８では、比較判
定結果としてのフリップフロップ８３からの出力と、シ
リアル／パラレル変換部２１からのパラレル信号の１出
力としてのフリップフロップ８４からの出力とを入力
し、これら２つの信号が異なっている場合に、遅延部２
６からの信号を訂正して出力するようになっている。

【００４３】位相調整部２８は、パラレル信号の出力と
しての排他的論理和回路７７，７８の出力について、位
相を調整して出力するものであり、同一のクロックで作
動するフリップフロップ８８，８９をそなえている。上
述の構成による、本発明の第１実施例としての不確定性
除去機能付きシリアル／パラレル変換回路の動作を図５
に示すタイムチャートを用いて説明する。

【００４４】すなわち、シリアル／パラレル変換部２１
にデータＤ１とクロックＣ１とが入力されると、フリッ
プフロップ７１からはシグナルＳ１が出力される。そし
て、フリップフロップ７２では、クロックＣ１が２分周
されることにより、クロックＣ１の２倍の周期を持つ、
互いに位相の相反する２種類のパラレルクロックとして
のシグナルＳ２，Ｓ３が出力される。

【００４５】そして、フリップフロップ７３では、デー
タとしてフリップフロップ７１からのシグナルＳ１を入
力し、クロックとしてフリップフロップ７２からのシグ
ナルＳ２を入力することにより、シグナルＳ４を出力す
る。さらに、フリップフロップ７４では、データとして
フリップフロップ７１からのシグナルＳ１を入力し、ク
ロックとしてフリップフロップ７２からのシグナルＳ３
を入力することにより、シグナルＳ５を出力する。

【００４６】従って、このシリアル／パラレル変換部２
１の出力としてのパラレル信号は、シグナルＳ４，Ｓ５
のようになる。このパラレル信号の符号長は、クロック
Ｃ１の２倍の周期を持つシグナルＳ２，Ｓ３をクロック
として用いているため、データＤ１の２倍になる。そし
て、このシリアル／パラレル変換部２１の出力としての
パラレル信号は、位相調整部２７に入力する。つまり、
シグナルＳ４，Ｓ５は、それぞれフリップフロップ８
６，８７に入力し、位相が調整されたシグナルＳ６，Ｓ
７が出力される。

【００４７】つまり、シリアル／パラレル変換部２１の
出力としてのシグナルＳ４，Ｓ５は位相がずれているた
め、位相を調整することによりシグナルＳ６，Ｓ７を得
て、このシグナルＳ６，Ｓ７を用いることによりパラレ
ル／シリアル変換部２２にてパラレル／シリアル変換を
行なうことができる。このパラレル／シリアル変換部２
２では、入力するシグナルＳ６，Ｓ７からシグナルＳ８
が出力として得られる。即ち、セレクタ７５は、シグナ
ルＳ３の立ち上がり部においてシグナルＳ６を選択し、
シグナルＳ３の立ち下がり部においてシグナルＳ７を選
択することにより、シグナルＳ８のようなシリアル信号
が出力されるのである。

【００４８】ところで、比較・判定部２３では、このシ
グナルＳ８を入力するとともに、シリアル／パラレル変
換部２１に入力するシリアル信号をも入力している。こ
のシリアル信号は、フリップフロップ７１により入力デ
ータＤ１をクロックＣ１で打ち直されたシグナルＳ１
を、遅延部２５におけるフリップフロップ７９〜８１に
より遅延させて得たシグナルＳ９である。

【００４９】そして、比較・判定部２３における排他的
論理和回路７６では、入力するシグナルＳ８とＳ９とを
比較して、同位相で入力している場合は、シリアル／パ
ラレル変換部２１による変換が希望するタイミングで行
なわれたと判定し、ビット情報の「０」を出力する一方
で、位相が反転している場合は、希望するタイミングで
ないと判定し、ビット情報の「１」を出力する。

【００５０】この例では、シグナルＳ８とシグナルＳ９
とは位相がずれているので、シグナルＳ１０としてビッ
ト情報の「１」が出力されている。そして、シリアル／
パラレル変換部２９では、比較・判定部２３からシグナ
ルＳ１０について、シグナルＳ２をクロックとしてフリ
ップフロップ８２で打ち直すとともに（シグナルＳ１
１）、シグナルＳ３をクロックとしてフリップフロップ
８３で打ち直し（シグナルＳ１２）、これらをパラレル
信号として訂正部２４に出力する。

【００５１】ところで、シリアル／パラレル変換部２１
からのパラレル信号については、シグナルＳ２をクロッ
クとしてフリップフロップ８２で打ち直すとともに（シ
グナルＳ１３）、シグナルＳ３をクロックとしてフリッ
プフロップ８３で打ち直して（シグナルＳ１４）、これ
らを訂正部２４に出力することにより所定時間遅延さ
せ、訂正部２４での訂正タイミングを調整している。

【００５２】そして、訂正部２４では、排他的論理和回
路７７が比較判定結果としてのシグナルＳ１１とシリア
ル／パラレル変換部２１の１出力としてのシグナルＳ１
３とを入力するとともに、排他的論理和回路７８でも同
様にシグナルＳ１２とシグナルＳ１４とを入力し、パラ
レル信号を訂正して出力する（シグナルＳ１５，Ｓ１
６）。

【００５３】なお、訂正されたパラレル信号であるシグ
ナルＳ１５，Ｓ１６は、位相調整部２８において、同一
のクロックを用いてフリップフロップ８８，８９により
位相が調整される（シグナルＳ１７，Ｓ１８）。このよ
うに、本実施例によれば、例えば有線区間と無線区間と
が併存するような通信システムにおいて、有線区間と有
線区間とを無線区間が中継して通信を行なう場合等のよ
うに、パラレル／シリアル変換したシリアル信号を無線
区間で転送し、再びシリアル／パラレル変換して有線区
間で伝送する場合において、無線区間の回線品質によら
ず、不確定性を除去し、瞬時に且つ確実に希望とする信
号の並びにシリアル／パラレル変換が行なえ、変換の精
度，変換速度を向上できる利点がある。

【００５４】さらに、有線区間から無線区間に移ると
き、パラレル／シリアル変換したシリアル信号に、挿入
ビット等を入れる必要がなく、より少量の情報量で通信
が行なえる利点もある。 （ｂ）第２実施例の説明 次に、本発明の第２実施例を説明する。

【００５５】図６は本発明の第２実施例にかかる不確定
性除去機能付きシリアル／パラレル変換回路を示す図で
ある。第１実施例にかかる不確定性除去機能付きシリア
ル／パラレル変換回路は、シリアル信号を２出力のパラ
レル信号に変換するものであるが、本実施例にかかる不
確定性除去機能付きシリアル／パラレル変換回路では、
シリアル信号を３出力のパラレル信号に変換する点が異
なる。

【００５６】すなわち、本実施例にかかる回路は、例え
ば有線区間と無線区間とが併存する通信システムにおい
て、第１実施例のものと同様に用いることができるもの
である。従って、各構成要素を機能的に着目すれば、基
本的に第１実施例と同様であり、パラレル信号を３出力
とすることに対応して設計されたことのみが異なってい
る。

【００５７】つまり、この図６において、３１はシリア
ル／パラレル変換部であり、このシリアル／パラレル変
換部３１は、前述の第１実施例におけるシリアル／パラ
レル変換部２１に対応するが、３出力のパラレル信号を
出力するものであって、フリップフロップ９１〜９５を
そなえている。ここで、フリップフロップ９２は、入力
クロックを３分周することにより、シリアルクロックの
３倍の周期の、位相の異なる３種類のクロックを生成し
て、パラレル信号用のクロックとして用いるようになっ
ている。

【００５８】これにより、シリアル信号がフリップフロ
ップ９１に入力すると、フリップフロップ９３〜９５の
出力がパラレル信号として位相調整部３７に出力される
ようになっている。位相調整部３７は、前述の第１実施
例における位相調整部２７に対応するものであって、フ
リップフロップ１１１〜１１３をそなえている。

【００５９】また、パラレル／シリアル変換部３２は、
シリアル／パラレル変換部３１で変換された３出力のパ
ラレル信号をシリアル信号に変換するものであって、セ
レクタ９６をそなえており、第１実施例におけるパラレ
ル／シリアル変換部２２に対応している。ところで、３
５は遅延部であり、この遅延部３５は、前述の第１実施
例における遅延部２５に対応するものであり、４つのフ
リップフロップ１０１〜１０４がタンデムに設けられて
いる。

【００６０】比較・判定部３３は、前述の第１実施例に
おける比較・判定部２３と同様の機能を有するものであ
り、排他的論理和回路（ＥＸ−ＯＲ）９７をそなえてい
る。また、３９はシリアル／パラレル変換部であり、こ
のシリアル／パラレル変換部３９は、第１実施例におけ
るシリアル／パラレル変換部２９に対応するものである
が、比較・判定部３３からの比較判定結果を３出力のパ
ラレル信号とするために、３つのフリップフロップ１０
５〜１０７をそなえている。

【００６１】３６は遅延部であり、この遅延部３６は、
第１実施例における遅延部２６に対応するものである
が、シリアル／パラレル変換部３１から入力するパラレ
ル信号に対応するために、同一のクロックを有する３つ
のフリップフロップ１０８〜１１０をそなえている。こ
こで、フリップフロップ１０８はフリップフロップ９３
からの出力をデータとして入力し、フリップフロップ１
０９はフリップフロップ９４からの出力をデータとして
入力し、フリップフロップ１１０はフリップフロップ９
５からの出力をデータとして入力するようになってい
る。

【００６２】３４は訂正部であり、この訂正部３４は前
述の第１実施例における訂正部２４に対応するものであ
るが、この訂正部３４についても、３出力のパラレル信
号を得るために、３つの排他的論理和回路９８〜１００
をそなえている。すなわち、排他的論理和回路９８で
は、比較判定結果としてのフリップフロップ１０５から
の出力と、シリアル／パラレル変換されたパラレル信号
の１出力としてのフリップフロップ１０８からの出力と
を入力し、排他的論理和回路９９では、比較判定結果と
してのフリップフロップ１０６からの出力と、シリアル
／パラレル変換されたパラレル信号の１出力としてのフ
リップフロップ１０９からの出力とを入力し、排他的論
理和回路１００では、比較判定結果としてのフリップフ
ロップ１０７からの出力と、シリアル／パラレル変換さ
れたパラレル信号の１出力としてのフリップフロップ１
１０からの出力とを入力し、これら２つの信号が異なっ
ている場合に、遅延部３６からの信号を訂正して出力す
るようになっている。

【００６３】３８は位相調整部であり、この位相調整部
３８は、前述の第１実施例における位相調整部２８に対
応するものであって、同一のクロックで作動する３つの
フリップフロップ１１４〜１１６をそなえている。上述
の構成による、本発明の第２実施例としての不確定性除
去機能付きシリアル／パラレル変換回路の動作を、図
７，図８に示すタイムチャートを用いて説明する。

【００６４】すなわち、シリアル／パラレル変換部３１
にデータＤ２とクロックＣ２とが入力すると、フリップ
フロップ７１からはシグナルＳ２１が出力される（図７
参照）。そして、フリップフロップ７２では、クロック
Ｃ２が３分周されることにより、クロックＣ２の３倍の
周期を持つ、異なる３種類のパラレルクロック（図７に
おけるシグナルＳ２２〜Ｓ２４）が出力される。

【００６５】そして、フリップフロップ９３〜９５で
は、ともにデータとしてフリップフロップ７１からのシ
グナルＳ２１を入力するが、クロックとしてはそれぞ
れ、シグナルＳ２２〜Ｓ２４を入力している。このた
め、これらフリップフロップ９３〜９５の出力は、それ
ぞれシグナルＳ２５〜Ｓ２７となっている。また、この
パラレル信号の符号長は、クロックＣ２の３倍の周期を
持つシグナルＳ２２〜Ｓ２４をクロックとして用いてい
るため、データＤ２の３倍になる。

【００６６】そして、このシリアル／パラレル変換部３
１の出力としてのパラレル信号（シグナルＳ２５〜Ｓ２
７）は、位相調整部３７に入力する。つまり、シグナル
Ｓ２５〜Ｓ２７は、それぞれフリップフロップ１１１〜
１１３に入力し、位相が調整されたシグナルＳ２８〜Ｓ
３０として出力される。また、パラレル／シリアル変換
部３２では、クロックとしてシグナルＳ２２〜２４を用
いて、入力するシグナルＳ２８〜Ｓ３０からシグナルＳ
３１が出力として得られる。つまり、セレクタ９６で
は、シグナルＳ２２からパルスを検出すると、シグナル
Ｓ２８を選択し、シグナルＳ２３からパルスを検出する
と、シグナルＳ２９を選択し、シグナルＳ２４からパル
スを検出すると、シグナルＳ３０を選択してシリアル信
号（シグナルＳ３１）を生成されているのである。

【００６７】ところで、フリップフロップ９１で入力デ
ータＤ２についてクロックＣ２により打ち直されたシグ
ナルＳ２１は、遅延部３５にも入力し、この遅延部３５
ではフリップフロップ１０１〜１０４によって、所定時
間遅延されてシグナルＳ３２として比較・判定部３３に
入力している。比較・判定部３３では、シグナルＳ３２
が入力するほかに、パラレル／シリアル変換部３２から
のシリアル信号（シグナルＳ３１）をも入力している。

【００６８】即ち、パラレル／シリアル変換部３２にお
ける排他的論理和回路９７では、入力するシグナルＳ３
１とＳ３２とを比較して、同位相で入力している場合
は、シリアル／パラレル変換部３１による変換が希望す
るタイミングで行なわれたと判定し、ビット情報の
「０」を出力する一方で、位相が反転している場合は、
希望するタイミングでないと判定し、ビット情報の
「１」を出力する。

【００６９】この例では、シグナルＳ３１とシグナルＳ
３２とは位相がずれているので、ビット情報の「１」が
シリアル信号として出力（シグナルＳ３３）されてい
る。そして、シリアル／パラレル変換部３９では、比較
・判定部３３からのシリアル信号を、３出力のパラレル
信号（シグナルＳ３４，Ｓ３５，Ｓ３６）として訂正部
３４に出力する。

【００７０】また、シリアル／パラレル変換部３１で変
換されたパラレル信号については、遅延部３６における
フリップフロップ１０８〜１１０で、それぞれシグナル
Ｓ２２〜Ｓ２４をクロックとして打ち直して、訂正部３
４に出力することにより所定時間遅延させて、訂正部３
４での訂正タイミングを調整している。訂正部３４で
は、シリアル／パラレル変換部３９からの比較判定結果
（シグナルＳ３４〜Ｓ３６）と、訂正タイミングが調整
されたパラレル信号（シグナルＳ３７〜Ｓ３９）とを入
力し、パラレル信号（シグナルＳ３７〜Ｓ３９）を訂正
して出力する（図８におけるシグナルＳ４０〜Ｓ４
２）。

【００７１】なお、訂正されたパラレル信号であるシグ
ナルＳ４０〜Ｓ４２は、位相調整部３８において、同一
のクロックを用いてフリップフロップ８８，８９により
位相が調整される（図８におけるシグナルＳ４３〜Ｓ４
５）。このように、本実施例によれば、第１実施例の場
合と同様、例えば有線区間と無線区間とが併存するよう
な通信システムにおいて、有線区間と有線区間とを無線
区間が中継して通信を行なう場合等のように、パラレル
／シリアル変換したシリアル信号を無線区間で転送し、
再びシリアル／パラレル変換して有線区間で伝送する場
合において、無線区間の回線品質によらず、不確定性を
除去し、瞬時に且つ確実に希望とする信号の並びにシリ
アル／パラレル変換が行なえ、変換の精度，変換速度を
向上できる利点がある。

【００７２】さらに、有線区間から無線区間に移ると
き、パラレル／シリアル変換したシリアル信号に、挿入
ビット等を入れる必要がなく、より少量の情報量で通信
が行なえる利点もある。 （ｃ）第３実施例の説明 次に、本発明の第３実施例について説明する。

【００７３】図９は、本発明の第３実施例にかかる不確
定性除去機能付きシリアル／パラレル変換回路を示す図
である。本実施例にかかる不確定性除去機能付きシリア
ル／パラレル変換回路は、前述の第１，第２実施例の場
合と同様に、例えば有線区間と無線区間とが併存する通
信システムにおいて、この有線区間と無線区間との境界
で用いることができるものである。

【００７４】さて、この図９において、４１ａ，４１ｂ
はそれぞれ第１シリアル／パラレル変換部，第２シリア
ル／パラレル変換部であり、これら第１シリアル／パラ
レル変換部４１ａ，第２シリアル／パラレル変換部４１
ｂは、それぞれ異なったタイミングでパラレル信号に変
換するものである。すなわち、第１シリアル／パラレル
変換部４１ａは、入力データＤ１とクロッックＣ１とを
入力してこれを打ち直すフリップフロップ１２１，入力
クロックＣ１を受けてこれを２分周させ、入力クロック
Ｃ１の２倍の周期であって、位相の相反した２種類のク
ロックを出力するフリップフロップ１２２，及びパラレ
ル信号を出力するフリップフロップ１２３，１２４をそ
なえている。

【００７５】また、第２シリアル／パラレル変換部４１
ｂは、第１シリアル／パラレル変換部４１ａと共用のフ
リップフロップ１２１，１２２及びパラレル信号を出力
するフリップフロップ１２５，１２６をそなえている。
すなわち、フリップフロップ１２２からのクロック信号
であるシグナルＳ５２は、第１シリアル／パラレル変換
部４１ａにおけるフリップフロップ１２３と第２シリア
ル／パラレル変換部４１ｂにおけるフリップフロップ１
２６とに入力する一方、シグナルＳ５３は第１シリアル
／パラレル変換部４１ａにおけるフリップフロップ１２
４と第２シリアル／パラレル変換部４１ｂにおけるフリ
ップフロップ１２５とに入力するようになっている。

【００７６】したがって、第１シリアル／パラレル変換
部４１ａと第２シリアル／パラレル変換部４１ｂとでク
ロックの位相が反転しているため、出力されるパラレル
信号も位相が反転するようになっている。また、４７
ａ，４７ｂは位相調整部であり、この位相調整部４７
ａ，４７ｂは、それぞれ、第１シリアル／パラレル変換
部４１ａ，第２シリアル／パラレル変換部４１ｂからの
パラレル信号の位相を調整するものである。

【００７７】位相調整部４７ａは、フリップフロップ１
３７，１３８をそなえているが、ともに同一のクロック
としてフリップフロップ１２２からのシグナルＳ５３を
用いており、位相調整部４７ｂについてもフリップフロ
ップ１３９，１４０をそなえ、ともに同一のクロックと
してシグナルＳ５３を入力している。また、４９ａ，４
９ｂはそれぞれ第１遅延部，第２遅延部である。第１遅
延部４９ａは、位相遅延部４７ａからのパラレル信号
（シグナルＳ５６，Ｓ５７）を、所定時間遅延させて選
択部４８に出力するものであって、第２遅延部４９ｂ
は、位相遅延部４７ｂからのパラレル信号（シグナルＳ
６０，Ｓ６１）を、所定時間遅延させて選択部４８に出
力するものである。

【００７８】位相遅延部４７ａはフリップフロップ１４
２〜１４５をそなえ、位相遅延部４７ｂはフリップフロ
ップ１４６〜１４９をそなえている。また、４２はパラ
レル／シリアル変換部であり、このパラレル／シリアル
変換部４２は、位相調整部４７ｂからのパラレル信号
（シグナルＳ６０，Ｓ６１）を入力し、これをシリアル
信号に変換するものであって、シグナルＳ５３をクロッ
クとするセレクタ１２７をそなえている。

【００７９】さらに、４５は遅延部であり、この遅延部
４５は、フリップフロップ１２１で打ち直されたシリア
ル信号について、所定時間遅延させて比較・判定部４３
に出力するものであって、タンデムに接続された３つの
フリップフロップ１３４〜１３６をそなえている。そし
て、比較・判定部４３は、パラレル／シリアル変換部４
２でパラレル／シリアル変換された信号（シグナルＳ６
２）と、遅延部４５において遅延されたシリアル信号
（シグナルＳ６３）とを入力して、第２シリアル／パラ
レル変換部４１ｂで変換されたパラレル信号が所定のタ
イミングで行なわれているかどうかを判定するものであ
って、排他的論理和回路１２８，１３３とフリップフロ
ップ１２９〜１３２とをそなえている。

【００８０】４８は選択部であり、この選択部４８は、
比較・判定部４３からの比較判定結果に基づいて、第１
シリアル／パラレル変換部４１ａから入力するパラレル
信号と第２シリアル／パラレル変換部４１ｂから入力す
るパラレル信号とのうちで、いずれか一方のパラレル信
号を選択するものであって、セレクタ１４１をそなえて
いる。

【００８１】具体的には、第２シリアル／パラレル変換
部４１ｂで変換されたパラレル信号が所定のタイミング
で行なわれている場合は、このパラレル信号を選択し、
第２シリアル／パラレル変換部４１ｂで変換されたパラ
レル信号が所定のタイミングで行なわれていない場合
は、第１シリアル／パラレル変換部４１ａで変換された
パラレル信号を選択するようになっている。

【００８２】上述の構成により、本実施例としての不確
定性除去機能付きシリアル／パラレル変換回路の動作
を、図１０を用いて説明する。すなわち、入力データＤ
１及び入力クロックＣ１が入力すると、フリップフロッ
プ１２１，１２２では、それぞれ入力データが打ち直さ
れた信号（シグナルＳ５１）と２種類のクロック（シグ
ナルＳ５２，５３）が生成される。

【００８３】この生成された２種類のクロックに基づい
て、第１シリアル／パラレル変換部４１ａ及び第２シリ
アル／パラレル変換部４１ｂからは、互いに位相の異な
るパラレル信号が出力される。ここで、第１シリアル／
パラレル変換部４１ａから出力されたパラレル信号（シ
グナルＳ５４，Ｓ５５）は位相調整部４７ａと第１遅延
部４９ａとにより位相の調整（シグナルＳ５６，Ｓ５
７）と所定時間の遅延処理が施され、選択部４８に出力
される。

【００８４】また、第２シリアル／パラレル変換部４１
ｂから出力されたパラレル信号（シグナルＳ５８，Ｓ５
９）は、位相調整４７ｂと第２遅延部４９ａとにより、
第１シリアル／パラレル変換部４１ａと同様の処理が施
されて選択部４８に出力されるとともに、位相調整部４
７ｂにおいて位相調整の施された信号（シグナルＳ６
０，Ｓ６１）について、パラレル／シリアル変換部４２
にてシリアル信号に変換されて、比較・選択部４３に出
力されている。

【００８５】ところで、フリップフロップ１２１にて入
力データが打ち直されたシリアル信号は、遅延部４５に
て所定時間遅延されて、パラレル／シリアル変換部４２
からのシリアル信号と同一の処理時間で比較・判定部４
３に入力する。比較・判定部４３では、上記の２つのシ
リアル信号とを比較し、第２シリアル／パラレル変換部
４１ｂにおける変換が所定のタイミングで行なわれてい
る場合は、選択部４８に対して、第２シリアル／パラレ
ル変換部４１ｂからのパラレル信号を選択する旨の制御
信号を出力するとともに、変換が所定のタイミングで行
なわれていない場合は、第１シリアル／パラレル変換部
４１ａからのパラレル信号を選択する旨の制御信号を出
力する旨の制御信号を出力する。

【００８６】選択部４８では、上記の比較・判定部４３
からの制御信号に基づいて、入力する２種類のパラレル
信号のうちのいずれか一方を選択して出力する。このよ
うに、本実施例によれば、例えば有線区間と無線区間と
が併存するような通信システムにおいて、有線区間と有
線区間とを無線区間が中継して通信を行なう場合等のよ
うに、パラレル／シリアル変換したシリアル信号を無線
区間で転送し、再びシリアル／パラレル変換して有線区
間で伝送する場合において、無線区間の回線品質によら
ず、不確定性を除去し、瞬時に且つ確実に希望とする信
号の並びにシリアル／パラレル変換が行なえ、変換の精
度，変換速度を向上できる利点がある。

【００８７】さらに、有線区間から無線区間に移ると
き、パラレル／シリアル変換したシリアル信号に、挿入
ビット等を入れる必要がなく、より少量の情報量で通信
が行なえる利点がある。 （ｄ）第４実施例の説明 次に、本発明の第４実施例について説明する。

【００８８】図１１は本発明の第４実施例にかかる不確
定性除去機能付きシリアル／パラレル変換回路を示す図
であるが、本実施例にかかる不確定性除去機能付きシリ
アル／パラレル変換回路も、前述の第１〜第３実施例の
場合と同様に、例えば有線区間と無線区間とが併存する
通信システムにおいて、この有線区間と無線区間との境
界で用いることができるものである。

【００８９】この図１１において、６０はシリアル／パ
ラレル変換部であり、このシリアル／パラレル変換部６
０は、入力するシリアル信号についてパラレル信号に変
換するものであって、そのパラレル信号に変換するため
のクロックタイミングを反転させるクロックタイミング
反転部としてのセレクタ６０ａをそなえている。すなわ
ち、このシリアル／パラレル変換部６０は、第１，第３
実施例におけるフリップフロップ７１，１２１と同様の
機能を有するフリップフロップ１５１と、第１，第３実
施例におけるフリップフロップ７２，１２２と同様の機
能を有するフリップフロップ１５２とをそなえるととも
に、セレクタ６０ａをそなえている。

【００９０】ここで、セレクタ６０ａでは、後述する制
御部（保護回路）６１からの制御信号に基づいて、フリ
ップフロップ１５２から入力する２種類のクロック（シ
グナルＳ７２，Ｓ７３）のそれぞれについて、反転させ
たものを含む２種類のクロックのうち何れか一方を選択
して出力（シグナルＳ７４，７５）できるようになって
いる。

【００９１】なお、１５８，１５９はフリップフロップ
であり、これらフリップフロップ１５８，１５９は、上
記のセレクタ６０ａから入力するクロックにより、所望
のパラレル信号を出力できるようになっている。また、
制御部６１は、比較・判定部５３からの比較判定結果に
基づいて、シリアル／パラレル変換部６０で変換された
パラレル信号が所定のタイミングで行なわれている場合
は、セレクタ６０ａによるクロックの選択を、そのまま
の状態とするような制御信号を出力し、シリアル／パラ
レル変換部６０で変換されたパラレル信号が所定のタイ
ミングで行なわれていない場合は、セレクタ６０ａによ
るクロックの選択を反転させて出力するようになってお
り、フリップフロップ１６２，１６４と論理和回路１６
３とをそなえている。

【００９２】なお、パラレル／シリアル変換部５２，比
較・判定部５３，遅延部５５及び位相調整部５７は、基
本的に第１実施例におけるパラレル／シリアル変換部２
２，比較・判定部２３，遅延部２５及び位相調整部２７
と同様のものであるため、説明は省略する。上述の構成
により、本発明の第４実施例としての不確定性除去機能
付きシリアル／パラレル変換回路の動作を図１２におけ
るタイムチャートを用いて説明する。

【００９３】すなわち、入力データＤ１及び入力クロッ
クＣ１がシリアル／パラレル変換部６０におけるフリッ
プフロップ１５１に入力すると、入力データＤ１は、こ
の入力クロックＣ１により打ち直されたシリアル信号
（シグナルＳ７１）として、遅延ゲート１６５を中継す
ることにより、フリップフロップ１５８，１５９及び遅
延部５５におけるフリップフロップ１５５に出力され
る。

【００９４】また、入力クロックＣ１は、フリップフロ
ップ１５２に入力し、第１，第３実施例におけるフリッ
プフロップ７２，１２２からのものと同様の２種類のク
ロック信号（シグナルＳ７２，Ｓ７３）が出力されてい
る。そして、フリップフロップ１５８，１５９に入力し
たシグナルＳ７１において、フリップフロップ１５８で
は、セレクタ６０ａにより選択されたクロックとしての
シグナルＳ７４により、まずタイムスロットＢ１が出力
される（シグナルＳ７６参照）。

【００９５】また、フリップフロップ１５９では、セレ
クタ６０ａにより選択されたクロックとしてのシグナル
Ｓ７５により、まずタイムスロットＡ１が出力され（シ
グナルＳ７７参照）、上記のシグナルＳ７４とあわせて
パラレル信号を構成する。これらフリップフロップ１５
８，１５９から出力されたタイムスロットＢ１，Ａ１
は、それぞれフリップフロップ１６０，１６１（位相調
整部５７）に入力して、シグナルＳ７８，Ｓ７９のよう
に位相が調整されて出力される。

【００９６】フリップフロップ１６０，１６１からのタ
イムスロットＢ１，Ａ１は、セレクタ１５３（パラレル
／シリアル変換部５２）にてパラレル信号からシリアル
信号に変換されて出力される（シグナルＳ８０）。この
セレクタ１５３からのシグナルＳ８０は、排他的論理和
回路１５４（比較・判定部５３）に入力するが、この比
較判定部５３には、入力信号としてのシリアル信号（シ
グナルＳ７１）について、フリップフロップ１５５〜１
５７から成る遅延部５５で所定時間遅延されたシグナル
Ｓ８１をも入力している。

【００９７】この場合において、比較・判定部５３での
比較判定結果によれは、シグナルＳ８０とシグナルＳ８
１が異なるタイムスロットであり、従って、シリアル／
パラレル変換部６０で変換されたパラレル信号が所定の
タイミングで行なわれていないので、セレクタ６０ａに
よるクロックの選択を反転させるような制御信号（シグ
ナルＳ８４）を出力する。

【００９８】シリアル／パラレル変換部６０におけるセ
レクタ６０ａで、上記の制御信号を受けると、フリップ
フロップ１５２からのクロック信号（シグナルＳ７２，
Ｓ７３）を反転させてシグナルＳ７４，Ｓ７５として出
力する。このシグナルＳ７４，７５を用いることによ
り、タイムスロットＢ１に続くタイムスロットＢ２，Ｂ
３によるシリアル／パラレル変換部６０の出力，位相調
整部の出力及びパラレル／シリアル変換部５２の出力
は、それぞれシグナルＳ７６，Ｓ７８，Ｓ８０のように
なる。

【００９９】また、タイムスロットＡ１に続くタイムス
ロットＡ２，Ａ３の出力は、同様に、シグナルＳ７７，
Ｓ７９，Ｓ８０のようになる。ここで、比較・判定部５
３に入力するパラレル／シリアル変換部５２からの出力
と、入力信号としての遅延されたシリアル信号（シグナ
ルＳ８１）とを比較すると、タイムスロットＡ３の部分
で同一のタイムスロットとなる。

【０１００】従って、シリアル／パラレル変換部６０で
変換されたパラレル信号が所定のタイミングで行なわれ
る場合となったので、セレクタ６０ａによるクロックの
選択を、基本の状態とするような制御信号（シグナルＳ
８４）を出力する。以下、タイムスロットＢ４，Ａ４か
ら、所定のタイミングにより順次パラレル信号に変換さ
れて出力される（シグナルＳ７８，Ｓ７９）。

【０１０１】このように、本実施例によれば、例えば有
線区間と無線区間とが併存するような通信システムにお
いて、有線区間と有線区間とを無線区間が中継して通信
を行なう場合等のように、パラレル／シリアル変換した
シリアル信号を無線区間で転送し、再びシリアル／パラ
レル変換して有線区間で伝送する場合において、無線区
間の回線品質によらず、不確定性を除去し、瞬時に且つ
確実に希望とする信号の並びにシリアル／パラレル変換
が行なえ、変換の精度，変換速度を向上できる利点があ
る。

【０１０２】さらに、有線区間から無線区間に移ると
き、パラレル／シリアル変換したシリアル信号に、挿入
ビット等を入れる必要がなく、より少量の情報量で通信
が行なえる利点がある。 （ｅ）その他 なお、上記した第１〜第４実施例にかかる不確定性除去
機能付きシリアル／パラレル変換回路においては、シリ
アル信号が、オール「０」，オール「１」等の特定パタ
ーンでも問題無くシリアル／パラレル変換が行なえるこ
とはいうまでもない。

【０１０３】また、上記した第１〜第４実施例において
は、有線区間と無線区間とが併存するような通信システ
ムにおいて適用した場合を説明したが、本発明によれ
ば、多数信号区間と少数信号区間等の有線区間どうしで
結合するような通信システムにおいても適用することが
できる。

【０１０４】

【発明の効果】以上詳述したように、本発明の不確定性
除去機能付きシリアル／パラレル変換回路によれば、以
下に示すような利点がある。 （１）パラレル／シリアル変換したシリアル信号につい
て再びシリアル／パラレル変換する場合において、シリ
アル信号の信号パターンによらず不確定性を除去し、確
実に希望とする信号の並びにシリアル／パラレル変換が
行なえ、変換の精度を向上させることができる。

【０１０５】（２）フレーム同期ビット等の一致による
判定を必要とせずに瞬時に正確なパラレル信号を出力で
きる。 （３）挿入ビットを入れる必要がなく、伝送する情報量
をより少量とすることができる。 （４）無線伝送路より有線伝送路へ信号が渡る場合にお
いても、無線区間の回線品質によらず正確にシリアル／
パラレル変換が行なえる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の原理ブロック図である。

【図３】本発明の原理ブロック図である。

【図４】本発明の第１実施例にかかる不確定性除去機能
付きシリアル／パラレル変換回路を示す図である。

【図５】本発明の第１実施例にかかる不確定性除去機能
付きシリアル／パラレル変換回路の動作を説明するため
のタイムチャートである。

【図６】本発明の第２実施例にかかる不確定性除去機能
付きシリアル／パラレル変換回路を示す図である。

【図７】本発明の第２実施例にかかる不確定性除去機能
付きシリアル／パラレル変換回路の動作を説明するため
のタイムチャートである。

【図８】本発明の第２実施例にかかる不確定性除去機能
付きシリアル／パラレル変換回路の動作を説明するため
のタイムチャートである。

【図９】本発明の第３実施例にかかる不確定性除去機能
付きシリアル／パラレル変換回路を示す図である。

【図１０】本発明の第３実施例にかかる不確定性除去機
能付きシリアル／パラレル変換回路の動作を説明するた
めのタイムチャートである。

【図１１】本発明の第４実施例にかかる不確定性除去機
能付きシリアル／パラレル変換回路を示す図である。

【図１２】本発明の第４実施例にかかる不確定性除去機
能付きシリアル／パラレル変換回路の動作を説明するた
めのタイムチャートである。

【符号の説明】

１，１ａ，１ｂ，１０，２１，２９ シリアル／パラレ
ル変換部 ２，２２，３２，４２，５２ パラレル／シリアル変換
部 ３，２３，３３，４３，５３ 比較・判定部 ４，２４，３４ 訂正部 ５，６，９ａ，９ｂ，２５，２６，３５，３６，４５，
５５ 遅延部 ７，２７，２８，３７，３８，４７ａ，４７ｂ，５７
位相調整部 ８，４８ 選択部 １０ａ，６０ａ クロックタイミング反転部 １１，６１ 制御部 ３１，３９，４１ａ，４１ｂ，６０ シリアル／パラレ
ル変換部 ６０ａ，７５，９６，１２７，１５３ セレクタ ７１〜７４，７９〜８９，９１〜９５，１０１〜１１６
フリップフロップ ７６〜７８，９７〜１００，１２８，１３３，１５４
排他的論理和回路 １２１〜１２６，１２９〜１３２，１３４〜１４０ フ
リップフロップ １４２〜１４９，１５１，１５２，１５５〜１６２ フ
リップフロップ １６３ 論理和回路 １６４ フリップフロップ １６５ 遅延ゲート

Claims (12)

【特許請求の範囲】
1. 【請求項１】 パラレル／シリアル変換されたシリアル
   信号をパラレル信号に変換するシリアル／パラレル変換
   部（１）と、 該シリアル／パラレル変換部（１）で変換されたパラレ
   ル信号をシリアル信号に変換するパラレル／シリアル変
   換部（２）と、 該パラレル／シリアル変換部（２）からのシリアル信号
   と、該シリアル／パラレル変換部（１）へ入力されるシ
   リアル信号とを比較して、該シリアル／パラレル変換部
   （１）での変換が所定のタイミングで行なわれたかどう
   かを判定する比較・判定部（３）と、 該比較・判定部（３）での比較・判定結果に基づき、該
   シリアル／パラレル変換部（１）での変換が所定のタイ
   ミングで行なわれていない場合に、該シリアル／パラレ
   ル変換部（１）からのパラレル信号を訂正する訂正部
   （４）とをそなえて構成されたことを、 特徴とする、不確定性除去機能付きシリアル／パラレル
   変換回路。
2. 【請求項２】 該比較・判定部（３）の入力側に、該パ
   ラレル／シリアル変換部（２）からのシリアル信号との
   比較タイミングを調整するために、該シリアル／パラレ
   ル変換部（１）へ入力されるシリアル信号を所定時間だ
   け遅延させて該比較・判定部（３）へ入力させる遅延部
   （５）が設けられていることを特徴とする請求項１記載
   の不確定性除去機能付きシリアル／パラレル変換回路。
3. 【請求項３】 該訂正部（４）の入力側に、該シリアル
   ／パラレル変換部（１）からのパラレル信号の訂正タイ
   ミングを調整するために、該シリアル／パラレル変換部
   （１）からのパラレル信号を所定時間だけ遅延させて該
   訂正部（４）へ入力させる遅延部（６）が設けられてい
   ることを特徴とする請求項１記載の不確定性除去機能付
   きシリアル／パラレル変換回路。
4. 【請求項４】 該パラレル／シリアル変換部（２）の入
   力側に、該シリアル／パラレル変換部（１）からのパラ
   レル信号の位相を調整して該パラレル／シリアル変換部
   （２）へ入力させる位相調整部（７）が設けられている
   ことを特徴とする請求項１記載の不確定性除去機能付き
   シリアル／パラレル変換回路。
5. 【請求項５】 パラレル／シリアル変換されたシリアル
   信号をそれぞれ異なった分周タイミングでパラレル信号
   に変換する第１シリアル／パラレル変換部（１ａ）およ
   び第２シリアル／パラレル変換部（１ｂ）と、 上記の第１シリアル／パラレル変換部（１ａ）および第
   ２シリアル／パラレル変換部（１ｂ）のうちの一方のシ
   リアル／パラレル変換部で変換されたパラレル信号をシ
   リアル信号に変換するパラレル／シリアル変換部（２）
   と、 該パラレル／シリアル変換部（２）からのシリアル信号
   と、該第１シリアル／パラレル変換部（１ａ）および該
   第２シリアル／パラレル変換部（１ｂ）へ入力されるシ
   リアル信号とを比較して、該一方のシリアル／パラレル
   変換部での変換が所定のタイミングで行なわれたかどう
   かを判定する比較・判定部（３）と、 該比較・判定部（３）での比較・判定結果に基づき、該
   一方のシリアル／パラレル変換部での変換が所定のタイ
   ミングで行なわれている場合には、該一方のシリアル／
   パラレル変換部からのパラレル信号を選択するととも
   に、該一方のシリアル／パラレル変換部での変換が所定
   のタイミングで行なわれていない場合には、上記の第１
   シリアル／パラレル変換部（１ａ）および第２シリアル
   ／パラレル変換部（１ｂ）のうちの他方のシリアル／パ
   ラレル変換部からのパラレル信号を選択する選択部
   （８）とをそなえて構成されたことを、 特徴とする、不確定性除去機能付きシリアル／パラレル
   変換回路。
6. 【請求項６】 該比較・判定部（３）の入力側に、該パ
   ラレル／シリアル変換部（２）からのシリアル信号との
   比較タイミングを調整するために、上記の第１シリアル
   ／パラレル変換部（１ａ）および第２シリアル／パラレ
   ル変換部（１ｂ）へ入力されるシリアル信号を所定時間
   だけ遅延させて該比較・判定部（３）へ入力させる遅延
   部（５）が設けられていることを特徴とする請求項５記
   載の不確定性除去機能付きシリアル／パラレル変換回
   路。
7. 【請求項７】 該選択部（８）の入力側に、上記の第１
   シリアル／パラレル変換部（１ａ）および第２シリアル
   ／パラレル変換部（１ｂ）からのパラレル信号をそれぞ
   れ所定時間だけ遅延させて該選択部（８）へ入力させる
   第１遅延部（９ａ）および第２遅延部（９ｂ）が設けら
   れていることを特徴とする請求項５記載の不確定性除去
   機能付きシリアル／パラレル変換回路。
8. 【請求項８】 該パラレル／シリアル変換部（２）の入
   力側に、該一方のシリアル／パラレル変換部からのパラ
   レル信号の位相を調整して該パラレル／シリアル変換部
   （２）へ入力させる位相調整部（７ｂ）が設けられてい
   ることを特徴とする請求項５記載の不確定性除去機能付
   きシリアル／パラレル変換回路。
9. 【請求項９】 該他方のシリアル／パラレル変換部の出
   力側に、パラレル信号の位相を調整する位相調整部（７
   ａ）が設けられていることを特徴とする請求項８記載の
   不確定性除去機能付きシリアル／パラレル変換回路。
10. 【請求項１０】 パラレル／シリアル変換されたシリア
    ル信号を入力クロックタイミングに従ってパラレル信号
    に変換するとともに、該入力クロックタイミングを反転
    させうるクロックタイミング反転部（１０ａ）を有する
    シリアル／パラレル変換部（１０）と、 該シリアル／パラレル変換部（１０）で変換されたパラ
    レル信号をシリアル信号に変換するパラレル／シリアル
    変換部（２）と、 該パラレル／シリアル変換部（２）からのシリアル信号
    と、該シリアル／パラレル変換部（１０）へ入力される
    シリアル信号とを比較して、該シリアル／パラレル変換
    部（１０）での変換が所定のタイミングで行なわれたか
    どうかを判定する比較・判定部（３）と、 該比較・判定部（３）での比較・判定結果に基づき、該
    シリアル／パラレル変換部（１０）での変換が所定のタ
    イミングで行なわれていない場合に、該シリアル／パラ
    レル変換部（１０）における該クロックタイミング反転
    部（１０ａ）での入力クロックタイミングを反転させる
    ように制御する制御部（１１）とをそなえて構成された
    ことを、 特徴とする、不確定性除去機能付きシリアル／パラレル
    変換回路。
11. 【請求項１１】 該比較・判定部（３）の入力側に、該
    パラレル／シリアル変換部（２）からのシリアル信号と
    の比較タイミングを調整するために、該シリアル／パラ
    レル変換部（１０）へ入力されるシリアル信号を所定時
    間だけ遅延させて該比較・判定部（３）へ入力させる遅
    延部（５）が設けられていることを特徴とする請求項１
    ０記載の不確定性除去機能付きシリアル／パラレル変換
    回路。
12. 【請求項１２】 該パラレル／シリアル変換部（２）の
    入力側に、該シリアル／パラレル変換部（１０）からの
    パラレル信号の位相を調整して該パラレル／シリアル変
    換部（２）へ入力させる位相調整部（７）が設けられて
    いることを特徴とする請求項１０記載の不確定性除去機
    能付きシリアル／パラレル変換回路。