JPH06334869A - データ転置装置 - Google Patents

Abstract

(57)【要約】 【目的】 より迅速なデータ転置処理を実行可能なデー
タ転置装置を提供する。 【構成】 端子と、端子に入力されたデータを複数の所
定の画素分のデータからなる第１パラレルデータに変換
する手段と、書込可能時にＮ×Ｎ画素分の第１パラレル
データを指定アドレスに書き込み、読出可能時に指定ア
ドレスのデータを読み出す記憶手段と、クロック信号で
動作し、記憶手段が書込可能時に第１パラレルデータを
行もしくは列方向に書き込むアドレスを指定する第１信
号を出力し、記憶手段が読出可能時に複数の画素分のデ
ータからなる第２パラレルデータを列もしくは行方向に
読み出すアドレスを指定する第２信号を出力する発生器
と、発生器からのアドレス信号を記憶手段に出力するデ
コーダと、記憶手段を書込／読出可能に切換える制御部
と、記憶手段からの第２パラレルデータをシリアルデー
タに変換して出力する手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリ装置など
の画像処理装置に備えられ、カラー画像データを２次元
直交変換する際に用いるデータ転置装置に関する。

【０００２】

【従来の技術】画像処理装置において、イメージスキャ
ナで読み取られた画像データは、符号化処理により符号
データに変換された後にメモリに格納される。画像デー
タの符号化は、以下のように実行される。まず、画像デ
ータをＮ×Ｎ画素マトリクスからなる処理ブロックに分
割する。次に、分割された各処理ブロック内の画像デー
タ毎に離散コサイン変換等の２次元直交変換処理を実行
する。次に、２次元直行変換変換処理により求められる
係数データを所定のしきい値を用いて量子化する。次
に、量子化された係数データをハフマン符号化テーブル
を参照して符号化する。ここで、上記２次元直交変換
は、Ｎ×Ｎ画素マトリクスに分割された画像データを列
方向（又は行方向）に１次元直交変換（離散コサイン変
換）した後に、列方向（又は行方向）に１次元直交変換
（離散コサイン変換）することで実行される。

【０００３】また、符号データを画像データに複号化す
る処理は、以下のように実行される。まず、ハフマン複
号化により符号データを複号化して被量子化係数データ
を求める。次に、求められた被量子化係数データを係数
データへ逆量子化する。次に、係数データをＮ×Ｎ画素
マトリクスからなる各処理ブロックに分割する。分割さ
れた係数データを逆離散コサイン変換等の２次元直交変
換処理を実行する。２次元直交変換により得られる処理
ブロック単位の画像データを連続する画像データにし
て、例えば、表示用ディスプレイに出力する。ここで、
上記２次元直交変換は、Ｎ×Ｎ画素マトリクスに分割さ
れた係数データを列方向（又は行方向）に１次元直交変
換（逆離散コサイン変換）した後に、列方向（又は行方
向）に１次元直交変換（逆離散コサイン変換）すること
で実行される。

【０００４】上記のように、２次元直交変換は、入力さ
れるＮ×Ｎ画素マトリクスからなる画像データもしくは
係数データを列方向（又は行方向）に１次元直交変換し
た後に、行方向（又は列方向）に１次元直交変換するこ
とで実行される。上記処理を実行するため、例えば、図
２に示すような８×８画素マトリクスの１次元直交変換
されたデータｄｎをメモリにｄ０，ｄ１、ｄ２、ｄ３、
ｄ４、…と行方向に一旦格納した後、該メモリからデー
タを列方向にｄ０，ｄ８、ｄ１６、ｄ２４、ｄ３２、…
の順に読み出す装置がある（特開平４−５３１号公
報）。

【０００５】

【発明が解決しようとする課題】しかし上記装置では、
８×８画素マトリクスからなるデータの書き込み／読み
出しが、基準クロック信号１サイクルに対して１画素分
のデータ単位で実行される。このため、データの転置処
理の速度が遅い。

【０００６】そこで、本発明は、より効率良く迅速にデ
ータの転置を実行できるデータ転置装置を提供すること
を目的とする。

【０００７】

【課題を解決するための手段】請求項１に記載されたデ
ータ転置装置は、シリアル・データが入力される端子
と、上記端子に入力されたシリアル・データを複数の所
定の画素分のデータからなる第１パラレル・データに変
換するシリアル・パラレル変換手段と、書き込み可能の
場合、Ｎ×Ｎ画素マトリクス分の第１パラレル・データ
を指定されたアドレスに書き込み、読み出し可能の場
合、指定されたアドレスに記憶されているデータを読み
出す記憶手段と、基準クロック信号１サイクル単位で動
作し、記憶手段が書き込み可能の場合には第１パラレル
・データを行方向もしくは列方向に書き込むためのアド
レスを指定するアドレス信号Ａi,j（但し、ｉ及びｊの
値は、０，１，２，…，Ｎ−１，Ｎである。）を出力
し、記憶手段が読み出し可能の場合には、複数の画素分
のデータからなる第２パラレル・データを列方向もしく
は行方向に読み出すためのアドレスを指定するアドレス
信号Ａj,iを出力するアドレス発生器と、アドレス発生
器から出力されるアドレス信号Ａi,j及びＡj,iを記憶手
段に出力するアドレスデコーダと、記憶手段を所定のタ
イミングでデータ書き込み可能及び読み出し可能に切り
換える制御手段と、記憶手段から読み出される第２パラ
レル・データをシリアル・データに変換して出力するパ
ラレル・シリアル変換手段とを備える。

【０００８】請求項２に記載されたデータ転置装置は、
Ｎ×Ｎ画素マトリクス分のデータが入力される端子と、
上記端子に入力されるデータを２画素分のデータからな
る第１パラレル・データに変換するシリアル・パラレル
変換手段と、書き込み可能の場合、指定されるアドレス
に各々（Ｎ×Ｎ）／４画素マトリクス分のデータを書き
込み、読み出し可能の場合、指定されるアドレスに記憶
されるデータを読み出す第１，第２，第３及び第４のメ
モリと、基準クロック信号の１サイクル単位で動作し、
第１及び第３のメモリもしくは第２及び第４のメモリが
書き込み可能な場合、第１パラレル・データを行方向も
しくは列方向に書き込むためのアドレスを指定するアド
レス信号Ａi,j（但し、ｉ及びｊは、０，１，２，…，
Ｎ／２−１，Ｎ／２である。）を出力し、第１及び第２
のメモリもしくは第３及び第４のメモリが読み出し可能
な場合、２画素分のデータからなる第２パラレル・デー
タを列方向もしくは行方向に読み出すアドレスを指定す
るアドレス信号Ａj,iを出力するアドレス発生器と、第
１パラレル・データを書き込む際、基準クロック信号の
１サイクル中に、アドレス発生器から出力されるアドレ
ス信号Ａi,jを第１及び第３メモリもしくは第２及び第
４メモリに順に出力すると共に、第２パラレル・データ
を読み出す際、基準クロック信号の１サイクル中に、ア
ドレス発生器から出力されるアドレス信号Ａj,iを第１
及び第２メモリもしくは第３及び第４メモリに順に出力
するアドレスデコーダと、データを書き込む際に第１及
び第３のメモリと、第２及び第４のメモリを所定のタイ
ミングで交互に書き込み可能とすると共に、データを読
み出す際に第１及び第２のメモリと、第３及び第４のメ
モリとを所定のタイミングで交互に書き込み可能にする
制御手段と、第１及び第２メモリもしくは第３及び第４
メモリから読み出された第２パラレル・データをシリア
ル・データに変換して出力するパラレル・シリアル変換
手段とを備える。

【０００９】請求項３に記載されたデータ転置装置は、
Ｎ×Ｎ画素マトリクス分のデータが入力される端子と、
上記入力端子に入力されるデータを２画素分のデータか
らなる第１パラレル・データに変換するシリアル・パラ
レル変換手段と、書き込み可能の場合、指定されたアド
レスにＮ×Ｎ画素マトリクス分のデータを書き込み、読
み出し可能の場合、指定されたアドレスに記憶されるデ
ータを読み出す第１及び第２の記憶手段と、上記第１の
記憶手段及び第２の記憶手段の何れか一方を書き込み可
能とし、他方を読み出し可能にする制御手段と、基準ク
ロック信号１サイクル単位で動作し、第１もしくは第２
の記憶手段に第１パラレル・データを行方向もしくは列
方向に書き込むためのアドレスを指定するアドレス信号
Ａi,j（但し、ｉ及びｊは、０，１，２，…，Ｎ−１，
Ｎである。）を出力すると共に、第２もしくは第１の記
憶手段に２画素分のデータからなる第２パラレル・デー
タを列方向もしくは行方向に読み出すアドレスを指定す
るためのアドレス信号Ａj,iを出力するアドレス発生器
と、アドレス発生器により出力されるアドレス信号Ａi,
jを制御手段により書き込み可能にされた第１もしくは
第２の記憶手段に出力すると共に、アドレス信号Ａj,i
を制御手段により読み出し可能にされた第２もしくは第
１の記憶手段に出力するアドレスデコーダと、第１もし
くは第２の記憶手段から読み出された第２パラレル・デ
ータをシリアル・データに変換して出力するパラレル・
シリアル変換手段とを備える。

【００１０】請求項４に記載されたデータ転置装置は、
Ｎ×Ｎ画素マトリクス分のデータが入力される端子と、
端子に入力されるデータを２画素分のデータを第１パラ
レル・データに変換するシリアル・パラレル変換手段
と、書き込み可能の場合、指定されたアドレスにＮ×Ｎ
画素マトリクス分のデータを書き込み、読み出し可能の
場合、指定されたアドレスに記憶されるデータを読み出
す記憶手段と、基準クロック信号１サイクル単位で動作
し、データを書き込む場合に、上記記憶手段に第１パラ
レル・データを行方向もしくは列方向に書き込むための
アドレスを指定するアドレス信号Ａi,j（但し、ｉ及び
ｊは、０，１，２，…，Ｎ−１，Ｎである。）を出力
し、データを読み出す場合には、上記記憶手段に２画素
分のデータからなる第２パラレル・データを列方向もし
くは行方向に読み出すためのアドレスを指定するアドレ
ス信号Ａj,iを出力するアドレス発生器と、アドレス発
生器から出力されるアドレス信号Ａi,j及びＡj,iを記憶
手段に出力するアドレスデコーダと、最初に記憶手段を
書き込み可能にしてＮ×Ｎ画素マトリクス分のデータを
全て格納した後、基準クロック信号１サイクル中に記憶
手段を書き込み可能／読み出し可能にし、上記記憶手段
から１個のデータを読み出した後に、上記記憶手段の同
一アドレスに新規のデータを書き込ませる制御手段とを
備える。

【００１１】

【作用】請求項１に記載されたデータ転置装置の端子
に、Ｎ×Ｎ画素マトリクス分のデータが入力された場
合、シリアル・パラレル変換手段は、上記入力されたデ
ータを複数の画素分のデータからなる第１パラレル・デ
ータに変換する。制御手段は、記憶手段を書き込み可能
にする。これに伴い、アドレスデコーダは、アドレス発
生手段から出力されるアドレス信号Ａi,jを記憶手段に
出力する。記憶手段は、アドレス信号Ａi,jにより指定
されるアドレスに、第１パラレル・データを書き込む。
記憶手段にＮ×Ｎ画素マトリクス分のデータが記憶され
た後、制御手段は、記憶手段を読み出し可能にする。こ
れに伴い、アドレスデコーダは、アドレス発生手段から
出力されるアドレス信号Ａj,iを記憶手段に出力する。
記憶手段は、アドレス信号Ａj,iにより指定されるアド
レスに記憶される第２パラレル・データを読み出す。パ
ラレル・シリアル変換手段は、記憶手段から読み出され
た第２パラレル・データをシリアル・データに変換して
出力する。

【００１２】請求項２に記載されたデータ転置装置の端
子にＮ×Ｎ画素マトリクス分のデータが入力された場
合、シリアル・パラレル変換手段は、上記入力されたデ
ータを２画素分のデータからなる第１パラレル・データ
に変換する。制御手段は、第１及び第３のメモリと、第
２及び第４のメモリを所定のタイミングで書き込み可能
とする。制御手段により第１及び第３のメモリが書き込
み可能とされている場合、アドレスデコーダは、アドレ
ス発生手段から出力されるアドレス信号Ａi,jを、第１
及び第３のメモリに交互に出力する。また、制御手段に
より第２及び第４のメモリが書き込み可能とされている
場合、アドレスデコーダは、アドレス発生手段から出力
されるアドレス信号Ａi,jを第２及び第４のメモリに交
互に出力する。第１〜第４のメモリでは、アドレス発生
手段から出力されるアドレス信号Ａi,jが指定するアド
レスに上記パラレル・データを書き込む。第１〜第４の
メモリにＮ〜Ｎ画素マトリクス分のデータが格納された
後、制御手段は、第１及び第２のメモリと、第３及び第
４のメモリを所定のタイミングで読み出し可能にする。
制御手段により第１及び第２のメモリが読み出し可能と
されている場合、アドレスデコーダは、アドレス発生手
段から出力されるアドレス信号Ａj,iを第１及び第２の
メモリに交互に出力する。また、制御手段により第３及
び第４のメモリが読み出し可能とされている場合、アド
レスデコーダは、アドレス発生手段により出力されるア
ドレス信号Ａj,iを第３及び第４のメモリに交互に出力
する。第１〜第４のメモリは、アドレス発生手段により
出力されるアドレス信号Ａj,iにより指定されるアドレ
スに記憶されている２画素分のデータを第２パラレル・
データとして読み出す。パラレル・シリアル変換手段
は、第２パラレル・データをシリアル・データに変換し
て出力する。

【００１３】請求項３に記載されたデータ転置装置の端
子にＮ×Ｎ画素マトリクス分のシリアル・データが入力
された場合、シリアル・パラレル変換手段は、上記入力
されたシリアル・データを２画素分のデータからなる第
１パラレル・データに変換する。制御手段は、第１記憶
手段を書き込み可能にすると共に、第２記憶手段を読み
出し可能にする。これに伴い、アドレスデコーダは、ア
ドレス発生手段から出力されるアドレス信号Ａi,jを第
１記憶手段に出力すると共に、アドレス信号Ａj,iを第
２記憶手段に出力する。第１記憶手段は、アドレス信号
Ａi,jにより指定されるアドレスに第１パラレル・デー
タを記憶する。第２記憶手段には、データが記憶されて
いないため、アドレス信号Ａj,iの入力に対して何も読
み出さない。第１記憶手段にＮ×Ｎ画素マトリクス分の
データが記憶された後、制御手段は、第１記憶手段を読
み出し可能にすると共に、第２記憶手段を書き込み可能
にする。これに伴い、アドレスデコーダは、アドレス発
生手段から出力されるアドレス信号Ａj,iを第１記憶手
段に出力すると共に、アドレス発生手段から出力される
アドレスＡi,jを第２記憶手段に出力する。第１記憶手
段は、アドレス信号Ａj,iにより指定されるアドレスに
記憶された２画素分のデータを第２パラレル・データと
して読み出す。第２記憶手段は、入力されるアドレス信
号Ａi,jにより指定されるアドレスに第１パラレル・デ
ータを書き込む。第１記憶手段から読み出された第２パ
ラレル・データは、パラレル・シリアル変換手段により
シリアル・データに変換されて出力される。

【００１４】請求項４に記載されたデータ転置装置の端
子にＮ×Ｎ画素マトリクス分のデータが入力された場
合、シリアル・パラレル変換手段は、入力されたデータ
を２画素分のデータからなる第１パラレル・データに変
換する。制御手段は、記憶手段を書き込み可能にする。
これに伴い、アドレスデコーダは、アドレス発生手段か
ら出力されたアドレスＡi,j信号を記憶手段に出力す
る。記憶手段は、アドレス信号Ａi,jにより指定される
アドレスに上記第１パラレル・データを記憶する。一
旦、記憶手段にＮ×Ｎ画素マトリクス分のデータが記憶
された後、制御手段は、基準クロック信号１サイクル中
に記憶手段を読み出し可能／書き込み可能にする。アド
レスデコーダは、アドレス発生手段から出力されるアド
レス信号Ａj,iを記憶手段に出力する。制御手段により
記憶手段が書き込み可能とされている場合、記憶手段
は、アドレス信号Ａj,iにより指定されるアドレスに記
憶された２画素分のデータからなる第２パラレル・デー
タを読み出す。制御手段により記憶手段が書き込み可能
とされている場合、記憶手段は、上記データを読み出し
たアドレス信号Ａj,iにより指定されるアドレスに新規
の第１パラレル・データを書き込む。パラレル・シリア
ル変換手段は、記憶手段から読み出された第２パラレル
・データをシリアル・データに変換して出力する。

【００１５】

【実施例】本発明のデータ転置装置は、データの入力端
子に複数のレジスタを備え、端子に入力されるシリアル
・データを複数の所定の画素分のデータからなるパラレ
ル・データに変換し、基準クロック信号の１サイクルに
上記パラレル・データをメモリに格納することを特徴と
する。これにより、従来の装置と比べて基準クロック信
号の１サイクルに数倍の速度でデータを転置する。第１
実施例のデータ転置装置は、入力端子に２つのレジスタ
を備え、基準クロック信号の１サイクルで２画素分のデ
ータからなるパラレル・データをメモリに書き込む。メ
モリにデータが書き込まれた後、基準クロック信号の１
サイクルに２画素分のデータを転置して出力する。ま
た、第１実施例の変形例では、行方向に格納されたデー
タを列方向に転置して読み出すと共に、データを読み出
したアドレスに新規のデータを順次格納する。これによ
り上記行方向に格納された全てのデータの読み出しが終
了すると同時に、新規のデータのメモリへの列方向の書
き込みが終了する。次のデータの読み出しは、列方向に
格納されたデータを行方向から読み出すと共に、データ
を読み出したアドレスへ別の新規のデータを順次格納す
る。これにより基準クロック信号の１サイクルで２画素
分のデータの書き込み、及び転置されたデータの読み出
しができる。また、第２実施例のデータ転置装置は、入
力端子に２つのレジスタを備えると共に、転置するデー
タの２倍の容量のメモリを備え、一方のメモリにデータ
を書き込む際にもう一方のメモリに格納されたデータを
読み出す。これにより、従来例と比べて基準クロック信
号の１サイクルに２画素分のデータの書き込み、及び転
置されたデータを読み出すことができる。以下、本発明
のデータ転置装置について説明する。

【００１６】（１）第１実施例 図１は、本発明のデータ転置装置１００の構成を示す図
である。データ転置装置１００は、シリアル入力される
データを２画素分のデータからなるパラレル・データと
して出力するためのレジスタ１０１及び１０２と、Ｎ×
Ｎ画素マトリクスの画像データ入力がされる場合に（Ｎ
×Ｎ）／４画素分のデータを記憶する４個のレジスタフ
ァイル１０３〜１０６と、基準クロック信号１サイクル
にＮ／２ビットのアドレス信号を１つ発生し、アドレス
デコーダ１０７に出力するアドレス発生器１０８と、レ
ジスタファイル１０３〜１０６に、アドレス発生器１０
８から入力されるアドレス信号を出力するアドレスデコ
ーダ１０７と、各レジスタファイル１０３〜１０６から
出力されるパラレル・データをシリアル・データに変換
するレジスタ１１０及びマルチプレクサ１１１と、読み
出し／読み込み制御部１０９から構成される。なお、本
実施例では、８×８画素マトリクスからなる画像データ
を用いる。従って、レジスタファイル１０３〜１０６
は、各々１６画素分のデータを格納できるものを用い
る。

【００１７】データ転置装置１００には、図２に示すよ
うに行方向に並べられた８×８画素マトリクスのシリア
ル・データが、ｄ０，ｄ１，ｄ２，ｄ３…，ｄｎ，…，
ｄ６３の順に入力される。ここで、データｄｎのｎの値
は、データ番号を示す。装置１００に入力されたデータ
は、レジスタ１０１及び１０２で＜ｄ０，ｄ１＞、＜ｄ
２，ｄ３＞、…といった２画素分のデータからなるパラ
レル・データに変換される。次に、データの配列を行方
向から列方向に入れ換えるために、上記パラレル・デー
タをレジスタファイル１０３〜１０６に書き込む処理を
実行する。まず、読み出し／書き込み制御部１０９から
各レジスタファイル１０３〜１０６に制御信号が出力さ
れ、書き込み可能状態にされる。書き込み可能状態にあ
るレジスタファイル１０３〜１０６は、アドレスデコー
ダ１０７から出力される４ビットのアドレス信号により
指定されるアドレスＡi,jにデータｄｎを格納する（図
３参照）。

【００１８】アドレスデコーダ１０７からレジスタファ
イル１０３〜１０６に出力される４ビットのアドレス信
号は、アドレス発生器１０８により生成される。図５
は、アドレス発生器１０８の構成図である。アドレス発
生器１０８は、２個の２ビットカウンタ１５０及び１５
１を備え、スイッチングゲート１５２を用いて各々のカ
ウンタから出力される２ビットの信号ｉ及びｊを組み合
わせて４ビットのアドレス信号Ａi,j及びＡj,iを構成す
る。２ビットカウンタ１５０及び１５１には、基準クロ
ック信号が入力される。アドレス発生器１０８では、入
力される基準クロック信号の１サイクルに１つのアドレ
ス信号を出力する。カウンタ１５０からは、２ビットの
アドレス信号ｊ（ａ２，ａ３）が出力される。また、カ
ウンタ１５１からは、２ビットのアドレス信号ｉ（ａ
０，ａ１）が出力される。アドレス発生器１０８は、こ
の各２ビットのアドレス信号ｉ及びｊを組み合わせて４
ビットのアドレス信号Ａi,j及びＡj,iを構成する。図４
に示すスイッチングゲート１５２の切換により、アドレ
ス発生器１０８から出力される４ビットのアドレス信号
は、Ａi,j＝（ａ０，ａ１，ａ２，ａ３）と、Ａj,i＝
（ａ２，ａ３，ａ０，ａ１）の２通りとなる。この２つ
のアドレス信号の関係は、レジスタファイル１０３〜１
０６において行アドレスと、列アドレスとを入れ換えた
ものに相当する。例えば、アドレス信号ｉ（ａ０，ａ
１）が（１，１）であり、アドレス信号ｊ（ａ２，ａ
３）が（０，０）である場合、アドレス発生器１０８は
スイッチングゲート１５２の切換によりＡi,j＝（１１
００）のアドレス信号と、Ａj,i＝（００１１）のアド
レス信号を出力する。図３から理解されるように、アド
レス（００１１）と（１１００）とは、互いに行／列の
アドレスを入れ換えたものに相当する。アドレス発生器
１０８は、データを書き込む場合には、アドレス信号Ａ
i,j＝（ａ０，ａ１，ａ２，ａ３）を出力する。また、
データを読み出す場合には、アドレス信号Ａj,i＝（ａ
２，ａ３，ａ０，ａ１）を出力する。

【００１９】具体的には、まず、アドレスデコーダ１０
７は、レジスタファイル１０３及び１０５に４つのアド
レス信号Ａi,j＝（００００）〜（００１１）を出力す
る。アドレス信号Ａi,jを受け取ったレジスタファイル
１０３及び１０５は、該当するアドレスの位置に、レジ
スタ１０１及び１０２から＜ｄ０，ｄ１＞、＜ｄ２，ｄ
３＞、＜ｄ４，ｄ５＞、＜ｄ６，ｄ７＞のデータを順に
受け取る。従って、レジスタファイル１０３及び１０５
には、受け取ったデータが図４に示されるように列方向
に格納される。次にアドレスデコーダ１０７は、レジス
タファイル１０４及び１０６に４つのアドレス信号Ａi,
j＝（００００）〜（００１１）を出力する。アドレス
信号Ａi,jを受け取ったレジスタファイル１０４及び１
０６は、該当するアドレスの位置に、レジスタ１０１及
び１０２から＜ｄ８，ｄ９＞、＜ｄ１０，ｄ１１＞、＜
ｄ１２，ｄ１３＞、＜ｄ１４，ｄ１５＞のデータを順に
受け取る。従って、レジスタファイル１０４及び１０６
には、受け取ったデータが図４に示されるように列方向
に格納される。アドレスデコーダ１０７は、レジスタ１
０１及び１０２からパラレル・データが４つ（８画素
分）出力される毎に、レジスタファイル１０３及び１０
５と、レジスタファイル１０４及び１０６に各アドレス
信号Ａi,j＝（０１００）〜（０１１１）、Ａi,j＝（１
０００）〜（１０１１）及びＡi,j＝（１１００）〜
（１１１１）を出力する。

【００２０】レジスタファイル１０３〜１０６の各々
に、図４に示されるように、各１６個のデータが格納さ
れると、次に、読み出し／書き込み制御部１０９は、レ
ジスタファイル１０３〜１０６に制御信号を出力し、読
み出し可能状態とする。読み出し可能状態にされたレジ
スタファイル１０３〜１０６では、アドレスデコーダ１
０７から出力されるアドレス信号に対応するアドレスの
データを次のレジスタ１１０に出力する。アドレスデコ
ーダ１０７から出力されるアドレスの値は、アドレス発
生器１０８により生成される。前に説明したように、ア
ドレス発生器１０８は、データの読み出しの場合には、
アドレス信号Ａj,i＝（ａ２，ａ３，ａ０，ａ１）を出
力する。レジスタファイル１０３〜１０６が読み出し可
能状態である場合、まず、アドレスデコーダ１０７は、
４つのアドレス信号Ａj,i＝（００００），（０１０
０），（１０００），（１１００）をレジスタファイル
１０３及び１０４に出力する。上記４つのアドレス信号
Ａj,iの入力に対し、レジスタファイル１０３及び１０
４からは、４つ（８画素分）のパラレル・データ＜ｄ
０，ｄ８＞、＜ｄ１６，ｄ２４＞、＜ｄ３２，ｄ４０
＞、＜ｄ４８，ｄ５６＞がレジスタ１１０に読み出され
る。アドレスデコーダ１０７は、レジスタファイル１０
３及び１０４からパラレル・データが４つ（８画素分）
出力された後、レジスタファイル１０５及び１０６に上
記４つのアドレス信号Ａj,i＝（００００），（０１０
０），（１０００），（１１００）を出力する。これに
対してレジスタファイル１０５及び１０６からは、４つ
（８画素分）のパラレル・データ＜ｄ１，ｄ９＞、＜ｄ
１７，ｄ２５＞、＜ｄ３３，ｄ４１＞、＜ｄ４９，ｄ５
７＞が、レジスタ１１０に読み出される。この後、アド
レスデコーダ１０７は、レジスタファイル１０３及び１
０５と、レジスタファイル１０４及び１０６にアドレス
信号Ａj,i＝（０００１），（０１０１），（１００
１），（１１０１）を上記手順で出力する。また、アド
レスデコーダ１０７は、レジスタファイル１０３及び１
０５と、レジスタファイル１０４及び１０６に４つのア
ドレス信号Ａj,i＝（００１０），（０１１０），（１
０１０），（１１１０）を上記手順で出力する。更に、
アドレスデコーダ１０７は、レジスタファイル１０３及
び１０５と、レジスタファイル１０４及び１０６にアド
レス信号Ａj,i＝（００１１），（０１１１），（１０
１１），（１１１１）を上記手順で出力する。

【００２１】レジスタファイル１１０に出力された各パ
ラレル・データは、マルチプレクサＭＵＸ１１１により
シリアル・データに変換され、出力される。以上の処理
が実行されることで、図６に示されるように、入力され
たデータの行と列が置き換えられたデータが出力され
る。以上のようにデータ転置装置１００は、基準クロッ
ク信号の１サイクルで２つのデータを処理することがで
きるため、従来と比べて処理速度を２倍にできる。

【００２２】上記実施例では、一旦、全てのレジスタフ
ァイル１０３〜１０６にデータｄｎを格納した後に、行
アドレスと列アドレスとを入れ換えてデータｄｎを読み
出すが、データ転置処理の方法は、これに限定されな
い。本発明の骨子は、データ入力端子に複数のレジスタ
を備え、入力されるシリアル・データを所定のパラレル
・データに変換し、基準クロック信号１サイクルで処理
するデータ数を多くすることだからである。

【００２３】（２）第１実施例の変形例 データ転置の方法としては、上記第１実施例で述べた方
法の他に、以下のような方法が考えられる。上記第１実
施例で示したデータ転置装置１００において、入力端子
に入力されたデータを２画素分のデータからなるパラレ
ル・データに変換した後、レジスタファイル１０３のア
ドレス（００００）に格納されるデータｄ０を読み出す
と共に、当該アドレス（００００）に新規のデータｄ
０’を格納する。レジスタファイル１０４のアドレス
（００００）に格納されているデータｄ８を読み出すと
共に、当該アドレス（００００）に新規のデータｄ１’
を格納する。次に、レジスタファイル１０３のアドレス
（０１００）に格納されるデータｄ１６を読み出すと共
に、当該アドレス（０１００）に新規のデータｄ２’を
格納する。レジスタファイル１０４のアドレス（０１０
０）に格納されているデータｄ２４を読み出すと共に、
当該アドレス（０１００）に新規のデータｄ１０’を格
納する。以上の処理をレジスタファイル１０３及び１０
４の各８画素分のデータについて実行した後、続いて、
レジスタファイル１０５及び１０６の各８画素分のデー
タについて同じ処理を実行する。これを繰り返すこと
で、レジスタファイル１０３〜１０６には、図６に示さ
れるように、新規のデータｄｎ’が行方向に格納され
る。

【００２４】次に、データを読み出す場合には、レジス
タファイル１０３及び１０５の各４画素分のデータを列
方向に＜ｄ０’，ｄ８’＞、＜ｄ１６’，ｄ２４’＞、
＜ｄ３２’，ｄ４０’＞、＜ｄ４８’，ｄ５６’＞を読
み出すと共に、新規のデータ＜ｄ０”，ｄ１”＞、＜ｄ
２”，ｄ３”＞、＜ｄ４”，ｄ５”＞、＜ｄ６”，ｄ
７”＞を列方向に格納し、次にレジスタファイル１０４
及び１０６のデータを列方向に＜ｄ１’，ｄ９’＞、＜
ｄ１７’，ｄ２５’＞、＜ｄ３３’，ｄ４１＞、＜ｄ４
９，ｄ５７＞を読み出すと共に、新規のデータ＜ｄ
８”，ｄ９”＞、＜ｄ１０”，ｄ１１”＞、＜ｄ１
２”，ｄ１３”＞、＜ｄ１４”，ｄ１５”＞を列方向に
書き込む。この処理を繰り返すことで、図４に示す配列
で各データｄｎ”が、レジスタファイル１０３〜１０６
に格納される。

【００２５】上記の処理を行うことで、基準クロック信
号の１サイクルで、２画素分のデータをメモリに書き込
むと共に、読み出すことが可能となり、従来の４倍の速
度でデータを転置処理できる。

【００２６】（３）第２実施例 次の図７は、本発明の第２実施例のデータ転置装置２０
０を示す。データ転置装置２００は、データ転置装置１
００の備えていた４個のレジスタファイル１０３〜１０
６と同じ容量のレジスタファイルを２倍の計８個備え
る。データ転置装置２００は、レジスタファイル２０３
〜２０６にデータが書き込まれている期間中に、残りの
レジスタファイル２０７〜２１０に格納されたデータを
行／列変換したものを出力することを特徴とする。デー
タ転置装置２００は、シリアル入力されるデータを２画
素分のデータからなるパラレル・データにするためのレ
ジスタ２０１及び２０２と、Ｎ×Ｎ画素マトリクスの画
像データ入力がされる場合、（Ｎ×Ｎ）／４画素分のデ
ータを記憶する８個のレジスタファイル２０３〜２１０
と、Ｎ／２ビットのアドレス信号を発生し、アドレスデ
コーダ２１１に出力するアドレス発生器２１２と、レジ
スタファイル２０３〜２１０にアドレス発生器２１２か
ら入力されるアドレス信号を出力するアドレスデコーダ
２１１と、各レジスタファイル２０３〜２１０から出力
されるパラレル・データをシリアル・データに変換する
レジスタ２１４及びマルチプレクサ２１５と、読み出し
／読み込み制御部２１３から構成される。なお、第２実
施例では、第１実施例と同様に８×８画素マトリクスか
らなる画像データを用いる。従って、レジスタファイル
２０３〜２１０は、各々１６画素分のデータを格納でき
るものを用いる。

【００２７】図７に示すようにデータ転置装置２００
は、データ転置装置１００に比べてレジスタファイルの
数が２倍になっている。上記第１実施例に示したデータ
転置装置１００では、基準クロック信号の１サイクルで
２つのデータを各レジスタファイルに格納する。全ての
データを格納した後、データ転置装置１００は、基準ク
ロック信号の１サイクルで行／列変換されたデータをシ
リアルデータとして出力していた。これに対してデータ
転置装置２００では、基準クロック信号の立ち上がりタ
イミングに同期してレジスタファイル２０３〜２０６に
第１実施例と同様にデータを列方向に格納すると共に、
基準クロック信号の立ち下がりタイミングに同期してレ
ジスタファイル２０７〜２１０に格納されたデータを行
方向に読み出す。また、レジスタファイル２０３〜２０
６にデータが格納された場合、即ち、レジスタファイル
２０７〜２１０に格納されたデータが全て出力された場
合には、レジスタファイル２０７〜２１０に列方向にデ
ータを格納すると共に、レジスタファイル２０３〜２０
６に格納されたデータを行方向に読み出し出力する。以
上の処理を実行することで基準クロック信号の１サイク
ル期間中に、従来に比べて４倍のデータを転置処理でき
る。

【００２８】

【発明の効果】本発明のデータ転置装置は、データ入力
端子に複数のレジスタを備え、入力されるシリアル・デ
ータをパラレル・データに変換し、基準クロック信号１
サイクルに上記パラレル・データをメモリ（レジスタフ
ァイル）に書き込む。このため、従来と比べ、データの
転置処理の速度を数倍に向上することができる。

【図面の簡単な説明】

【図１】 本発明のデータ転置装置１００の構成図であ
る。

【図２】 データ転置装置に入力される８×８画素マト
リクスからなるデータｄｎの配列を示す図である。

【図３】 レジスタファイル１０３〜１０６及び２０３
〜２１０のアドレス

【図４】 データ転置装置１００に備えられるレジスタ
ファイル１０３〜１０６に格納されるデータｄｎを示す
図である。

【図５】 アドレス発生器１０８の構成を示す図であ
る。

【図６】 データ転置装置１００から出力される８×８
画素マトリクスからなるデータｄｎの配列を示す図であ
る。

【図７】 本発明の第１実施例の変形例によってレジス
タファイル１０３〜１０６に格納されるデータｄｎ’を
示す図である。

【図８】 本発明のデータ転置装置２００の構成図であ
る。

【符号の説明】

１０１，１０２，１１０，２０１，２０２，２１４…レ
ジスタ １０３〜１０６，２０３〜２１０…レジスタファイル １０７，２１１…アドレスデコーダ １０８，２１２…アドレス発生器 １０９，２１３…読出／書き込み制御部 １１１，２１５…マルチプレクサ １５０，１５１…２ビットカウンタ １５２…スイッチングゲート

Claims (4)

【特許請求の範囲】
1. 【請求項１】 シリアル・データが入力される端子と、 上記端子に入力されたシリアル・データを複数の所定の
   画素分のデータからなる第１パラレル・データに変換す
   るシリアル・パラレル変換手段と、 書き込み可能の場合、Ｎ×Ｎ画素マトリクス分の第１パ
   ラレル・データを指定されたアドレスに書き込み、読み
   出し可能の場合、指定されたアドレスに記憶されている
   データを読み出す記憶手段と、 基準クロック信号１サイクル単位で動作し、記憶手段が
   書き込み可能の場合には第１パラレル・データを行方向
   もしくは列方向に書き込むためのアドレスを指定するア
   ドレス信号Ａi,j（但し、ｉ及びｊの値は、０，１，
   ２，…，Ｎ−１，Ｎである。）を出力し、記憶手段が読
   み出し可能の場合には、複数の画素分のデータからなる
   第２パラレル・データを列方向もしくは行方向に読み出
   すためのアドレスを指定するアドレス信号Ａj,iを出力
   するアドレス発生器と、 アドレス発生器から出力されるアドレス信号Ａi,j及び
   Ａj,iを記憶手段に出力するアドレスデコーダと、 記憶手段を所定のタイミングでデータ書き込み可能及び
   読み出し可能に切り換える制御手段と、 記憶手段から読み出される第２パラレル・データをシリ
   アル・データに変換して出力するパラレル・シリアル変
   換手段とを備えることを特徴とするデータ転置装置。
2. 【請求項２】 Ｎ×Ｎ画素マトリクス分のデータが入力
   される端子と、 上記端子に入力されるデータを２画素分のデータからな
   る第１パラレル・データに変換するシリアル・パラレル
   変換手段と、 書き込み可能の場合、指定されるアドレスに各々（Ｎ×
   Ｎ）／４画素マトリクス分のデータを書き込み、読み出
   し可能の場合、指定されるアドレスに記憶されるデータ
   を読み出す第１，第２，第３及び第４のメモリと、 基準クロック信号の１サイクル単位で動作し、第１及び
   第３のメモリもしくは第２及び第４のメモリが書き込み
   可能な場合、第１パラレル・データを行方向もしくは列
   方向に書き込むためのアドレスを指定するアドレス信号
   Ａi,j（但し、ｉ及びｊは、０，１，２，…，Ｎ／２−
   １，Ｎ／２である。）を出力し、第１及び第２のメモリ
   もしくは第３及び第４のメモリが読み出し可能な場合、
   ２画素分のデータからなる第２パラレル・データを列方
   向もしくは行方向に読み出すアドレスを指定するアドレ
   ス信号Ａj,iを出力するアドレス発生器と、 第１パラレル・データを書き込む際、基準クロック信号
   の１サイクル中に、アドレス発生器から出力されるアド
   レス信号Ａi,jを第１及び第３メモリもしくは第２及び
   第４メモリに順に出力すると共に、第２パラレル・デー
   タを読み出す際、基準クロック信号の１サイクル中に、
   アドレス発生器から出力されるアドレス信号Ａj,iを第
   １及び第２メモリもしくは第３及び第４メモリに順に出
   力するアドレスデコーダと、 データを書き込む際に第１及び第３のメモリと、第２及
   び第４のメモリを所定のタイミングで交互に書き込み可
   能とすると共に、データを読み出す際に第１及び第２の
   メモリと、第３及び第４のメモリとを所定のタイミング
   で交互に書き込み可能にする制御手段と、 第１及び第２メモリもしくは第３及び第４メモリから読
   み出された第２パラレル・データをシリアル・データに
   変換して出力するパラレル・シリアル変換手段とを備え
   ることを特徴とするデータ転置装置。
3. 【請求項３】 Ｎ×Ｎ画素マトリクス分のデータが入力
   される端子と、 上記入力端子に入力されるデータを２画素分のデータか
   らなる第１パラレル・データに変換するシリアル・パラ
   レル変換手段と、 書き込み可能の場合、指定されたアドレスにＮ×Ｎ画素
   マトリクス分のデータを書き込み、読み出し可能の場
   合、指定されたアドレスに記憶されるデータを読み出す
   第１及び第２の記憶手段と、 上記第１の記憶手段及び第２の記憶手段の何れか一方を
   書き込み可能とし、他方を読み出し可能にする制御手段
   と、 基準クロック信号１サイクル単位で動作し、第１もしく
   は第２の記憶手段に第１パラレル・データを行方向もし
   くは列方向に書き込むためのアドレスを指定するアドレ
   ス信号Ａi,j（但し、ｉ及びｊは、０，１，２，…，Ｎ
   −１，Ｎである。）を出力すると共に、第２もしくは第
   １の記憶手段に２画素分のデータからなる第２パラレル
   ・データを列方向もしくは行方向に読み出すアドレスを
   指定するためのアドレス信号Ａj,iを出力するアドレス
   発生器と、 アドレス発生器により出力されるアドレス信号Ａi,jを
   制御手段により書き込み可能にされた第１もしくは第２
   の記憶手段に出力すると共に、アドレス信号Ａj,iを制
   御手段により読み出し可能にされた第２もしくは第１の
   記憶手段に出力するアドレスデコーダと、 第１もしくは第２の記憶手段から読み出された第２パラ
   レル・データをシリアル・データに変換して出力するパ
   ラレル・シリアル変換手段とを備えることを特徴とする
   データ転置装置。
4. 【請求項４】 Ｎ×Ｎ画素マトリクス分のデータが入力
   される端子と、 端子に入力されるデータを２画素分のデータを第１パラ
   レル・データに変換するシリアル・パラレル変換手段
   と、 書き込み可能の場合、指定されたアドレスにＮ×Ｎ画素
   マトリクス分のデータを書き込み、読み出し可能の場
   合、指定されたアドレスに記憶されるデータを読み出す
   記憶手段と、 基準クロック信号１サイクル単位で動作し、データを書
   き込む場合に、上記記憶手段に第１パラレル・データを
   行方向もしくは列方向に書き込むためのアドレスを指定
   するアドレス信号Ａi,j（但し、ｉ及びｊは、０，１，
   ２，…，Ｎ−１，Ｎである。）を出力し、データを読み
   出す場合には、上記記憶手段に２画素分のデータからな
   る第２パラレル・データを列方向もしくは行方向に読み
   出すためのアドレスを指定するアドレス信号Ａj,iを出
   力するアドレス発生器と、 アドレス発生器から出力されるアドレス信号Ａi,j及び
   Ａj,iを記憶手段に出力するアドレスデコーダと、 最初に記憶手段を書き込み可能にしてＮ×Ｎ画素マトリ
   クス分のデータを全て格納した後、基準クロック信号１
   サイクル中に記憶手段を書き込み可能／読み出し可能に
   し、上記記憶手段から１個のデータを読み出した後に、
   上記記憶手段の同一アドレスに新規のデータを書き込ま
   せる制御手段とを備えることを特徴とするデータ転置装
   置。