JPH06334970A

JPH06334970A - ｎウェイ・インタポーレータ

Info

Publication number: JPH06334970A
Application number: JP6102849A
Authority: JP
Inventors: Gavin Alexander Walker; アレキサンダーウォーカーギャビン
Original assignee: Sony United Kingdom Ltd
Current assignee: Sony Europe BV United Kingdom Branch
Priority date: 1993-05-17
Filing date: 1994-05-17
Publication date: 1994-12-02
Also published as: GB2278212A; GB9310121D0; GB2278212B

Abstract

(57)【要約】【目的】デジタルビデオ効果発生装置のアドレス発生
器に好適の、×３乗算器を必要とせず経費のかからない
高効率のインタポーレータを得る。【構成】所定間隔の基準データ点の中間に在るデータ
点の補間された中間値を出力するインタポーレータにお
いて、基準データ点の隣接対の第１基準データ点の値を
第２基準データ点の値から減じて得た差値の何分の１か
を中間値のためのインクリメント値とし、基準データ値
の対から、隣接基準データ点の間隔外のデータ点に対す
る少なくとも１つの出力値を含む複数の夫々の補間値を
導出するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、インタポーレータ（補
間器）に関し、詳しくは、所定の間隔を置いた一連の基
準データ点の値の中間に在るデータ点の値を表す、補間
された中間値を含む出力値を導出する手段を有するｎウ
ェイ（点）インタポーレータに関するものである。

【０００２】

【従来の技術】インタポーレータは、多くのデータ処理
及びその他の技術分野に使用されている。例えば、高精
細度テレビジョン（ＨＤＴＶ）には高いデータレートが
必要なため、例えばデジタルビデオ効果発生装置におい
て画像メモリのアドレス指定をするアドレス発生器が、
最高データレートの何分の１（一般的には１／４）かで
動作し、当該最高レートでアドレスを発生するリニア
（線形）インタポーレータを使用するのが普通である。

【０００３】図１は、画像を取扱う代表的なビデオ効果
発生装置の概要を示す簡略ブロック図である。図１につ
いて説明する一般的な種類の装置は、既知の種々の品目
のデジタルビデオ効果機器で具体化されており、その動
作及び構成は当業者に周知である。このデジタルビデオ
効果発生装置は、図１に１０で示すデジタルビデオ効果
ユニットと、制御ユニット２４とを有する。

【０００４】処理しようとする画像を表すビデオ信号
は、ＩＮにてデジタルビデオ効果ユニット１０に入力さ
れる。入力画像の処理は、画像メモリ１２のアドレス指
定を制御することによって行う。一般に、該処理は、メ
モリ１２の読出し側アドレス指定を制御して行う。ただ
し、書込み側アドレスのマッピングも知られている。メ
モリのアドレス指定の制御は、アドレス発生器１８で行
う。

【０００５】マッピング過程は画像の圧縮を含むことが
あり、補正手段がない場合、圧縮によってエイリアシン
グ（重複歪み）が生じ、出力画像の質を低下させるの
で、書込み側で書込み側プロセッサ１４により入力画像
の処理を行う。書込み側プロセッサは一般に、圧縮の影
響を補うため、フィルタの形で設けられている。書込み
側プロセッサ、即ちフィルタの制御器１６は、画像の局
部領域に対する圧縮量を表す局部スケーリング（圧縮）
率を決める。これらの局部スケーリング率は、フィルタ
１４を制御して適正なフィルタリング量を画像の夫々の
領域に適用するのに使用される。

【０００６】メモリ１２の読出し側アドレス指定は、ア
ドレス発生器１８が、メモリ１２内のピクセル（画素）
記憶位置と出力ピクセルとの間の１：１のマッピングを
発生しない場合に、出力ピクセル値を計算できるピクセ
ル補間を含むことができる。アドレス発生器１８は、メ
モリのアドレスをサブピクセル（ピクセルより小さい）
精度で発生し、それによって、該アドレスのサブピクセ
ル部分が、当業者に周知のように補間過程での制御に使
用される。

【０００７】読出し側プロセッサ２０は、出力ピクセル
をデジタルビデオ効果ユニット１０からＯＵＴに出力す
る前に処理するために設けることができるものである。
読出し側プロセッサ２０は、メモリ１２からの出力デー
タをフレーム同期情報に合せるための同期ディレー（遅
延装置）と、メモリ１２からの出力データ（前景情報を
表す。）を背景情報の中に挿入してＯＵＴにビデオ画像
出力を生成するためのデジタル・リニア・キーヤーを具
えることができる。読出し側プロセッサ制御器２２は、
読出し側プロセッサ２０の動作を制御するためのもので
ある。

【０００８】デジタルビデオ効果ユニット１０は、制御
ユニット２４によって制御される。制御ユニット２４
は、適切な制御ソフトウェアをもつ通常のパーソナルコ
ンピュータ又はコンピュータ・ワークステーションでよ
いが、そうでなくてもよい。動作時、制御ユニット２４
は、デジタルビデオ効果ユニットによって行うべきマッ
ピングを定めるデータを発生する。例えば、制御ユニッ
ト２４は、デジタルビデオ効果ユニットによって入力ビ
デオ画像をマッピングすべき表面を定めるデータを発生
する。この表面を定めるデータは、書込み側プロセッサ
制御器１６によって、書込み側プロセッサ１４における
フィルタの動作を制御するための局部スケーリング率を
発生するのに使用されると共に、アドレス発生器１８に
よって、所望のマッピングに従い出力ビデオ画像を作る
ためメモリ１２からのピクセルデータを選択する読出し
アドレスを発生するのに使用される。

【０００９】上述のとおり、ＨＤＴＶ信号を処理する場
合には、非常に高いデータレートが要求される。飛越し
ＨＤＴＶビデオの場合、各ビデオフレームは、各ビデオ
フィールドが２０４８×５６３ピクセルを含む２つのビ
デオフィールドより成る。ＨＤＴＶ規格の出力ビデオ画
像を発生するためには、メモリ１２からピクセルを７
４．２５ＭＨｚのデータレートで出力する必要がある。
現在の技術では、メモリ１２にアドレス指定してかよう
なデータレートでメモリからデータを出力するためのア
ドレスを発生することは非実際的であるので、これま
で、メモリ１２を図２に示すように４つのサブ（小）メ
モリに分割することが提案された。

【００１０】図２は、４つのサブメモリ１２Ａ，１２
Ｂ，１２Ｃ及び１２Ｄより成るメモリ１２を示す。各サ
ブメモリ１２Ａ〜１２Ｄは、５６３の行（横列）と２０
４８／４（＝５１２）の列（縦列）を有する。こうする
と、１行のピクセルが４つのサブメモリ１２Ａ〜１２Ｄ
に分割される。行に沿って連続するピクセルは、サブメ
モリ１２Ａ，１２Ｂ，１２Ｃ及び１２Ｄに、該行に沿う
ピクセル順序がＡ，Ｂ，Ｃ，Ｄ，Ａ，Ｂ，Ｃ，Ｄ，Ａ，
‥‥となるように循環的に記憶される。こうすると、メ
モリ１２への書込み及びメモリ１２からの読出し時に、
各サブメモリに最高ＨＤＴＶビデオレートの１／４でア
クセスすればよいことになる。

【００１１】図３は、サブメモリ１２Ａ〜１２Ｄにアク
セスするためのアドレスの発生を示す説明図である。図
３の（ｉ）は、サブメモリ１２Ａ〜１２Ｄを通じての順
次ピクセルのアドレス指定を示す。図３の（ｉ）は、こ
れらのピクセルに対するデータが、最高ＨＤＴＶビデオ
レートで図２の１２Ｉに入力され図２の１２Ｏより出力
されることを表す。図３の（ii) ，（iii)，（iV）及び
（Ｖ）は、アドレスＸ _A，Ｘ_B，Ｘ_C及びＸ_Dの発生を
示す。図より、これらのアドレスは、サブメモリ１２Ａ
〜１２Ｄに対するＸアドレスとして夫々アドレスライン
Ｘ_A，Ｘ_B，Ｘ _C及びＸ_Dを介して入力されるが、最高
ＨＤＴＶビデオレートの１／４で供給しさえすればよい
ことが分かるであろう。同様に、Ｙアドレスは、４つの
各ＸアドレスＸ_A，Ｘ_B，Ｘ_C及びＸ_Dに共通であるか
ら、上記１／４のビデオレートで発生しさえすればよ
い。

【００１２】図３の（ｉ）に示す最高ＨＤＴＶレートで
供給される入力ピクセルを夫々のサブメモリ１２Ａ〜１
２Ｄに正確に記憶させるために、制御ライン１２ＴＩを
介して最高ＨＤＴＶレートで０から３へと循環する信号
によって制御される、入力デマルチプレクサ（直並列変
換器）１２ＤＩを設ける。同様に当該ピクセルをサブメ
モリ１２Ａ〜１２Ｄから正しい順序で出力させるため
に、制御ライン１２ＴＯを介して最高ＨＤＴＶレートで
０から３へと循環する信号によって制御される、出力マ
ルチプレクサ（並直列変換器）１２ＭＯを設ける。

【００１３】Ｙアドレスの発生は、通常のアドレス発生
回路でよいので、特に何も問題は生じない。しかし、図
３にＸ_A，Ｘ_B，Ｘ_C及びＸ_Dで表したＸアドレスを発
生するために、ＨＤＴＶレートの１／４でＸアドレスの
１／４を発生して、これをその他の必要なアドレスを発
生するための補間に用いることが前に提案された。

【００１４】図４は、最初にその数の１／４が基準点Ｒ
Ｐの形で与えられるＸアドレスの発生を示す。即ち、そ
れらの中間点ＩＰは、基準点ＲＰ間の線形補間によって
発生されることが示されている。図４に示すように、Ｘ
値Ｘ_n，Ｘ_n+4，Ｘ_n+8，‥‥が基準値として与えら
れ、その中間の値（例えば、Ｘ_n+1，Ｘ_n+2，Ｘ_n+3な
ど）はラインＬに沿う補間によって発生される。水平軸
Ｔは、図４における時間を表す。

【００１５】図５は、連続する基準値Ｘ_in+4及びＸ
_in（ただし、ｉｎ＝０，４，８など）の対からアドレス
Ｘ_in，Ｘ_in+1，Ｘ_in+2及びＸ_in+3を発生するための通常
の４ウェイ・インタポーレータを示す。

【００１６】入力端４０に受ける連続する各基準値は、
ディレー回路４１（例えば、ＨＤＴＶレートの１／４で
クロックされるラッチ）によって４ピクセル分だけ遅ら
される。この遅（らさ）れた基準値（例えば、Ｘ_in）は
それから、減算器４２で入力端４０に受ける次の基準値
（例えば、Ｘ_in+4）から減算され、差値を発生する。次
に、分割器４４は、減算器４２が出力した差値の１／４
に等しいインクリメント（増分）値ｄを生じる。

【００１７】本インタポーレータは、上記遅れた基準値
Ｘ_inを第１出力端に第１出力値として供給する。第２出
力値Ｘ_in+1は、上記遅れた基準値Ｘ_inにインクリメント
値ｄを加える加算器４６の出力端に供給される。×２乗
算器４８は、インクリメント値ｄを２倍し、値２ｄを加
算器５０に供給する。インタポーレータからの第３出力
Ｘ_in+2は、×２乗算器４８が出力した２倍のインクリメ
ント値２ｄを上記遅れた基準値Ｘ_inに加える加算器５０
の出力端に与えられる。×３乗算器５２は、インクリメ
ント値を３倍し、値３ｄを加算器５４に供給する。イン
タポーレータの第４出力Ｘ_in+3は、×３乗算器５２が出
力した３倍のインクリメント値３ｄを上記遅れた基準値
Ｘ_inに加える加算器５４の出力端に得られる。

【００１８】しかし、図５に示したインタポーレータの
回路は、×３乗算器５２の「３倍」機能が要求されるた
め、実現が困難である。２の累乗により乗算又は割算を
することは、ビットシフト操作によりデジタル回路では
効率よく実施できる。しかし、×３機能は、もっと複雑
な回路を必要とする。このため、例えばＨＤＴＶシステ
ムでは、極めて高いデータレートが要求されるので、特
別の問題が起きる。×３機能を与えるために、これまで
２つの代替策が提案された。第１の代替策は、プログラ
ム可能リードオンメモリ（ＰＲＯＭ）を用いることであ
る。しかし、高精度の画像発生が要求される場合、例え
ば、１４ビットより大きいワード幅が要求される場合、
ＰＲＯＭの使用は非実際的となる。ＨＤＴＶシステムで
は、１行における２０４８ピクセル（−１０２４から＋
１０２３へと配列された）をアドレス指定するために
は、１１ビットが必要である。しかし、ピクセル補間の
ため精確にマッピングするのに十分なサブピクセル精度
を与えるために、アドレスに更に４ビットを使用して合
計１５ビットとすることが提案されている。この桁数の
ワード幅では、ＰＲＯＭの使用は非実際的である。

【００１９】第２の代替策として、図６に示す回路によ
り×３機能を実現することが提案された。図６の回路
は、３Ｘ＝（２＋１）Ｘ＝２Ｘ＋Ｘと見て、×２乗算器５６において値Ｖを２倍し、この２
倍値を加算器５８にて原値Ｖに加えることによって値３
Ｖを発生するのに使用することができる。

【００２０】しかし、×３機能の発生に対するこれらの
解決策はいずれも、所要のＨＤＴＶレートで動作させる
ためにパイプライン化が必要となる処理遅延を含み、且
つ値Ｘ_in，Ｘ_in+1，Ｘ_in+2及びＸ_in+3を同時に供給する
ためにインタポーレータの出力に対して遅延の補償が要
求される回路を設けることが必要である。

【００２１】

【発明が解決しようとする課題】したがって、本発明の
課題は、上述のインタポーレータについて経験した問題
点を軽減することである。

【００２２】

【課題を解決するための手段及び作用】本発明は、第１
の面からみて、所定の間隔を有する基準データ点の値の
間のデータ点の値を表す、補間された中間値を含む出力
値を導出する手段を有するｎウェイ（点）インタポーレ
ータであって、次の構成要素を具えたものを提供する。（ａ）連続する中間値のためのインクリメント値ｄを決
定するインクリメント値決定手段であって、基準データ
点の隣接対の第１基準データ点に対する値を、該基準デ
ータ点対の第２基準データ点に対する値から減算して得
られる差値の何分の１かをインクリメント値とするも
の、（ｂ）上記基準データ値の対から、隣接基準データ
点の間隔の外側に在る（間隔内にない）データ点に対す
る少なくとも１つの出力値を含む各補間値を導出する複
数の出力手段。

【００２３】基準データ点の隣接対の第１及び第２の基
準データ点の間隔内にないデータ点に対する少なくとも
１つの値を発生することにより、×３機能に対する要求
を全く解消することができる。

【００２４】本発明によるインタポーレータの要点は、
与えられた一連の入力基準値に対し、その出力を図５の
インタポーレータにより出力されるであろう出力に関し
てシフトすることである。したがって、図４について述
べたインタポーレータの出力をエミュレート（模倣）し
たい場合、一連の夫々の所定のデータ点の値を値ｄによ
り修正することによって、上記基準データ点に対する一
連の値を決定する手段を設けることができる。

【００２５】本発明の或る具体構成では、上記インクリ
メント値決定手段は、基準データ点の隣接対の第１基準
データ点に対する値を該基準データ点対の第２基準デー
タ点に対する値から減算して得られる差値の１／ｎを、
連続する中間値のためのインクリメント値として決定
し、上記複数の出力手段は、次の構成要素を含んでい
る。

【００２６】（１）上記第２基準データ点の値から上記
インクリメント値を減算して第１の出力値を導出する第
１の出力手段、（２）上記第２基準データ点の値を第２
の出力値として出力する第２の出力手段、（３）上記第
２基準データ点の値に上記インクリメント値を加算して
第３の出力値を導出する第３の出力手段、（４）上記イ
ンクリメント値を２倍する倍増手段と、該倍増されたイ
ンクリメント値を上記第２基準データ点の値に加算して
第４の出力値を導出する手段とを含む第４の出力手段。

【００２７】このインタポーレータの要点は、補間を行
うウィンドウを一方向に基準データ点の間隔の１／ｎだ
けシフトすることである。

【００２８】図５のインタポーレータによって発生され
るのと同じ点を確実に発生させるために、例えば、上述
のインタポーレータに、一連の夫々の所定データ点の値
にインクリメント値ｄを加算することにより一連の基準
データ点に対する値を決定する手段を設け、それによっ
て、上記第１出力手段に上記所定データ点の夫々に対す
る出力値を出力させることができる。

【００２９】本発明の他の具体構成では、上記インクリ
メント値決定手段は、基準データ点の隣接対の第１基準
データ点に対する値を該基準データ点対の第２基準デー
タ点に対する値から減算して得られる差値の１／ｎを、
連続する中間値のためのインクリメント値として決定
し、上記複数の出力手段は、次の構成要素を含んでい
る。

【００３０】（１）上記インクリメント値を２倍する倍
増手段と、該倍増されたインクリメント値を上記第１基
準データ点の値から減算して第１の出力値を導出する手
段とを含む第１の出力手段、（２）上記インクリメント
値を上記第１基準データ点の値から減算して第２の出力
値を導出する第２の出力手段、（３）上記第１基準デー
タ点の値を第３の出力値として出力する第３の出力手
段、（４）上記インクリメント値を上記第１基準データ
点の値に加算して第４の出力値を導出する第４出力手
段。

【００３１】このインタポーレータの要点は、補間を行
うウィンドウを夫々の基準データ点の間隔の１／ｎだけ
前述のインタポーレータとは逆の方向にシフトすること
である。

【００３２】前述したインタポーレータと同様、図５の
インタポーレータによって発生されるのと同じデータ点
を確実に発生させるために、本インタポーレータに、イ
ンクリメント値を一連の夫々の所定データ点の値から減
算して一連の基準データ点に対する値を決定する手段を
設け、それによって、上記第１出力手段に上記所定デー
タ点の夫々に対する出力値を出力させることができる。

【００３３】本発明の好適な具体構成では、ｎ＝４であ
って、インタポーレータは多ビットデータ値を補間する
ものである。一般的には、夫々の基準データ点に対する
個々の基準値は、第１のデータレートで順次供給され、
夫々の出力手段の夫々の出力値は、第１のデータレート
で互いに殆ど同時に供給される。本発明によるインタポ
ーレータでは、×３乗算機能が必要でないので、これを
余分のバッファ手段を設けることなく達成できる。

【００３４】本発明は、他の面からみて、上述した如き
インタポーレータを有するアドレス発生器を提供する。

【００３５】該アドレス発生器は、各々がＫ／ｎ×Ｊピ
クセル容量のｎ個のサブ（小）メモリとして配置された
Ｋ×Ｊピクセル容量のピクセルメモリを具え、それによ
って、ｎ個の出力手段の各出力値をｎサブメモリの夫々
のアドレス指定に用いるのがよい。したがって、該アド
レス発生器は、極めて高いデータレートでメモリ内のピ
クセルのアドレス指定をすることができる。

【００３６】ピクセルメモリはＫピクセルのＪ行を含
み、それによって、出力手段の出力値を行内のピクセル
を決めるのに使用するのがよい。また、アドレス発生器
は、ピクセル間の補間を可能とするため、サブピクセル
の精度でアドレス値を発生するのがよい。

【００３７】本発明は、Ｊ行×Ｋピクセルを含むピクセ
ルメモリ及び上述のアドレス発生器を具えるビデオ効果
発生装置に用いて特に好適である。

【００３８】該ビデオ効果発生装置は、夫々のデータ点
に対する基準値として行内の基準ピクセルのアドレスを
発生するコントローラ及び中間ピクセルに対するアドレ
ス値を計算するインタポーレータを具えるのがよい。

【００３９】上記コントローラは、一連の所定データ点
からインクリメント値ｄだけずれた基準データ点を表す
一連のピクセルアドレス値を発生するのがよい。該一連
のピクセルアドレス値は、インタポーレータが上記各基
準ピクセルアドレスに対しｎ個のピクセルアドレスを出
力する第１のデータレートで発生され、それによって、
上記ｎ個のサブメモリの各々におけるピクセルアドレス
を、上記コントローラにより出力される各基準ピクセル
アドレスとしてアドレス指定することができる。

【００４０】上記アドレス発生器は、メモリの読出し側
アドレス指定を行い、且つインタポーレータが上記各基
準ピクセルアドレスに対してアドレス指定したｎピクセ
ルを順次出力するマルチプレクサを有し、それによっ
て、ピクセル値がマルチプレクサから第１データレート
のｎ倍で出力されるようにするのがよい。

【００４１】ただし、代わりに、上記アドレス発生器
が、メモリの書込み側アドレス指定を行い、且つ順次受
けた値をサブメモリに循環的に送出するデマルチプレク
サを有し、それによって、夫々のピクセル値が、各基準
ピクセルアドレスに対してインタポーレータにより出力
される夫々のアドレスでｎ個のサブメモリの各々に記憶
され、ピクセルが第１データレートのｎ倍で入力される
ようにしてもよい。

【００４２】

【実施例】以下、図面により本発明を具体的に説明す
る。本発明の具体的構成は、標準の４ウェイ・インタポ
ーレータを「３倍」（×３）乗算器を全く使わない異な
る方法で実現できるという認識に基くものである。

【００４３】いま、基準データ値Ｘ_n，Ｘ_n+4，
Ｘ_n+8，‥‥が与えられ、Ｘ_n+1，Ｘ_n+2，Ｘ_n+3，‥
‥のような中間アドレスが要求される、図４に示す如き
標準の補間技法を考える。この場合、次の式が発生可能
である。Ｘ_n+m＝Ｘ_n＋ｍｄｍ＝０，１，
２，３ただし、ｄ＝（Ｘ_n+4−Ｘ_n）／４これは、次のように書換えられる。Ｘ_n+m＝Ｘ_n＋ｄ＋ｄ（ｍ−１）ｍ＝０，１，
２，３Ｋ＝ｍ−１及びＸ_n′＝Ｘ_n＋ｄとおくと、Ｘ_n+m＝Ｘ_n′＋ｋｄｋ＝−１，
０，１，２

【００４４】この最後の式は最初の式と似ているが、×
３倍率が消えており、簡単な２つの倍率が残っているこ
とが認められる。

【００４５】図７は、図４に示したようなＸ基準データ
点でなくＸ′基準データ点ＲＰを用いた補間値の発生を
示す。中間点ＩＰ（Ｘ_n，Ｘ_n+2，Ｘ_n+3など）は、ラ
インＬに沿う補間によって発生される。図７では、Ｘ′
基準データ点ＲＰが、図４のＸ基準データ点より１位置
だけ右にずれている点に注意されたい。即ち、Ｘ′基準
データ点はＸ_n+1，Ｘ_n+5，Ｘ_n+9，‥‥に対応してい
る。Ｘ′基準データ点をこのようにずらすと、図８のイ
ンタポーレータによって出力される４つの値は、図５の
従来のインタポーレータによって出力されるものと一致
する。よって、図５の従来インタポーレータによって出
力されるのと同じ出力値を発生するためには、図８のイ
ンタポーレータに、図５のインタポーレータで使用され
た基準値Ｘに値ｄを加算して発生した基準値Ｘ′を供給
しなくてはならないことが分かる。

【００４６】これは、図１の制御ユニット２４からアド
レス発生器１８に供給される基準データ値を修正するこ
とによって、自動的に且つハードウェアを補足すること
なく達成できる。制御ユニット（システムコントロー
ラ）２４はどんな場合も基準データ値を計算する必要が
あるので、余計な固定費がかかることはない。単に値ｄ
を考えに入れて計算を変えることは、大した経費にはな
らない。

【００４７】したがって、図８のインタポーレータは、
次のように構成される。入力端４０で受ける連続する各
基準値は、ディレー回路４１（例えば、ＨＤＴＶレート
の１／４でクロックされるラッチ）により、図５のイン
タポーレータと同様に４ピクセル分だけ遅らされる。前
と同様、遅（らさ）れた基準値（例えば、Ｘ′_in）はそ
れから、減算器４２で入力端４０に受けた次の基準値
（例えば、Ｘ′_in+4）から減算され、差値が発生され
る。分割器４４はそれから、減算器４２が生じた差値の
１／４をインクリメント値ｄとして発生する。

【００４８】上記インタポーレータの第１出力は、減算
器６０から供給される。減算器６０は、インクリメント
値ｄを遅れた基準値Ｘ′_inより減じる。第２の出力値Ｘ
_in+1は、遅れた基準値Ｘ′_inで作成する。第３の出力値
Ｘ_in+2は、遅れた基準値Ｘ′ _inにインクリメント値ｄを
加える加算器６２より供給される。ビット・シフタで実
現できる×２乗算器６４は、２倍のインクリメント値２
ｄを発生し、これを加算器６６に供給する。第４の出力
値Ｘ_in+3は、値２ｄを遅れた基準値Ｘ′_inに加える加算
器６６から出力される。

【００４９】よって、図８のインタポーレータは、夫々
の基準値の間隔の外に在る（基準値の間にない）１つの
出力値と、それらの基準値の一方と、該基準値の対の間
に在る２つの出力値とを含む４つの出力値を発生するこ
とが分かる。例えば、Ｘ_n+5及びＸ_n+1と等価の基準値
Ｘ′_n+4及びＸ′_nは、図７におけるデータ点Ｘ_n，Ｘ
_n+1，Ｘ_n+2及びＸ_n+3に対する値を発生するのに使用
できる。×３乗算器を使用しなくても、中間値の補間
（例えば、図１及び２のメモリ１２に対するアドレス指
定）は、追加の回路及びバッファを要することなく達成
できる。

【００５０】図９は、図中のＸ″_n，Ｘ″_n+4，Ｘ″
_n+8などの基準点ＲＰを用いる補間値の発生を示すもの
で、これらの基準点は、図４におけるＸ_n，Ｘ_n+4，Ｘ
_n+8などの基準点の左に１点だけずれている。よって、
この例では、基準値Ｘ″_n，Ｘ″_n+4，Ｘ″_n+8など
（値Ｘ_n-1，Ｘ_n+3，Ｘ_n+7に対応）は、図４の基準デ
ータ値Ｘ_n，Ｘ_n+4，Ｘ_n+8などからインクリメント値
ｄを減じることによって発生する。図７及び８の前の例
と同様に、この減算は、図１の制御ユニット（システム
コントローラ）２４により効率的に且つハードウェア固
定費を増すことなく達成できる。

【００５１】図１０は、図９に示した補間値を発生する
ためのインタポーレータを示す。入力端４０で受ける各
連続基準値は、ディレー回路４１により４ピクセル分だ
け遅らされる。遅（らさ）れた入力基準値（例えば、
Ｘ″_in）はそれから、減算器４２で入力端４０に受けた
次の基準値（例えば、Ｘ″_in+4）から差引かれ、差値が
発生される。分割器４４は、減算器４２が出力した差値
を分割してインクリメント値ｄを発生する。×２回路７
２は、ビット・シフタとして実現でき、インクリメント
値ｄを２倍して値２ｄを発生する。第１の出力値Ｘ
_inは、次に受けた基準値Ｘ″_in+4から値２ｄを減じて発
生される。第２の出力値Ｘ_in+1は、次に受けた基準値
Ｘ″_in+4からインクリメント値ｄを減じる減算器７４か
ら出力される。第３の出力値Ｘ_in+2は、次に受けた基準
値Ｘ″_in+4を出力して生成する。第４の出力データ値Ｘ
_in+3は、次に受けた基準値Ｘ″_in+4にインクリメント値
ｄを加える加算器７６より出力する。

【００５２】したがって、データ値Ｘ″を図５のインタ
ポーレータに使われた基準データ値Ｘからインクリメン
ト値ｄを減じて発生する場合、同様な出力データ値
Ｘ_in，Ｘ _in+1，Ｘ_in+2及びＸ_in+3が発生される。×３乗
算器を使用していないので、図１０のインタポーレータ
も、図５のインタポーレータでは必要とされるバッファ
及び（又は）パイプライン化回路を補足することなく実
現できる。

【００５３】これまで、特にデジタルビデオ効果発生装
置用のアドレス発生器について、本発明を説明してき
た。この関係で、データ点及びデータ値も、デジタルビ
デオ効果発生装置のメモリ１２をアドレス指定するため
のアドレスに関するものであった。

【００５４】しかし、本発明は、上述の特定実施例に限
定されるものではなく、本発明の範囲内で多くの変形、
変更が可能なものである。例えば、本発明をデジタルビ
デオ効果システム用のアドレス発生器に関して説明して
きたが、本発明によるインタポーレータは他の用途にも
使用できることが認められるであろう。また、これまで
４ウェイ・インタポーレータについて述べたが、原則と
して、本発明はこれに限定されない。更に、本発明を線
形補間に関連して具体的に説明してきたが、適切な制御
回路を設け適正なスケーリング率を用いて本発明を非線
形インタポーレータに適用し、該インタポーレータから
夫々の出力値を発生することも可能である。

【００５５】

【発明の効果】以上説明したとおり、本発明によれば、
×３乗算器を全く必要としないので、従来のインタポー
レータでは必要とされたバッファやパイプライン化など
の追加経費がかからない効率のよいインタポーレータを
得ることができる。

【図面の簡単な説明】

【図１】本発明を用いるデジタルビデオ効果発生装置の
概略を示すブロック図である。

【図２】図１のデジタルビデオ効果発生装置用のメモリ
構成の概略を示す図である。

【図３】図２のメモリに対するアドレス発生の説明図で
ある。

【図４】従来のデータ点補間の説明図である。

【図５】図４の補間を行う従来のインタポーレータの略
式回路図である。

【図６】図５の×３機能を行う代替回路を示す略式回路
図である。

【図７】本発明によるデータ点補間の例１を示す説明図
である。

【図８】図７の補間を行う本発明インタポーレータの例
１を示す略式回路図である。

【図９】本発明によるデータ点補間の例２を示す説明図
である。

【図１０】図９の補間を行う本発明インタポーレータの
例２を示す略式回路図である。

【符号の説明】Ｘ_in，Ｘ_in+1，Ｘ_in+2，Ｘ_in+3 補間された中間値を含
む出力値Ｘ′_in，Ｘ″_in 基準データ点対の第１基準データ点の
値Ｘ′_in+4，Ｘ″_in+4 基準データ点対の第２基準データ
点の値４１，４２，４４インクリメント値決定手段６０，６２，６４，６６複数の出力手段７０，７２，７４，７６複数の出力手段６４，７２インクリメント値倍増手段

Claims

【特許請求の範囲】

【請求項１】所定の間隔を置いた一連の基準データ点
の値の中間に在るデータ点の値を表す、補間された中間
値を含む出力値を導出する手段を有するｎウェイ・イン
タポーレータであって、（ａ）上記基準データ点の隣接対の第１の基準データ点
の値を上記基準データ点対の第２の基準データの点の値
から減じて得た差値の何分の１かを、連続する中間値の
ためのインクリメント値として決定するインクリメント
値決定手段と、（ｂ）上記基準データ値の対から、上記隣接基準データ
点の間隔の外側に在るデータ点に対する少なくとも１つ
の出力値を含む各補間値を導出する複数の出力手段とを具えたインタポーレータ。
【請求項２】上記インクリメント値によって一連の夫
々の所定データ点の値を修正することにより、上記一連
の基準データ点の値を決定する手段を含む請求項１のイ
ンタポーレータ。
【請求項３】上記インクリメント値決定手段は、上記
基準データ点の隣接対の第１の基準データ点の値を上記
基準データ点対の第２の基準データ点の値から減じて得
た差値の１／ｎを、上記連続する中間値のためのインク
リメント値として決定し、上記複数の出力手段は、（１）上記第１基準データ点の値から上記インクリメン
ト値を減じて第１の出力値を導出する第１の出力手段
と、（２）上記第１基準データ点の値を第２の出力値として
出力する第２の出力手段と、（３）上記第１基準データ点の値に上記インクリメント
値を加えて第３の出力値を導出する第３の出力手段と、（４）上記インクリメント値を２倍する倍増手段と、該
倍増されたインクリメント値を上記第１基準データ点の
値に加えて第４の出力値を導出する手段とを含む第４の
出力手段とを有する請求項１又は２のインタポーレータ。
【請求項４】一連の夫々の所定データ点の値に上記イ
ンクリメント値を加えて上記一連の基準データ点に対す
る値を決める手段を有し、それによって、上記第１出力
手段が上記所定データ点の夫々１つに対する値を出力す
る請求項３のインタポーレータ。
【請求項５】上記インクリメント値決定手段は、上記
基準データ点の隣接対の第１の基準データ点の値を上記
基準データ点対の第２の基準データ点の値から減じて得
た差値の１／ｎを、上記連続する中間値のためのインク
リメント値として決定し、上記複数の出力手段は、（１）上記インクリメント値を２倍する倍増手段と、該
倍増されたインクリメント値を上記第２基準データ点の
値から減じて第１の出力値を導出する手段とを含む第１
の出力手段と、（２）上記インクリメント値を上記第２基準データ点の
値から減じて第２の出力値を導出する第２の出力手段
と、（３）上記第２基準データ点の値を第３の出力値として
出力する第３の出力手段と、（４）上記インクリメント値を上記第２基準データ点の
値に加えて第４の出力値を導出する第４の出力手段とを有する請求項１又は２のインタポーレータ。
【請求項６】一連の夫々の所定データ点の値から上記
インクリメント値を減じて上記一連の基準データ点に対
する値を決める手段を有し、それによって、上記第１出
力手段が上記所定データ点の夫々１つに対する値を出力
する請求項５のインタポーレータ。
【請求項７】ｎ＝４である請求項１〜６のいずれか１
項のインタポーレータ。
【請求項８】多ビットデータ値を補間する請求項１〜
７のいずれか１項のインタポーレータ。
【請求項９】夫々の基準データ点に対する個々の基準
値は、第１のデータレートで順次供給され、上記夫々の
出力手段の夫々の出力値は、上記第１データレートで互
いに殆ど同時に供給される請求項１〜８のいずれか１項
のインタポーレータ。
【請求項１０】請求項１〜９のいずれか１項のインタ
ポーレータを含むアドレス発生器。
【請求項１１】各々がＫ／ｎ×Ｊピクセル容量のｎ個
のサブメモリとして配置されたＫ×Ｊピクセル容量のピ
クセルメモリを有し、それによって、ｎ個の出力手段の
各出力が上記ｎ個のサブメモリの夫々のアドレス指定に
使用される請求項１０のアドレス発生器。
【請求項１２】上記ピクセルメモリがＫピクセルのＪ
行を含み、それによって、上記出力手段の出力が行内の
ピクセルアドレスを決めるのに使用される請求項１０又
は１１のアドレス発生器。
【請求項１３】サブピクセル精度でアドレス値を発生
する請求項１０〜１２のいずれか１項のアドレス発生
器。
【請求項１４】ＫピクセルのＪ行をもつピクセルメモ
リと、請求項１１〜１３のいずれか１項によるアドレス
発生器とを具えたビデオ効果発生装置。
【請求項１５】夫々のデータ点に対する基準値として
の行内の基準ピクセルのアドレスを発生するコントロー
ラ及び中間ピクセルに対するアドレス値を計算するイン
タポーレータを具えたビデオ効果発生装置。
【請求項１６】上記コントローラは、一連の所定デー
タ点から上記インクリメント値だけずれた基準データ点
を表す一連のピクセルアドレス値を発生し、該一連のピ
クセルアドレス値は、上記インタポーレータが上記各基
準ピクセルアドレスに対してｎ個のピクセルアドレスを
出力する第１のデータレートで発生され、それによっ
て、上記ｎ個のサブメモリの各々におけるピクセルアド
レスを、上記コントローラにより出力される各基準ピク
セルアドレスとしてアドレス指定することができる請求
項１４又は１５のビデオ効果発生装置。
【請求項１７】上記アドレス発生器は、上記メモリの
読出し側アドレス指定を行い、且つ各基準ピクセルアド
レスとして上記インタポーレータによりアドレス指定さ
れたｎ個のピクセルを順次出力するマルチプレクサを有
し、それによって、ピクセル値が該マルチプレクサから
上記第１データレートのｎ倍で出力される請求項１６の
ビデオ効果発生装置。
【請求項１８】上記アドレス発生器は、上記メモリの
書込み側アドレス指定を行い、且つ順次受けた値を上記
サブメモリに循環的に送出するデマルチプレクサを有
し、それによって、夫々のピクセル値が、各基準ピクセ
ルアドレスとして上記インタポーレータにより出力され
る夫々のアドレスで上記ｎ個のサブメモリの各々に記憶
され、ピクセルが上記第１データレートのｎ倍で入力さ
れる請求項１７のビデオ効果発生装置。