JPH06338573A - 半導体装置用基板およびその製造方法 - Google Patents
半導体装置用基板およびその製造方法Info
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- JPH06338573A JPH06338573A JP5126544A JP12654493A JPH06338573A JP H06338573 A JPH06338573 A JP H06338573A JP 5126544 A JP5126544 A JP 5126544A JP 12654493 A JP12654493 A JP 12654493A JP H06338573 A JPH06338573 A JP H06338573A
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- Japan
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- substrate
- diamond
- layer
- dielectric constant
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/69—Insulating materials thereof
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W40/00—Arrangements for thermal protection or thermal control
- H10W40/20—Arrangements for cooling
- H10W40/25—Arrangements for cooling characterised by their materials
- H10W40/254—Diamond
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
半導体素子を実装する多層配線基板に関し、特に素子の
高密度実装、高速動作を可能とするダイヤモンド基板上
に多層配線層を形成した半導体装置用基板。 【目的】 熱除去性に優れた多層配線基板を有する半導
体装置用基板。 【効果】 基板上に搭載した高速動作、大消費電力の半
導体素子を安定して動作させることができる。
高密度実装、高速動作を可能とするダイヤモンド基板上
に多層配線層を形成した半導体装置用基板。 【目的】 熱除去性に優れた多層配線基板を有する半導
体装置用基板。 【効果】 基板上に搭載した高速動作、大消費電力の半
導体素子を安定して動作させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子を実装する
多層配線基板に関し、特に素子の高密度実装、高速動作
を可能とする多層配線基板と、その製造方法に関するも
のである。
多層配線基板に関し、特に素子の高密度実装、高速動作
を可能とする多層配線基板と、その製造方法に関するも
のである。
【０００２】
【従来の技術】近年のワークステーション、パーソナル
コンピューターの小型化、軽量化、高性能化の急激な進
展に伴い、これらの電子機器に内蔵されている半導体素
子も、高速化、高密度実装化が要求されている。その結
果、半導体素子の放出する単位面積あたりの熱量が急速
に増大し、その熱を効率よく逃がす手段が必要になって
きている。また、半導体素子の高速動作に伴い、搭載し
ているパッケージ中の配線における信号伝達の遅延が無
視できなくなってきており、パッケージに対しては高熱
放散性の他、誘電率が低いことも要求されるようになっ
てきている。
コンピューターの小型化、軽量化、高性能化の急激な進
展に伴い、これらの電子機器に内蔵されている半導体素
子も、高速化、高密度実装化が要求されている。その結
果、半導体素子の放出する単位面積あたりの熱量が急速
に増大し、その熱を効率よく逃がす手段が必要になって
きている。また、半導体素子の高速動作に伴い、搭載し
ているパッケージ中の配線における信号伝達の遅延が無
視できなくなってきており、パッケージに対しては高熱
放散性の他、誘電率が低いことも要求されるようになっ
てきている。
【０００３】例えば、特開昭６１−２５１１５８号公報
には、気相合成により得られた電気伝導度改善用の不純
物を含有するダイヤモンドを放熱基板とする発明が記載
されている。また、特開平２−４４７５７号公報には、
ダイヤモンドからなる絶縁層と、半導体層を三層以上積
層して構成した三次元集積回路が記載されている。特開
平２−２３６３９号公報には、気相合成法によって作製
されたダイヤモンド下地基板と、該下地基板の表面上に
形成された多層配線と、これら多層配線の間にあって、
気相合成法によって形成されたダイヤモンドの層間絶縁
層とからなる多層回路基板が記載されている。特開昭６
３−２９３９３１号公報には、ダイヤモンド薄膜を下地
として形成されている放熱用バンプ電極を有する半導体
装置が記載されている。また、特開平２−２３６３９号
公報には、気相合成法によって作製されたダイヤモンド
下地基板と、該下地基板の表面上に形成された多層配線
と、これら多層配線の間にあって気相合成法によって形
成されたダイヤモンドの層間絶縁層からなる多層回路基
板が記載されている。
には、気相合成により得られた電気伝導度改善用の不純
物を含有するダイヤモンドを放熱基板とする発明が記載
されている。また、特開平２−４４７５７号公報には、
ダイヤモンドからなる絶縁層と、半導体層を三層以上積
層して構成した三次元集積回路が記載されている。特開
平２−２３６３９号公報には、気相合成法によって作製
されたダイヤモンド下地基板と、該下地基板の表面上に
形成された多層配線と、これら多層配線の間にあって、
気相合成法によって形成されたダイヤモンドの層間絶縁
層とからなる多層回路基板が記載されている。特開昭６
３−２９３９３１号公報には、ダイヤモンド薄膜を下地
として形成されている放熱用バンプ電極を有する半導体
装置が記載されている。また、特開平２−２３６３９号
公報には、気相合成法によって作製されたダイヤモンド
下地基板と、該下地基板の表面上に形成された多層配線
と、これら多層配線の間にあって気相合成法によって形
成されたダイヤモンドの層間絶縁層からなる多層回路基
板が記載されている。
【０００４】
【発明が解決しようとする課題】半導体素子を実装する
基板材料としては、主にアルミナや多層配線アルミナが
用いられているが、その熱伝導率は低く、前項において
述べた高性能化して発熱容量の大きい半導体素子の実装
には用いることが難しい。そのため、強制空冷など放熱
のための補助手段が必要となり、製品の小型化、低価格
化が困難となるという問題が生じ、窒化アルミニウムや
炭化珪素などの高熱伝導性セラミックが基板材料として
開発されているがこれらの材料は、熱伝導率が不十分で
あったり、誘電率が高く信号の遅延が生じるなどの問題
がある。
基板材料としては、主にアルミナや多層配線アルミナが
用いられているが、その熱伝導率は低く、前項において
述べた高性能化して発熱容量の大きい半導体素子の実装
には用いることが難しい。そのため、強制空冷など放熱
のための補助手段が必要となり、製品の小型化、低価格
化が困難となるという問題が生じ、窒化アルミニウムや
炭化珪素などの高熱伝導性セラミックが基板材料として
開発されているがこれらの材料は、熱伝導率が不十分で
あったり、誘電率が高く信号の遅延が生じるなどの問題
がある。
【０００５】そのため、物質中最高の熱伝導率を有し、
誘電率の低いダイヤモンドを気相合成によって半導体搭
載基板材料として用いることが、特開昭６０−１２８６
９７などで提案されている。しかし、気相合成されたダ
イヤモンドは表面が平坦でなく貫通配線などの加工も難
しい。ダイヤモンドのバイアホール加工についてはＹＡ
Ｇレーザを用いる加工法が特開平２−２３６３９に記載
されているが、ダイヤモンドはＹＡＧの波長（１．０６
μｍ）に対して透明であり、加工効率が非常に低いこと
が問題である。また、ダイヤモンドの誘電率が低いとは
いうものの、比誘電率は５．７であって１００ＭＨｚを
超えるクロック周波数で動作する最近の高性能な素子に
対しては、誘電率が高すぎ、信号の遅延が問題になる。
誘電率の低いダイヤモンドを気相合成によって半導体搭
載基板材料として用いることが、特開昭６０−１２８６
９７などで提案されている。しかし、気相合成されたダ
イヤモンドは表面が平坦でなく貫通配線などの加工も難
しい。ダイヤモンドのバイアホール加工についてはＹＡ
Ｇレーザを用いる加工法が特開平２−２３６３９に記載
されているが、ダイヤモンドはＹＡＧの波長（１．０６
μｍ）に対して透明であり、加工効率が非常に低いこと
が問題である。また、ダイヤモンドの誘電率が低いとは
いうものの、比誘電率は５．７であって１００ＭＨｚを
超えるクロック周波数で動作する最近の高性能な素子に
対しては、誘電率が高すぎ、信号の遅延が問題になる。
【０００６】
【課題を解決するための手段】以上の問題点を念頭に、
発明者らは鋭意研究を重ねた結果、ダイヤモンドと金属
および低誘電率絶縁層からなる配線を多層積み重ねた構
造で、前記基板に対する要求を十分満たす熱伝導率、誘
電率を双方とも満足できる構造を得ることに成功した。
また、必要に応じて高誘電率絶縁層を組み合せることに
よって、安定した電源電圧の供給を実現できた。加工方
法には短波長のエキシマレーザを用いることで、貫通配
線用の孔開け加工と共に、気相合成ダイヤモンド表面の
平坦化をも効率良く行えることを見いだした。
発明者らは鋭意研究を重ねた結果、ダイヤモンドと金属
および低誘電率絶縁層からなる配線を多層積み重ねた構
造で、前記基板に対する要求を十分満たす熱伝導率、誘
電率を双方とも満足できる構造を得ることに成功した。
また、必要に応じて高誘電率絶縁層を組み合せることに
よって、安定した電源電圧の供給を実現できた。加工方
法には短波長のエキシマレーザを用いることで、貫通配
線用の孔開け加工と共に、気相合成ダイヤモンド表面の
平坦化をも効率良く行えることを見いだした。
【０００７】
【作用】以下に、本発明の具体的な内容を示す。まず、
多結晶Ｓｉ基板などダイヤモンドを気相成長できる基板
の上に、通常の気相合成法で合成したダイヤモンドと、
金属配線層を交互に積み重ね、図１に示すように多層配
線基板を形成する。この際、第１層目のダイヤ膜は最低
１００μｍ程度成膜し、酸処理などでＳｉ基板からはが
し自立膜とすることが望ましい。金属配線層は、ダイヤ
モンド上に金属をスパッタ、蒸着、あるいはＣＶＤ等の
方法で形成しこれをパターニングするか、金属微粒粉を
印刷技術によってパターン形成して得ることが出来る。
金属配線層の材料はその後の高温でのダイヤモンドの成
長に耐えるためにＣｕ，Ｗ，Ｍｏ，Ｔａ，Ｎｂ，Ａｕ，
Ａｇ，Ｓｉ，Ｎｉなどの高融点金属あるいはそれらの炭
化物、窒化物、珪化物、ホウ化物が好ましい。
多結晶Ｓｉ基板などダイヤモンドを気相成長できる基板
の上に、通常の気相合成法で合成したダイヤモンドと、
金属配線層を交互に積み重ね、図１に示すように多層配
線基板を形成する。この際、第１層目のダイヤ膜は最低
１００μｍ程度成膜し、酸処理などでＳｉ基板からはが
し自立膜とすることが望ましい。金属配線層は、ダイヤ
モンド上に金属をスパッタ、蒸着、あるいはＣＶＤ等の
方法で形成しこれをパターニングするか、金属微粒粉を
印刷技術によってパターン形成して得ることが出来る。
金属配線層の材料はその後の高温でのダイヤモンドの成
長に耐えるためにＣｕ，Ｗ，Ｍｏ，Ｔａ，Ｎｂ，Ａｕ，
Ａｇ，Ｓｉ，Ｎｉなどの高融点金属あるいはそれらの炭
化物、窒化物、珪化物、ホウ化物が好ましい。
【０００８】その上にさらにダイヤモンドを積層し、多
層配線基板とするが、前述のようにダイヤモンドはアル
ミナなどの基板材料と比較しては比誘電率が５．７と比
較的低いが配線層の層間絶縁層としては高く、高速半導
体素子においては信号の遅延が問題となる場合がある。
これを解決するため、本発明ではより小さな配線間隔に
なる低誘電率絶縁層をダイヤモンドの表面に更に積層し
て用いる構造とした。この低誘電率層は、例えば従来か
ら多層配線基板用に用いられているポリイミド、低誘電
率ガラス等を用いて作製することが出来る。なお、ポリ
イミド−Ｃｕ多層配線基板の製法については、（社）日
本電子機械工業会編、総合電子部品ハンドブック、第１
１２１頁に記載されているプレイテッドスルーホール法
がある。ダイヤモンドに比較して低誘電率層の特長を出
すためには比誘電率が５以下であることが必要であり、
更に好ましくは４以下である。以上のように、低誘電率
層とダイヤ層とを絶縁層にもつ基板は、半導体素子の高
速化と基板の放熱効率の双方に有効である。このような
低誘電率の材料としてポリイミド系の樹脂およびポリメ
タクリル酸メチルがある。
層配線基板とするが、前述のようにダイヤモンドはアル
ミナなどの基板材料と比較しては比誘電率が５．７と比
較的低いが配線層の層間絶縁層としては高く、高速半導
体素子においては信号の遅延が問題となる場合がある。
これを解決するため、本発明ではより小さな配線間隔に
なる低誘電率絶縁層をダイヤモンドの表面に更に積層し
て用いる構造とした。この低誘電率層は、例えば従来か
ら多層配線基板用に用いられているポリイミド、低誘電
率ガラス等を用いて作製することが出来る。なお、ポリ
イミド−Ｃｕ多層配線基板の製法については、（社）日
本電子機械工業会編、総合電子部品ハンドブック、第１
１２１頁に記載されているプレイテッドスルーホール法
がある。ダイヤモンドに比較して低誘電率層の特長を出
すためには比誘電率が５以下であることが必要であり、
更に好ましくは４以下である。以上のように、低誘電率
層とダイヤ層とを絶縁層にもつ基板は、半導体素子の高
速化と基板の放熱効率の双方に有効である。このような
低誘電率の材料としてポリイミド系の樹脂およびポリメ
タクリル酸メチルがある。
【０００９】高速性が要求される信号配線層に対しては
低誘電率絶縁層が有利であるが、電源配線層に対しては
絶縁層が高い比誘電率を持っていることが好ましい。こ
のような用途に対してはダイヤモンド膜層間に電源配線
層を設けてもよいが、より高誘電率の材料（比誘電率１
２以上が望ましい）を組み合わせることで電圧供給の安
定性を向上させることができる。この高誘電率層の材料
としてはＴａ2Ｏ5、ＺｎＯ、ＰＺＴなどを用いることが
できる。例えば、Ｔａ膜をスパッタにより成膜し、陽極
酸化することによりＴａ2Ｏ5膜を合成し、これを絶縁層
として併用することで、安定した電源電圧を素子に供給
することが可能となる電源回路を形成することが出来
る。この方法によれば、素子に近いところに容量成分を
持った回路を形成することが可能となり、電源電圧の安
定供給に有利である。
低誘電率絶縁層が有利であるが、電源配線層に対しては
絶縁層が高い比誘電率を持っていることが好ましい。こ
のような用途に対してはダイヤモンド膜層間に電源配線
層を設けてもよいが、より高誘電率の材料（比誘電率１
２以上が望ましい）を組み合わせることで電圧供給の安
定性を向上させることができる。この高誘電率層の材料
としてはＴａ2Ｏ5、ＺｎＯ、ＰＺＴなどを用いることが
できる。例えば、Ｔａ膜をスパッタにより成膜し、陽極
酸化することによりＴａ2Ｏ5膜を合成し、これを絶縁層
として併用することで、安定した電源電圧を素子に供給
することが可能となる電源回路を形成することが出来
る。この方法によれば、素子に近いところに容量成分を
持った回路を形成することが可能となり、電源電圧の安
定供給に有利である。
【００１０】ダイヤモンドおよび低誘電率層または高誘
電率層、あるいはその両方を絶縁層とし、その層間に金
属配線を形成することで、高性能な多層配線基板は実現
可能である。しかしこの方法は、同一反応容器で連続的
に行なうことが難しいことから、多数の工程を要するこ
とも事実である。そこで絶縁層としてダイヤを用いる部
分に、金属配線を形成するより簡便に導電性をもつダイ
ヤモンド層を積層する方法として、本発明では、ダイヤ
モンド気相合成時にＢを含むガスを供給し、Ｂドープの
ダイヤモンド層を形成する方法を提案した。周知のよう
にダイヤモンドは絶縁性であるが、Ｂをドーピングする
事によりｐ型半導性を示すようになる。この方法によれ
ば、絶縁層ダイヤモンドの積層に引き続いて、導電性を
持つダイヤモンド層を積層する事が可能となり、工程の
簡便化、ひいては製造コストの低減に有効である。
電率層、あるいはその両方を絶縁層とし、その層間に金
属配線を形成することで、高性能な多層配線基板は実現
可能である。しかしこの方法は、同一反応容器で連続的
に行なうことが難しいことから、多数の工程を要するこ
とも事実である。そこで絶縁層としてダイヤを用いる部
分に、金属配線を形成するより簡便に導電性をもつダイ
ヤモンド層を積層する方法として、本発明では、ダイヤ
モンド気相合成時にＢを含むガスを供給し、Ｂドープの
ダイヤモンド層を形成する方法を提案した。周知のよう
にダイヤモンドは絶縁性であるが、Ｂをドーピングする
事によりｐ型半導性を示すようになる。この方法によれ
ば、絶縁層ダイヤモンドの積層に引き続いて、導電性を
持つダイヤモンド層を積層する事が可能となり、工程の
簡便化、ひいては製造コストの低減に有効である。
【００１１】気相合成したダイヤモンドは、多結晶の場
合凸凹が大きくそのままでは微細な配線をその上に描く
ことが難しい。また、前記の多層配線基板を形成する際
に、配線の層間連絡をとるために複数の層間にまたがっ
て貫通配線をあける必要がある。そこで、本発明におい
ては、気相合成ダイヤモンドの成長面の面粗さを低減さ
せる手法、およびダイヤモンド基板に貫通配線をあける
手法についても種々検討を重ね、エキシマレーザーを用
いた加工方法が最も有効であるという結論を得た。ダイ
ヤモンドの光吸収端は２２５ｎｍであり、これより波長
の短いＡｒＦエキシマレーザ（１９３ｎｍ）がもっとも
加工効率がよいが、ＫｒＦ（２４８ｎｍ）、ＸｅＣｌ
（３０８ｎｍ）などのエキシマレーザでも従来のＹＡＧ
レーザなどより効率のよい加工ができる。気相合成法に
よりダイヤモンドを合成する場合、ダイヤモンド層が厚
くなるに従い、表面部のダイヤモンドの粒子径が大きく
なったり、また成長粒子間の不均一性により表面粗さが
大きくなり、Ｒmaxの値が５〜３０μｍになる。このよ
うな場合には、その上にさらに積層する次の層へ下地の
凸凹が影響を与えるので、実用的な回路基板を得ること
は困難である。
合凸凹が大きくそのままでは微細な配線をその上に描く
ことが難しい。また、前記の多層配線基板を形成する際
に、配線の層間連絡をとるために複数の層間にまたがっ
て貫通配線をあける必要がある。そこで、本発明におい
ては、気相合成ダイヤモンドの成長面の面粗さを低減さ
せる手法、およびダイヤモンド基板に貫通配線をあける
手法についても種々検討を重ね、エキシマレーザーを用
いた加工方法が最も有効であるという結論を得た。ダイ
ヤモンドの光吸収端は２２５ｎｍであり、これより波長
の短いＡｒＦエキシマレーザ（１９３ｎｍ）がもっとも
加工効率がよいが、ＫｒＦ（２４８ｎｍ）、ＸｅＣｌ
（３０８ｎｍ）などのエキシマレーザでも従来のＹＡＧ
レーザなどより効率のよい加工ができる。気相合成法に
よりダイヤモンドを合成する場合、ダイヤモンド層が厚
くなるに従い、表面部のダイヤモンドの粒子径が大きく
なったり、また成長粒子間の不均一性により表面粗さが
大きくなり、Ｒmaxの値が５〜３０μｍになる。このよ
うな場合には、その上にさらに積層する次の層へ下地の
凸凹が影響を与えるので、実用的な回路基板を得ること
は困難である。
【００１２】従って、このようなダイヤモンド層上の凸
凹をエキシマレーザーでＲmax＝１μｍ以下に表面平坦
化処理することによって次の積層が精度よく行われる。
特に、表面を平坦化する場合には、エキシマレーザーを
線状に焦点を合わせてスキャンすると効果がある。な
お、単に表面粗度を良好ならしめるためには、ダイヤモ
ンド合成時に、多結晶Ｓｉ基板側を用いることもでき
る。前記金属配線層を蒸着する前に、エキシマレーザー
を集光し、ダイヤモンド上に照射することにより、成長
面の面粗さを短時間に減少させることが出来、前記金属
配線層をより微細化してより実装密度を上げることが可
能になる。また、同様に所望の点に貫通孔をあけること
が可能である。
凹をエキシマレーザーでＲmax＝１μｍ以下に表面平坦
化処理することによって次の積層が精度よく行われる。
特に、表面を平坦化する場合には、エキシマレーザーを
線状に焦点を合わせてスキャンすると効果がある。な
お、単に表面粗度を良好ならしめるためには、ダイヤモ
ンド合成時に、多結晶Ｓｉ基板側を用いることもでき
る。前記金属配線層を蒸着する前に、エキシマレーザー
を集光し、ダイヤモンド上に照射することにより、成長
面の面粗さを短時間に減少させることが出来、前記金属
配線層をより微細化してより実装密度を上げることが可
能になる。また、同様に所望の点に貫通孔をあけること
が可能である。
【００１３】上述の方法では、半導体基板はダイヤモン
ド上ではなく、低誘電率層あるいは高誘電率層上に実装
されることになる。この構造は、半導体素子の実装が容
易である反面、放熱性に関してはダイヤモンドと半導体
素子の間にダイヤモンドに比して低熱伝導率層が存在す
るので不利である。そこで本発明では、より放熱性を向
上させる構造として、半導体素子を熱伝導率の大きなダ
イヤモンドに直付けし、素子の横に低誘電率層と金属配
線層の多層配線を形成した構造を提案する。必要なら
ば、ダイヤモンド−金属配線層に貫通配線をエキシマレ
ーザーを用いてあけ、配線を接続することも可能であ
る。ダイヤモンド−金属配線層においては、配線密度を
低くとることが出来るので、高速半導体素子の実装にお
いてダイヤモンドの高誘電率性が問題になることはな
い。低誘電率層および高誘電率層を積層する前に、前述
のエキシマレーザーによる表面平坦化加工を行った方が
望ましい。また、同一基板上に、高速半導体素子、およ
び電源回路の両方を実装する際には、おのおの高速素子
近傍には低誘電率層、高出力素子近傍には高誘電率層を
用いた多層配線層を形成するとよい。このようにして得
られた本願の基板は、マルチチップモジュール（ＭＣ
Ｍ）にも用いることが可能である。
ド上ではなく、低誘電率層あるいは高誘電率層上に実装
されることになる。この構造は、半導体素子の実装が容
易である反面、放熱性に関してはダイヤモンドと半導体
素子の間にダイヤモンドに比して低熱伝導率層が存在す
るので不利である。そこで本発明では、より放熱性を向
上させる構造として、半導体素子を熱伝導率の大きなダ
イヤモンドに直付けし、素子の横に低誘電率層と金属配
線層の多層配線を形成した構造を提案する。必要なら
ば、ダイヤモンド−金属配線層に貫通配線をエキシマレ
ーザーを用いてあけ、配線を接続することも可能であ
る。ダイヤモンド−金属配線層においては、配線密度を
低くとることが出来るので、高速半導体素子の実装にお
いてダイヤモンドの高誘電率性が問題になることはな
い。低誘電率層および高誘電率層を積層する前に、前述
のエキシマレーザーによる表面平坦化加工を行った方が
望ましい。また、同一基板上に、高速半導体素子、およ
び電源回路の両方を実装する際には、おのおの高速素子
近傍には低誘電率層、高出力素子近傍には高誘電率層を
用いた多層配線層を形成するとよい。このようにして得
られた本願の基板は、マルチチップモジュール（ＭＣ
Ｍ）にも用いることが可能である。
【００１４】
（実施例１） 熱フィラメントＣＶＤ法により、多結晶
Ｓｉ基板（２５×２５×５ｍｍ）上に、ダイヤモンドを
２００μｍ成長した。合成条件はＣＨ4-２％を含む高純
度水素を原料ガスとして供給し、基板温度は８５０℃で
あった。こののち、これを反応容器からとりだし、Ｋｒ
Ｆエキシマレーザーを５Ｊ／ｃｍ2の出力密度になるよ
うに集光し、ダイヤモンド成長表面を３回スキャンさ
せ、表面平坦化加工を行った。加工する前の表面荒さは
Ｒmax＝１２μｍ程度であったのが、加工後Ｒmax＝０．
５μｍとなった。加工後、クロム混酸中でＳｉ基板を溶
解し、ダイヤモンド自立膜を得た。平坦化した表面に、
金属ＷをＲＦスパッタで０．３μｍ蒸着し、これをリソ
グラフィー技術でパターニングして１層目の回路を形成
した。配線巾、間隔は２０μｍとした。これを顕微鏡観
察した結果、回路に断線は観察されなかった。次に、再
度同様の条件でダイヤモンドを積層し、平坦化加工、金
属Ｗ蒸着、パターニングを繰り返し配線層を形成した。
Ｓｉ基板（２５×２５×５ｍｍ）上に、ダイヤモンドを
２００μｍ成長した。合成条件はＣＨ4-２％を含む高純
度水素を原料ガスとして供給し、基板温度は８５０℃で
あった。こののち、これを反応容器からとりだし、Ｋｒ
Ｆエキシマレーザーを５Ｊ／ｃｍ2の出力密度になるよ
うに集光し、ダイヤモンド成長表面を３回スキャンさ
せ、表面平坦化加工を行った。加工する前の表面荒さは
Ｒmax＝１２μｍ程度であったのが、加工後Ｒmax＝０．
５μｍとなった。加工後、クロム混酸中でＳｉ基板を溶
解し、ダイヤモンド自立膜を得た。平坦化した表面に、
金属ＷをＲＦスパッタで０．３μｍ蒸着し、これをリソ
グラフィー技術でパターニングして１層目の回路を形成
した。配線巾、間隔は２０μｍとした。これを顕微鏡観
察した結果、回路に断線は観察されなかった。次に、再
度同様の条件でダイヤモンドを積層し、平坦化加工、金
属Ｗ蒸着、パターニングを繰り返し配線層を形成した。
【００１５】こうして５層金属配線層の入った多層配線
基板を作製した後、最表面ダイヤモンド層を平坦化加工
し、その上にポリイミド−Ｃｕ多層配線（３層）を通常
の方法で合成した。その後所望の位置にエキシマレーザ
ーを点集光し、バイアホール加工を行い、貫通孔による
層間配線を形成した。最後に半導体素子チップをＡｕ−
Ｓｎはんだでボンディングして接続した。上記のように
作製した図２に示す多層基板に実装した半導体素子は、
長時間安定に動作し、その放熱性、高速信号伝達性が示
された。
基板を作製した後、最表面ダイヤモンド層を平坦化加工
し、その上にポリイミド−Ｃｕ多層配線（３層）を通常
の方法で合成した。その後所望の位置にエキシマレーザ
ーを点集光し、バイアホール加工を行い、貫通孔による
層間配線を形成した。最後に半導体素子チップをＡｕ−
Ｓｎはんだでボンディングして接続した。上記のように
作製した図２に示す多層基板に実装した半導体素子は、
長時間安定に動作し、その放熱性、高速信号伝達性が示
された。
【００１６】（実施例２） 実施例１と同様の合成条件
で、熱フィラメントＣＶＤ法を用い、多結晶Ｓｉ基板
（２５×２５×５ｍｍ）上に、ダイヤモンドを１ｍｍ厚
合成した。次に１００μｍ厚のＢドープダイヤモンド層
を積層した。これはＢ2Ｈ6をＣＨ4に対して１０００ｐ
ｐｍ混入させる条件で合成した。Ｂ2Ｈ6の混入を止めた
後、さらに２００μｍのダイヤモンドを成長させた。こ
の後、反応容器からとりだし、ＫｒＦエキシマレーザー
を用いて表面平坦化加工を行い、さらに混酸処理でダイ
ヤモンド自立膜とした。平坦化した表面に、端部から４
ｍｍの巾で、ポリイミド−Ｃｕ多層配線を通常の方法で
合成した（５層金属配線が入ったもの）。実施例１と同
様の方法で層間配線を形成した後、中心部に半導体素子
を実装し、ポリイミド−Ｃｕ多層配線部にボンディング
接続を行い図３に示す構造のものを得た。この基板に実
装した半導体素子は長時間、安定に動作しその放熱性、
高速信号伝達性が示された。
で、熱フィラメントＣＶＤ法を用い、多結晶Ｓｉ基板
（２５×２５×５ｍｍ）上に、ダイヤモンドを１ｍｍ厚
合成した。次に１００μｍ厚のＢドープダイヤモンド層
を積層した。これはＢ2Ｈ6をＣＨ4に対して１０００ｐ
ｐｍ混入させる条件で合成した。Ｂ2Ｈ6の混入を止めた
後、さらに２００μｍのダイヤモンドを成長させた。こ
の後、反応容器からとりだし、ＫｒＦエキシマレーザー
を用いて表面平坦化加工を行い、さらに混酸処理でダイ
ヤモンド自立膜とした。平坦化した表面に、端部から４
ｍｍの巾で、ポリイミド−Ｃｕ多層配線を通常の方法で
合成した（５層金属配線が入ったもの）。実施例１と同
様の方法で層間配線を形成した後、中心部に半導体素子
を実装し、ポリイミド−Ｃｕ多層配線部にボンディング
接続を行い図３に示す構造のものを得た。この基板に実
装した半導体素子は長時間、安定に動作しその放熱性、
高速信号伝達性が示された。
【００１７】（実施例３） 実施例１と同様の合成条件
で、熱フィラメントＣＶＤ法を用い、多結晶Ｓｉ基板
（２５×２５×５ｍｍ）上に、ダイヤモンドを５００μ
ｍ厚合成した。これを反応容器からとりだし、ＫｒＦエ
キシマレーザーにより表面平坦化加工を行い、さらに混
酸処理でダイヤモンド自立膜を得た。平坦化した表面
に、全面にＷをスパッタリングした後、パターニングし
配線を形成した。さらにこの上にダイヤモンドを２００
μｍ積層したあと、１００μｍ厚のＢドープ層、その上
のノンドープダイヤモンド層を実施例２と同様の成長条
件で積層した。このドープ層はアース層としての役割を
果たすこととなる。
で、熱フィラメントＣＶＤ法を用い、多結晶Ｓｉ基板
（２５×２５×５ｍｍ）上に、ダイヤモンドを５００μ
ｍ厚合成した。これを反応容器からとりだし、ＫｒＦエ
キシマレーザーにより表面平坦化加工を行い、さらに混
酸処理でダイヤモンド自立膜を得た。平坦化した表面
に、全面にＷをスパッタリングした後、パターニングし
配線を形成した。さらにこの上にダイヤモンドを２００
μｍ積層したあと、１００μｍ厚のＢドープ層、その上
のノンドープダイヤモンド層を実施例２と同様の成長条
件で積層した。このドープ層はアース層としての役割を
果たすこととなる。
【００１８】引き続いて、半導体素子実装部（１６ｍｍ
□）をマスクしてＴａ2Ｏ5−Ｗ多層配線を蒸着、パター
ニングを繰り返すことで金属配線層を２層積層した多層
配線層を形成した。この層は、電源回路基板層であり、
この上に、Ｃｕ−ポリイミド多層配線層を金属配線層数
で３層積層し、信号回路を形成し図４に示す構造のもの
を得た。この回路形成中、適宜回路設計に応じてＫｒＦ
エキシマレーザーを用いて層間配線用の貫通孔を形成し
た。こうして作製した基板に、半導体素子を実装したと
ころ、長時間安定に動作し、基板の放熱性、および電源
回路の安定性が良好であることが示された。
□）をマスクしてＴａ2Ｏ5−Ｗ多層配線を蒸着、パター
ニングを繰り返すことで金属配線層を２層積層した多層
配線層を形成した。この層は、電源回路基板層であり、
この上に、Ｃｕ−ポリイミド多層配線層を金属配線層数
で３層積層し、信号回路を形成し図４に示す構造のもの
を得た。この回路形成中、適宜回路設計に応じてＫｒＦ
エキシマレーザーを用いて層間配線用の貫通孔を形成し
た。こうして作製した基板に、半導体素子を実装したと
ころ、長時間安定に動作し、基板の放熱性、および電源
回路の安定性が良好であることが示された。
【００１９】
【発明の効果】このように、本発明で考案された半導体
素子用基板、およびその製造方法を用いることにより、
基板上に搭載した高速動作、大消費電力の半導体素子を
安定して動作させることが出来る。ひいては、これらの
素子を用いた電子機器を高性能化、小型化、低価格化さ
せることができる。また、本発明で考案された半導体素
子用基板は、上記の例にとどまらず、汎用の高出力デバ
イスの高密度実装に有効である。
素子用基板、およびその製造方法を用いることにより、
基板上に搭載した高速動作、大消費電力の半導体素子を
安定して動作させることが出来る。ひいては、これらの
素子を用いた電子機器を高性能化、小型化、低価格化さ
せることができる。また、本発明で考案された半導体素
子用基板は、上記の例にとどまらず、汎用の高出力デバ
イスの高密度実装に有効である。
【図１】本発明における多層配線基板の概念図（断面
図）であり、以下の図２、３、４に対して各多層配線層
はこのような構造を持つ。
図）であり、以下の図２、３、４に対して各多層配線層
はこのような構造を持つ。
【図２】実施例１に述べた半導体素子用基板の断面図で
ある。
ある。
【図３】実施例２に述べた半導体素子用基板の断面図で
ある。
ある。
【図４】実施例３に述べた半導体素子用基板の断面図で
ある。
ある。
１：多層配線層における配線部（Ｗ，Ｃｕ等） ２：多層配線層における絶縁部（ダイヤモンド、ポリイ
ミド、Ｔａ2Ｏ5等） ３：多層配線層における層間配線部 ４：半導体素子 ５：ポリイミド−Ｃｕ多層配線層 ６：ダイヤモンド−Ｗ多層配線層 ７：ダイヤモンド ８：Ｂドープダイヤモンド層 ９：Ｔａ2Ｏ5−Ｗ多層配線層
ミド、Ｔａ2Ｏ5等） ３：多層配線層における層間配線部 ４：半導体素子 ５：ポリイミド−Ｃｕ多層配線層 ６：ダイヤモンド−Ｗ多層配線層 ７：ダイヤモンド ８：Ｂドープダイヤモンド層 ９：Ｔａ2Ｏ5−Ｗ多層配線層
Claims (8)
- 【請求項１】 ダイヤモンド基板上に多層配線層を搭載
してなる半導体装置用基板において、ダイヤモンド基板
が気相合成法により合成されたダイヤモンド層であり、
前記多層配線層が比誘電率が５以下の低誘電率絶縁層
と、金属配線層とを有することを特徴とする半導体装置
用基板。 - 【請求項２】 ダイヤモンド基板上に多層配線層を搭載
してなる半導体装置用基板において、ダイヤモンド基板
が気相合成法により合成されたダイヤモンド層であり、
前記多層配線層が比誘電率が１２以上の高誘電率絶縁層
と、金属配線層とを有することを特徴とする半導体装置
用基板。 - 【請求項３】 ダイヤモンド基板上に多層配線層を搭載
してなる半導体装置用基板において、ダイヤモンド基板
が気相合成法により合成されたダイヤモンド層であり、
前記多層配線層が比誘電率が５以下の高誘電率絶縁層と
金属配線層とを有する多層配線層、および比誘電率１２
以上の高誘電率絶縁層と金属配線層とを有する多層配線
層を含むことを特徴とする半導体装置用基板。 - 【請求項４】 ダイヤモンド基板上に多層配線層を搭載
してなる半導体装置用基板において、ダイヤモンド基板
が気相合成法により合成されたダイヤモンド層であり、
前記多層配線層が気相合成されたダイヤモンド絶縁層
と、金属配線層を交互に積層してなることを特徴とする
半導体装置用基板。 - 【請求項５】 ダイヤモンド基板上に硼素をドープされ
た導電性ダイヤモンド層を有することを特徴とする請求
項１，２，３または４記載の半導体装置用基板。 - 【請求項６】 半導体素子を搭載しない部分にのみ低誘
電率絶縁層または高誘電率絶縁層を設けたことを特徴と
する請求項１，２，３，４または５記載の半導体装置用
基板。 - 【請求項７】 ダイヤモンド基板上に、多層配線基板を
搭載した半導体装置用基板において、ダイヤモンド基板
および／またはダイヤモンド含有多層配線層を構成する
ダイヤモンド層の表面をエキシマレーザ加工により平坦
化することを特徴とする半導体装置用基板の製造方法。 - 【請求項８】 多層配線層を貫通する貫通配線用の導通
孔をエキシマレーザ加工によって形成したことを特徴と
する半導体装置用基板の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12654493A JP3309492B2 (ja) | 1993-05-28 | 1993-05-28 | 半導体装置用基板 |
| EP94108255A EP0632499A3 (en) | 1993-05-28 | 1994-05-27 | Semiconductor device substrate. |
| US08/583,542 US5682063A (en) | 1993-05-28 | 1996-01-05 | Substrate for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12654493A JP3309492B2 (ja) | 1993-05-28 | 1993-05-28 | 半導体装置用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338573A true JPH06338573A (ja) | 1994-12-06 |
| JP3309492B2 JP3309492B2 (ja) | 2002-07-29 |
Family
ID=14937814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12654493A Expired - Fee Related JP3309492B2 (ja) | 1993-05-28 | 1993-05-28 | 半導体装置用基板 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5682063A (ja) |
| EP (1) | EP0632499A3 (ja) |
| JP (1) | JP3309492B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180441A (ja) * | 2005-12-28 | 2007-07-12 | Kinik Co | 高導熱放率電路板 |
| JP2013168621A (ja) * | 2012-01-16 | 2013-08-29 | National Institute Of Advanced Industrial & Technology | ３層構造積層ダイヤモンド系基板、パワー半導体モジュール用放熱実装基板およびそれらの製造方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19732439B4 (de) * | 1997-07-28 | 2006-01-19 | Infineon Technologies Ag | Leistungshalbleiterbauelement auf Kühlkörper |
| US6335863B1 (en) * | 1998-01-16 | 2002-01-01 | Sumitomo Electric Industries, Ltd. | Package for semiconductors, and semiconductor module that employs the package |
| JP4529212B2 (ja) | 2000-01-19 | 2010-08-25 | 住友電気工業株式会社 | ダイヤモンド配線基板およびその製造方法 |
| US7132309B2 (en) * | 2003-04-22 | 2006-11-07 | Chien-Min Sung | Semiconductor-on-diamond devices and methods of forming |
| US6649937B2 (en) * | 2002-03-26 | 2003-11-18 | Intel Corporation | Semiconductor device with components embedded in backside diamond layer |
| US6941896B1 (en) * | 2004-09-23 | 2005-09-13 | Stephane Morin | Animal feces collection device |
| US20060202209A1 (en) * | 2005-03-09 | 2006-09-14 | Kelman Maxim B | Limiting net curvature in a wafer |
| US20070035930A1 (en) * | 2005-08-10 | 2007-02-15 | Chien-Min Sung | Methods and devices for cooling printed circuit boards |
| US20080048192A1 (en) * | 2006-08-22 | 2008-02-28 | Chien-Min Sung | LED devices and associated methods |
| US20080144291A1 (en) * | 2006-12-13 | 2008-06-19 | Shao Chung Hu | Methods and devices for cooling printed circuit boards |
| US8395318B2 (en) | 2007-02-14 | 2013-03-12 | Ritedia Corporation | Diamond insulated circuits and associated methods |
| US7781256B2 (en) * | 2007-05-31 | 2010-08-24 | Chien-Min Sung | Semiconductor-on-diamond devices and associated methods |
| US8110846B2 (en) * | 2007-05-31 | 2012-02-07 | Chien-Min Sung | Diamond semiconductor devices and associated methods |
| FR2934713B1 (fr) * | 2008-07-29 | 2010-10-15 | Commissariat Energie Atomique | Substrat de type semi-conducteur sur isolant a couches de diamant intrinseque et dope |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57126154A (en) * | 1981-01-30 | 1982-08-05 | Nec Corp | Lsi package |
| JPS60128697A (ja) * | 1983-12-15 | 1985-07-09 | 住友電気工業株式会社 | 半導体素子搭載用多層配線基板 |
| JPS61251158A (ja) * | 1985-04-30 | 1986-11-08 | Sumitomo Electric Ind Ltd | 放熱基板 |
| EP0221531A3 (en) * | 1985-11-06 | 1992-02-19 | Kanegafuchi Kagaku Kogyo Kabushiki Kaisha | High heat conductive insulated substrate and method of manufacturing the same |
| JPS63181400A (ja) * | 1987-01-22 | 1988-07-26 | 松下電器産業株式会社 | セラミツク多層基板 |
| US5373171A (en) * | 1987-03-12 | 1994-12-13 | Sumitomo Electric Industries, Ltd. | Thin film single crystal substrate |
| JPS63293931A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH0215625A (ja) * | 1988-07-04 | 1990-01-19 | Mitsubishi Electric Corp | 硬質炭素膜の微細加工方法 |
| JP2689986B2 (ja) * | 1988-07-13 | 1997-12-10 | 富士通株式会社 | 電子装置 |
| JPH0244757A (ja) * | 1988-08-05 | 1990-02-14 | Idemitsu Petrochem Co Ltd | 三次元集積回路 |
| JPH04264797A (ja) * | 1991-02-20 | 1992-09-21 | Nec Corp | 多層配線基板の製造方法 |
| US5239746A (en) * | 1991-06-07 | 1993-08-31 | Norton Company | Method of fabricating electronic circuits |
| JPH0513610A (ja) * | 1991-07-04 | 1993-01-22 | Fujitsu Ltd | 半導体集積回路チツプ実装用基板 |
| JP3170819B2 (ja) * | 1991-09-24 | 2001-05-28 | 住友電気工業株式会社 | 表面弾性波素子 |
| US5298749A (en) * | 1992-09-29 | 1994-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Infrared detector utilizing diamond film |
-
1993
- 1993-05-28 JP JP12654493A patent/JP3309492B2/ja not_active Expired - Fee Related
-
1994
- 1994-05-27 EP EP94108255A patent/EP0632499A3/en not_active Ceased
-
1996
- 1996-01-05 US US08/583,542 patent/US5682063A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180441A (ja) * | 2005-12-28 | 2007-07-12 | Kinik Co | 高導熱放率電路板 |
| JP2013168621A (ja) * | 2012-01-16 | 2013-08-29 | National Institute Of Advanced Industrial & Technology | ３層構造積層ダイヤモンド系基板、パワー半導体モジュール用放熱実装基板およびそれらの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0632499A3 (en) | 1995-03-29 |
| JP3309492B2 (ja) | 2002-07-29 |
| EP0632499A2 (en) | 1995-01-04 |
| US5682063A (en) | 1997-10-28 |
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