JPH06338777A - ドライバ回路 - Google Patents
ドライバ回路Info
- Publication number
- JPH06338777A JPH06338777A JP5151487A JP15148793A JPH06338777A JP H06338777 A JPH06338777 A JP H06338777A JP 5151487 A JP5151487 A JP 5151487A JP 15148793 A JP15148793 A JP 15148793A JP H06338777 A JPH06338777 A JP H06338777A
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- JP
- Japan
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- diode
- gate
- signal
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- Pending
Links
- 230000000630 rising effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 4
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 出力信号波形の立ち上がり、立ち下がり時間
の調整が可能なドライバ回路を提供する。 【構成】 抵抗７・８とダイオード５ａ・５ｂ・６ａ・
６ｂとをそれぞれ並列接続して非反転回路９とＦＥＴ１
のゲート間、反転回路１０とＦＥＴ２のゲート間にそれ
ぞれ介挿接続し、ＦＥＴ１・２への入力インピーダンス
を変化させる。
の調整が可能なドライバ回路を提供する。 【構成】 抵抗７・８とダイオード５ａ・５ｂ・６ａ・
６ｂとをそれぞれ並列接続して非反転回路９とＦＥＴ１
のゲート間、反転回路１０とＦＥＴ２のゲート間にそれ
ぞれ介挿接続し、ＦＥＴ１・２への入力インピーダンス
を変化させる。
Description
【０００１】
【産業上の利用分野】この発明は、ドライバ回路につい
てのものであり、特にバーンイン装置に用いて、被測定
デバイスに波形を印加するドライバ回路についてのもの
である。
てのものであり、特にバーンイン装置に用いて、被測定
デバイスに波形を印加するドライバ回路についてのもの
である。
【０００２】
【従来の技術】従来のドライバ回路の構成を図３により
説明する。２１・２２はＦＥＴ、２３・２４は抵抗、２
５は非反転回路、２６は反転回路である。
説明する。２１・２２はＦＥＴ、２３・２４は抵抗、２
５は非反転回路、２６は反転回路である。
【０００３】図３のドライバ回路では、ＦＥＴ２１のド
レインは電源端子に、ソースは抵抗２３を介して出力端
子２７に、ゲートは非反転回路２５の出力端子にそれぞ
れ接続されている。
レインは電源端子に、ソースは抵抗２３を介して出力端
子２７に、ゲートは非反転回路２５の出力端子にそれぞ
れ接続されている。
【０００４】また、ＦＥＴ２２のドレインは抵抗２４を
介して出力端子２７に、ソースは接地端子に、ゲートは
反転回路２６の出力端子にそれぞれ接続されている。
介して出力端子２７に、ソースは接地端子に、ゲートは
反転回路２６の出力端子にそれぞれ接続されている。
【０００５】入力より印加された信号は、非反転回路２
５、反転回路２６により互いに１８０度位相のずれた非
反転信号及び反転信号となり、ＦＥＴ２１・２２の制御
端子に入力され非反転回路２５と同相の波形が出力端子
２７から出力される。
５、反転回路２６により互いに１８０度位相のずれた非
反転信号及び反転信号となり、ＦＥＴ２１・２２の制御
端子に入力され非反転回路２５と同相の波形が出力端子
２７から出力される。
【０００６】
【発明が解決しようとする課題】従来のドライバ回路で
は、ＦＥＴ２１・２２の入力容量及び反転回路２６、非
反転回路２５の出力インピーダンスにより出力波形の立
ち上がり時間、立ち下がり時間が決められていたため、
立ち上がり時間、立ち下がり時間を調整するのは困難で
あった。
は、ＦＥＴ２１・２２の入力容量及び反転回路２６、非
反転回路２５の出力インピーダンスにより出力波形の立
ち上がり時間、立ち下がり時間が決められていたため、
立ち上がり時間、立ち下がり時間を調整するのは困難で
あった。
【０００７】この発明は、出力波形の立ち上がり時間、
立ち下がり時間を調整可能とするドライバ回路を提供す
ることを目的とする。
立ち下がり時間を調整可能とするドライバ回路を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、この発明では、抵抗とダイオードとを並列接続して
非反転回路とＦＥＴのゲート間、反転回路とＦＥＴのゲ
ート間にそれぞれ介挿接続し、ＦＥＴへの入力インピー
ダンスを変化させる事により出力波形の立ち上がり、立
ち下がりの時間を調整する。
に、この発明では、抵抗とダイオードとを並列接続して
非反転回路とＦＥＴのゲート間、反転回路とＦＥＴのゲ
ート間にそれぞれ介挿接続し、ＦＥＴへの入力インピー
ダンスを変化させる事により出力波形の立ち上がり、立
ち下がりの時間を調整する。
【０００９】
【作用】ダイオードの順方向の抵抗値が抵抗の抵抗値よ
り十分に小さい時には、入力波形を印加するとＦＥＴへ
の印加出力は、ローレベルからハイレベルに上がるとき
ダイオードの順方向の抵抗値のみでＦＥＴの入力容量を
充電してオンさせる。また、ハイレベルからローレベル
に下がるとき、ダイオードが逆方向となって、抵抗のみ
でＦＥＴの入力容量に蓄えられた電荷を放電させてオフ
させる。従って、ダイオードの極性を考慮して非反転回
路又は反転回路とＦＥＴとの間に介挿接続し、抵抗の抵
抗値を選択すれば、出力波形の立ち上がり、立ち下がり
の時間を調整することができる。
り十分に小さい時には、入力波形を印加するとＦＥＴへ
の印加出力は、ローレベルからハイレベルに上がるとき
ダイオードの順方向の抵抗値のみでＦＥＴの入力容量を
充電してオンさせる。また、ハイレベルからローレベル
に下がるとき、ダイオードが逆方向となって、抵抗のみ
でＦＥＴの入力容量に蓄えられた電荷を放電させてオフ
させる。従って、ダイオードの極性を考慮して非反転回
路又は反転回路とＦＥＴとの間に介挿接続し、抵抗の抵
抗値を選択すれば、出力波形の立ち上がり、立ち下がり
の時間を調整することができる。
【００１０】
【実施例】つぎに、この発明の実施例のドライバ回路の
構成回路を図１に示す。１・２はＦＥＴ、３・４は抵
抗、５ａ・６ａはダイオード、７・８は抵抗、９は非反
転回路、１０は反転回路、１７は出力端子である。
構成回路を図１に示す。１・２はＦＥＴ、３・４は抵
抗、５ａ・６ａはダイオード、７・８は抵抗、９は非反
転回路、１０は反転回路、１７は出力端子である。
【００１１】図１で、回路構成は、図３に示す従来の回
路構成に類似しているが、非反転回路９の出力端子とＦ
ＥＴ１のゲートとの間にダイオード５ａと抵抗７とを並
列接続して介挿した点と、反転回路１０の出力端子とＦ
ＥＴ２のゲートとの間にダイオード６ａと抵抗８とを並
列接続して介挿した点とが異なっている。
路構成に類似しているが、非反転回路９の出力端子とＦ
ＥＴ１のゲートとの間にダイオード５ａと抵抗７とを並
列接続して介挿した点と、反転回路１０の出力端子とＦ
ＥＴ２のゲートとの間にダイオード６ａと抵抗８とを並
列接続して介挿した点とが異なっている。
【００１２】なお、図１に示す実施例では、ダイオード
５ａはアノードが非反転回路９の出力端子に、カソード
がＦＥＴ１のゲートに接続され、ダイオード６ａはカソ
ードが反転回路１０の出力端子に、アノードがＦＥＴ２
のゲートに接続されるように構成されている。
５ａはアノードが非反転回路９の出力端子に、カソード
がＦＥＴ１のゲートに接続され、ダイオード６ａはカソ
ードが反転回路１０の出力端子に、アノードがＦＥＴ２
のゲートに接続されるように構成されている。
【００１３】入力より印加された信号波形は、非反転回
路９、反転回路１０により互いに１８０度位相のずれた
信号波形となり、抵抗７・８、ダイオード５ａ・６ａを
介してＦＥＴ１・２のゲートに印加され非反転回路９と
同相の出力波形が出力端子１７から出力される。
路９、反転回路１０により互いに１８０度位相のずれた
信号波形となり、抵抗７・８、ダイオード５ａ・６ａを
介してＦＥＴ１・２のゲートに印加され非反転回路９と
同相の出力波形が出力端子１７から出力される。
【００１４】ダイオード５ａ・６ａの順方向の抵抗値は
通常抵抗７・８の抵抗値より十分に小さいため、入力に
図４（１）のような入力波形を印加すると、ＦＥＴ１の
ゲートへの入力波形は、ローレベルからハイレベルに上
がる時ダイオード５ａの順方向の抵抗値のみでＦＥＴ１
のゲート入力容量に電荷を蓄えて行きオンさせ、逆にハ
イレベルからローレベルに下がる時ダイオード５ａが逆
方向のため、抵抗７の抵抗値のみでＦＥＴ１の入力容量
に蓄えられた電荷を非反転回路９へ引き込みオフさせる
ので図４（２）に示すようになる。
通常抵抗７・８の抵抗値より十分に小さいため、入力に
図４（１）のような入力波形を印加すると、ＦＥＴ１の
ゲートへの入力波形は、ローレベルからハイレベルに上
がる時ダイオード５ａの順方向の抵抗値のみでＦＥＴ１
のゲート入力容量に電荷を蓄えて行きオンさせ、逆にハ
イレベルからローレベルに下がる時ダイオード５ａが逆
方向のため、抵抗７の抵抗値のみでＦＥＴ１の入力容量
に蓄えられた電荷を非反転回路９へ引き込みオフさせる
ので図４（２）に示すようになる。
【００１５】次にＦＥＴ２への波形は、ローレベルから
ハイレベルに上がる時ダイオード６ａが逆方向のため、
抵抗８の抵抗値のみでＦＥＴ２の入力容量に電荷を蓄え
てオンさせ、逆にハイレベルからローレベルに下がる時
ダイオード６ａが順方向の抵抗値のみでＦＥＴ２の入力
容量に蓄えられた電荷を反転回路１０へ引き込みオフさ
せるので、図４（３）に示すようになる。従って、出力
端子１７での出力波形は図４（４）に示すように、立ち
上がりが速く立ち下がりが遅い波形になる。
ハイレベルに上がる時ダイオード６ａが逆方向のため、
抵抗８の抵抗値のみでＦＥＴ２の入力容量に電荷を蓄え
てオンさせ、逆にハイレベルからローレベルに下がる時
ダイオード６ａが順方向の抵抗値のみでＦＥＴ２の入力
容量に蓄えられた電荷を反転回路１０へ引き込みオフさ
せるので、図４（３）に示すようになる。従って、出力
端子１７での出力波形は図４（４）に示すように、立ち
上がりが速く立ち下がりが遅い波形になる。
【００１６】図２は本発明の他の実施例によるドライバ
回路の構成回路図である。図１に示す実施例と異なるの
は、ダイオード５ｂ・６ｂの極性のみである。
回路の構成回路図である。図１に示す実施例と異なるの
は、ダイオード５ｂ・６ｂの極性のみである。
【００１７】すなわち、この実施例では、ダイオード５
ｂはアノードがＦＥＴ１のゲートに、カソードが非反転
回路９の出力端子に接続されている。またダイオード６
ｂは、アノードが反転回路１０の出力端子に、カソード
がＦＥＴ２のゲートに接続されている。
ｂはアノードがＦＥＴ１のゲートに、カソードが非反転
回路９の出力端子に接続されている。またダイオード６
ｂは、アノードが反転回路１０の出力端子に、カソード
がＦＥＴ２のゲートに接続されている。
【００１８】入力に図５（１）に示すような入力波形を
印加すると、ＦＥＴ１のゲートへの波形は、ローレベル
からハイレベルに上がる時ダイオード５ｂが逆方向のた
め、抵抗７の抵抗値のみでＦＥＴ１のゲートの入力容量
に電荷を蓄えて行きオンさせ、逆にハイレベルからロー
レベルに下がる時ダイオード５ｂの順方向のみの抵抗値
でＦＥＴ１の入力容量に蓄えられた電荷を非反転回路９
へ引き込みオフさせるので図５（２）に示すようにな
る。
印加すると、ＦＥＴ１のゲートへの波形は、ローレベル
からハイレベルに上がる時ダイオード５ｂが逆方向のた
め、抵抗７の抵抗値のみでＦＥＴ１のゲートの入力容量
に電荷を蓄えて行きオンさせ、逆にハイレベルからロー
レベルに下がる時ダイオード５ｂの順方向のみの抵抗値
でＦＥＴ１の入力容量に蓄えられた電荷を非反転回路９
へ引き込みオフさせるので図５（２）に示すようにな
る。
【００１９】次にＦＥＴ２への波形は、ローレベルから
ハイレベルに上がる時ダイオード６ｂが順方向の抵抗値
のみでＦＥＴ２のゲートの入力容量に電荷を蓄えてオン
させ、逆にハイレベルからローレベルに下がる時ダイオ
ード６ｂが逆方向のため、抵抗８の抵抗値のみでＦＥＴ
２の入力容量に蓄えられた電荷を反転回路１０へ引き込
みオフさせるので図５（３）に示すようになる。
ハイレベルに上がる時ダイオード６ｂが順方向の抵抗値
のみでＦＥＴ２のゲートの入力容量に電荷を蓄えてオン
させ、逆にハイレベルからローレベルに下がる時ダイオ
ード６ｂが逆方向のため、抵抗８の抵抗値のみでＦＥＴ
２の入力容量に蓄えられた電荷を反転回路１０へ引き込
みオフさせるので図５（３）に示すようになる。
【００２０】従って、出力端子１７での出力波形は図５
（４）に示すように、立ち上がりが遅く立ち下がりが速
い波形になる。
（４）に示すように、立ち上がりが遅く立ち下がりが速
い波形になる。
【００２１】
【発明の効果】この発明によれば、介挿したダイオード
と抵抗とを適宜選択することにより、出力信号波形の立
ち上がりと立ち下がりとを任意に設定できるので、非測
定デバイスに必要に応じて所望の信号を供給することが
できる。
と抵抗とを適宜選択することにより、出力信号波形の立
ち上がりと立ち下がりとを任意に設定できるので、非測
定デバイスに必要に応じて所望の信号を供給することが
できる。
【図１】この発明の実施例によるドライバ回路の構成回
路図である。
路図である。
【図２】この発明の他の実施例によるドライバ回路の構
成回路図である。
成回路図である。
【図３】従来のドライバ回路の構成回路図である。
【図４】第１の実施例による波形図である。
【図５】第２の実施例による波形図である。
１・２ ＦＥＴ ３・４ 抵抗 ５ａ・５ｂ・６ａ・６ｂ ダイオード ７・８ 抵抗 ９ 非反転回路 １０ 反転回路 １７ 出力端子
Claims (1)
- 【請求項１】 入力信号の非反転信号と反転信号とをそ
れぞれ出力する非反転回路(9) 及び反転回路(10)と前記
非反転回路(9) 及び前記反転回路(10)の出力によって駆
動される第１及び第２のＦＥＴ(1,2) とを設え、前記第
１及び第２のＦＥＴ(1,2) の共通出力端子から前記入力
信号と同相の非反転信号を出力するドライバ回路におい
て、 前記非反転回路(9) の出力端子と前記第１のＦＥＴ(1)
の制御端子との間に、並列接続した第１のダイオード(5
a,5b) と第１の抵抗(7) とを前記第１のダイオード(5a,
5b) のアノード（又はカソード）が前記非反転回路(9)
の出力端子側に接続されるように介挿し、前記反転回路
(10)の出力端子と前記第２のＦＥＴの制御端子との間
に、並列接続した第２のダイオード(6a,6b) と第２の抵
抗(8) とを前記第２のダイオード(6a,6b) のカソード
（又はアノード）が前記反転回路(10)の出力端子側に接
続されるように介挿した事を特徴とするドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151487A JPH06338777A (ja) | 1993-05-28 | 1993-05-28 | ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151487A JPH06338777A (ja) | 1993-05-28 | 1993-05-28 | ドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338777A true JPH06338777A (ja) | 1994-12-06 |
Family
ID=15519579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5151487A Pending JPH06338777A (ja) | 1993-05-28 | 1993-05-28 | ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338777A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005045428A (ja) * | 2003-07-25 | 2005-02-17 | Toshiba Corp | ゲート駆動回路及び半導体装置 |
| JP2009054963A (ja) * | 2007-08-29 | 2009-03-12 | Hitachi Kokusai Electric Inc | スイッチング回路 |
| JP2020182321A (ja) * | 2019-04-25 | 2020-11-05 | 三菱電機株式会社 | ゲート駆動回路 |
-
1993
- 1993-05-28 JP JP5151487A patent/JPH06338777A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005045428A (ja) * | 2003-07-25 | 2005-02-17 | Toshiba Corp | ゲート駆動回路及び半導体装置 |
| US7068082B2 (en) | 2003-07-25 | 2006-06-27 | Kabushiki Kaisha Toshiba | Gate driving circuit and semiconductor device |
| JP2009054963A (ja) * | 2007-08-29 | 2009-03-12 | Hitachi Kokusai Electric Inc | スイッチング回路 |
| JP2020182321A (ja) * | 2019-04-25 | 2020-11-05 | 三菱電機株式会社 | ゲート駆動回路 |
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