JPH06338792A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH06338792A JPH06338792A JP5148241A JP14824193A JPH06338792A JP H06338792 A JPH06338792 A JP H06338792A JP 5148241 A JP5148241 A JP 5148241A JP 14824193 A JP14824193 A JP 14824193A JP H06338792 A JPH06338792 A JP H06338792A
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- 230000010355 oscillation Effects 0.000 claims abstract description 32
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 101100171060 Caenorhabditis elegans div-1 gene Proteins 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
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- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 分周数を切替える方式のＰＬＬ回路におい
て、分周数の切替えにより電圧制御発振回路の制御電圧
に生じる変動成分を打ち消して出力周波数の安定化を図
る。 【構成】 電圧制御発振回路１００の出力を可変分周回
路２００で分周し、その分周出力と基準周波数ｆｒの位
相を位相比較回路３００で比較し、その比較出力に基づ
いて電圧制御発振回路１００の発振周波数を制御するＰ
ＬＬ回路に、可変分周回路での分周数の切替えにより発
生する位相比較回路の比較出力の変動成分を打ち消すた
めの打消信号を発生する打消信号発生回路４００と、こ
の打消信号を比較出力に加算する加算回路５００とを設
ける。そして、打消信号発生回路は、可変分周回路の分
周周期で出力されるパルス信号として発生され、その継
続時間とレベル値を制御することで、変動成分を確実に
打ち消すことが可能となる。
て、分周数の切替えにより電圧制御発振回路の制御電圧
に生じる変動成分を打ち消して出力周波数の安定化を図
る。 【構成】 電圧制御発振回路１００の出力を可変分周回
路２００で分周し、その分周出力と基準周波数ｆｒの位
相を位相比較回路３００で比較し、その比較出力に基づ
いて電圧制御発振回路１００の発振周波数を制御するＰ
ＬＬ回路に、可変分周回路での分周数の切替えにより発
生する位相比較回路の比較出力の変動成分を打ち消すた
めの打消信号を発生する打消信号発生回路４００と、こ
の打消信号を比較出力に加算する加算回路５００とを設
ける。そして、打消信号発生回路は、可変分周回路の分
周周期で出力されるパルス信号として発生され、その継
続時間とレベル値を制御することで、変動成分を確実に
打ち消すことが可能となる。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路に関し、特に
無線送受信機等においてチャンネル切替速度を高速に保
ったまま発振周波数の誤差を微細に補正することができ
るＰＬＬ回路に関する。
無線送受信機等においてチャンネル切替速度を高速に保
ったまま発振周波数の誤差を微細に補正することができ
るＰＬＬ回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路の基本原理は、図５のよう
に、電圧制御発振回路ＶＣＯの出力周波数ｆｏをｋ分周
（ｋは正の整数）したものと、基準周波数ｆｒとを位相
比較回路ＣＭＰで比較検波し、その位相差が一定となる
ように制御信号を電圧制御発振回路ＶＣＯに帰還する構
成となっている。このため、電圧制御発振回路ＶＣＯの
出力周波数ｆｏは、次式となる。 ｆｏ＝ｋ×ｆｒ 即ち、電圧制御発振回路ＶＣＯの出力周波数ｆｏは基準
周波数ｆｒの整数倍となる。この従来のＰＬＬ回路にお
いて周波数を微細に制御するには、分周数ｋを大きく
し、基準周波数ｆｒを低くする必要があり、このために
電圧制御発振回路ＶＣＯの出力周波数ｆｏが安定するま
でに時間がかかるという問題がある。
に、電圧制御発振回路ＶＣＯの出力周波数ｆｏをｋ分周
（ｋは正の整数）したものと、基準周波数ｆｒとを位相
比較回路ＣＭＰで比較検波し、その位相差が一定となる
ように制御信号を電圧制御発振回路ＶＣＯに帰還する構
成となっている。このため、電圧制御発振回路ＶＣＯの
出力周波数ｆｏは、次式となる。 ｆｏ＝ｋ×ｆｒ 即ち、電圧制御発振回路ＶＣＯの出力周波数ｆｏは基準
周波数ｆｒの整数倍となる。この従来のＰＬＬ回路にお
いて周波数を微細に制御するには、分周数ｋを大きく
し、基準周波数ｆｒを低くする必要があり、このために
電圧制御発振回路ＶＣＯの出力周波数ｆｏが安定するま
でに時間がかかるという問題がある。
【０００３】この問題を回避するために、例えば、特開
昭６３−２８１３１号公報に示すＰＬＬ回路が提案され
ている。図６はその原理的な構成図であり、通常ｋ分周
を行っている第１の可変分周回路ＤＩＶ１の分周数を第
２の分周回路ＤＩＶ２の周期ｓ毎に（ｋ＋ｊ）分周（ｊ
は０以外の整数）になるようにし、この第１の可変分周
回路ＤＩＶ１の出力と基準周波数ｆｒを位相比較回路Ｃ
ＭＰで比較検波し、その比較出力を電圧制御発振回路Ｖ
ＣＯに帰還することによって発振周波数ｆｏを微細に制
御するものである。例えば、周期ｓの間に、（ｋ＋１）
分周をｍ回、ｋ分周を（ｓ−ｍ）回、行う場合の電圧制
御発振回路ＶＣＯの出力周波数ｆｏは、次式となる。 ｆｏ＝（ｋ＋（ｍ／ｓ））×ｆｒ
昭６３−２８１３１号公報に示すＰＬＬ回路が提案され
ている。図６はその原理的な構成図であり、通常ｋ分周
を行っている第１の可変分周回路ＤＩＶ１の分周数を第
２の分周回路ＤＩＶ２の周期ｓ毎に（ｋ＋ｊ）分周（ｊ
は０以外の整数）になるようにし、この第１の可変分周
回路ＤＩＶ１の出力と基準周波数ｆｒを位相比較回路Ｃ
ＭＰで比較検波し、その比較出力を電圧制御発振回路Ｖ
ＣＯに帰還することによって発振周波数ｆｏを微細に制
御するものである。例えば、周期ｓの間に、（ｋ＋１）
分周をｍ回、ｋ分周を（ｓ−ｍ）回、行う場合の電圧制
御発振回路ＶＣＯの出力周波数ｆｏは、次式となる。 ｆｏ＝（ｋ＋（ｍ／ｓ））×ｆｒ
【０００４】しかしながら、このような分周数を切り替
える方式では、分周数を切り替える周期ｓに応じて位相
比較回路ＣＭＰの出力に変動成分が生じるため、この変
動成分を打ち消すための回路が必要とされる。この変動
成分は周期ｓが長い（周波数が低い）ため、後段に接続
されるフィルタ（図６では省略している）によって十分
に除去することは困難であり、結果として電圧制御発振
回路ＶＣＯにおける出力変動を生じることになる。この
ため、三角波発生回路ＴＲＩを設け、ここから出力され
る周期ｓの三角波を加算回路ＡＤＤにおいて位相比較回
路ＣＭＰの出力に加算（或いは減算）して周期ｓの変動
成分の打ち消しを行っている。
える方式では、分周数を切り替える周期ｓに応じて位相
比較回路ＣＭＰの出力に変動成分が生じるため、この変
動成分を打ち消すための回路が必要とされる。この変動
成分は周期ｓが長い（周波数が低い）ため、後段に接続
されるフィルタ（図６では省略している）によって十分
に除去することは困難であり、結果として電圧制御発振
回路ＶＣＯにおける出力変動を生じることになる。この
ため、三角波発生回路ＴＲＩを設け、ここから出力され
る周期ｓの三角波を加算回路ＡＤＤにおいて位相比較回
路ＣＭＰの出力に加算（或いは減算）して周期ｓの変動
成分の打ち消しを行っている。
【０００５】
【発明が解決しようとする課題】しかしながら、この方
式では、周期ｓの三角波に生じる発生誤差がそのまま位
相比較回路ＣＭＰの出力の誤差となり、これが補正され
ることなく電圧制御発振回路ＶＣＯの制御電圧として入
力されることになるため、電圧制御発振回路ＶＣＯの発
振周波数ｆｏの安定度を悪くし、結果としてＰＬＬ回路
の出力周波数の安定度を劣化させることになるという問
題が生じる。本発明の目的は、分周数の切替えによる変
動成分を有効に打ち消して出力周波数の安定化を図った
ＰＬＬ回路を提供することにある。
式では、周期ｓの三角波に生じる発生誤差がそのまま位
相比較回路ＣＭＰの出力の誤差となり、これが補正され
ることなく電圧制御発振回路ＶＣＯの制御電圧として入
力されることになるため、電圧制御発振回路ＶＣＯの発
振周波数ｆｏの安定度を悪くし、結果としてＰＬＬ回路
の出力周波数の安定度を劣化させることになるという問
題が生じる。本発明の目的は、分周数の切替えによる変
動成分を有効に打ち消して出力周波数の安定化を図った
ＰＬＬ回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＰＬＬ回路は、
分周数を周期ｓの期間内において、ｋ分周またはｋ＋ｈ
分周に切り替える可変分周回路を備えるＰＬＬ回路にお
いて、分周数の切替えに伴って位相比較回路の出力に発
生する変動成分を打ち消すための打消信号を周期ｓのパ
ルス信号として発生する打消信号発生回路と、この打消
信号を電圧制御発振回路の制御電圧として位相比較回路
から出力される比較出力に加算する加算回路とを備え
る。ここで、可変分周回路は発振周波数制御情報に基づ
いて分周周期中における各分周数の回数を設定し、打消
信号発生回路は可変分周回路からの信号値と発振周波数
制御情報に基づいて所望継続時間の間中オンする制御信
号を出力し、加算回路はこの制御信号に基づいて位相比
較回路の比較出力の変動成分を打ち消すに好適なレベル
値の信号を位相比較回路の比較出力に加算するように構
成する。例えば、打消信号発生回路は、可変分周回路の
出力に同期してカウントを行うカウンタと、可変分周回
路の分周数に伴って出力される信号値と発振周波数制御
情報に設定された情報に基づいてカウンタのカウント値
を設定し、この値をカウントするまでの間中制御信号を
出力するＲＯＭと、このＲＯＭからの制御信号に応じて
ハイレベルまたはロウレベルの信号を選択的かつ継続的
に出力するスイッチ回路とを備え、加算回路は位相比較
回路の比較出力とスイッチ回路からの信号の各レベル値
をそれぞれ所定の比率に設定する複数の並列接続された
抵抗を備えている。
分周数を周期ｓの期間内において、ｋ分周またはｋ＋ｈ
分周に切り替える可変分周回路を備えるＰＬＬ回路にお
いて、分周数の切替えに伴って位相比較回路の出力に発
生する変動成分を打ち消すための打消信号を周期ｓのパ
ルス信号として発生する打消信号発生回路と、この打消
信号を電圧制御発振回路の制御電圧として位相比較回路
から出力される比較出力に加算する加算回路とを備え
る。ここで、可変分周回路は発振周波数制御情報に基づ
いて分周周期中における各分周数の回数を設定し、打消
信号発生回路は可変分周回路からの信号値と発振周波数
制御情報に基づいて所望継続時間の間中オンする制御信
号を出力し、加算回路はこの制御信号に基づいて位相比
較回路の比較出力の変動成分を打ち消すに好適なレベル
値の信号を位相比較回路の比較出力に加算するように構
成する。例えば、打消信号発生回路は、可変分周回路の
出力に同期してカウントを行うカウンタと、可変分周回
路の分周数に伴って出力される信号値と発振周波数制御
情報に設定された情報に基づいてカウンタのカウント値
を設定し、この値をカウントするまでの間中制御信号を
出力するＲＯＭと、このＲＯＭからの制御信号に応じて
ハイレベルまたはロウレベルの信号を選択的かつ継続的
に出力するスイッチ回路とを備え、加算回路は位相比較
回路の比較出力とスイッチ回路からの信号の各レベル値
をそれぞれ所定の比率に設定する複数の並列接続された
抵抗を備えている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のＰＬＬ回路の一実施例のブロック図
であり、発振周波数ｆｏを発生し、かつこれをＰＬＬ回
路の出力周波数として出力端子２０から出力する電圧制
御発振回路１００と、この電圧制御発振回路１００の出
力の発振周波数ｆｏを分周する可変分周回路２００と、
この可変分周回路２００の出力と入力端子１０に入力さ
れる基準周波数ｆｒとを位相比較する位相比較回路３０
０と、この位相比較回路３００の比較出力に含まれる変
動信号を打ち消すための信号を発生する打消信号発生回
路４００と、位相比較回路３００の出力と打消信号発生
回路４００の信号を加算する加算回路５００と、加算回
路５００の出力をろ波して前記電圧制御発振回路１００
の制御電圧として出力するフィルタ６００とで構成さ
れ、これらでＰＬＬループを構成する。
る。図１は本発明のＰＬＬ回路の一実施例のブロック図
であり、発振周波数ｆｏを発生し、かつこれをＰＬＬ回
路の出力周波数として出力端子２０から出力する電圧制
御発振回路１００と、この電圧制御発振回路１００の出
力の発振周波数ｆｏを分周する可変分周回路２００と、
この可変分周回路２００の出力と入力端子１０に入力さ
れる基準周波数ｆｒとを位相比較する位相比較回路３０
０と、この位相比較回路３００の比較出力に含まれる変
動信号を打ち消すための信号を発生する打消信号発生回
路４００と、位相比較回路３００の出力と打消信号発生
回路４００の信号を加算する加算回路５００と、加算回
路５００の出力をろ波して前記電圧制御発振回路１００
の制御電圧として出力するフィルタ６００とで構成さ
れ、これらでＰＬＬループを構成する。
【０００８】前記可変分周回路２００は、分周数の選択
が可能な２係数プリスケーラ１と、分周数が可変な第１
のカウンタ２と、第１のスワローカウンタ３と、第２の
カウンタ４と、第２のスワローカウンタ５と、分周数を
設定する制御回路６とで構成される。また、前記第２の
スワローカウンタ５、制御回路６にはそれぞれ制御端子
３０を通して上位Ｌビット、中位Ｎビット、下位Ｍビッ
トの（Ｌ＋Ｎ＋Ｍ）ビットの発振周波数制御情報が入力
される。この発振周波数制御情報は前記した打消信号発
生回路４００にも入力される。
が可能な２係数プリスケーラ１と、分周数が可変な第１
のカウンタ２と、第１のスワローカウンタ３と、第２の
カウンタ４と、第２のスワローカウンタ５と、分周数を
設定する制御回路６とで構成される。また、前記第２の
スワローカウンタ５、制御回路６にはそれぞれ制御端子
３０を通して上位Ｌビット、中位Ｎビット、下位Ｍビッ
トの（Ｌ＋Ｎ＋Ｍ）ビットの発振周波数制御情報が入力
される。この発振周波数制御情報は前記した打消信号発
生回路４００にも入力される。
【０００９】前記２係数プリスケーラ１は第１のスワロ
ーカウンタ３からの制御信号により電圧制御発振回路１
００の出力信号を分周数２N 、または２N ＋１に分周す
る。第１のカウンタ２はＬビットで構成される分周数が
可変なカウンタであり、制御回路６により設定される分
周数により２係数プリスケーラ１の出力信号を分周す
る。第１のスワローカウンタ３は第１のカウンタ２から
の制御信号及び制御回路６での設定によって、第１のカ
ウンタ２の分周周期中において２係数プリスケーラ１を
分周数２N 、または２N ＋１に設定するように制御す
る。制御回路６は発振周波数制御情報の上位Ｌビットの
設定値ｐ（ｐ＜２L −１）、中位Ｎビットの設定値ｑ
（０≦ｑ＜２N ）、及び後述するような第２のスワロー
カウンタ５からの制御信号により、分周数ｋ＝（ｐ×２
N ＋ｑ）、またはｋ＝（ｐ×２N ＋ｑ＋１）を、第１の
カウンタ２及び第２のスワローカウンタ３にそれぞれ設
定する。このとき、第１のカウンタ２にはｋの値の上位
Ｌビットの値ｋ１を設定し、第１のスワローカウンタ３
にはｋの値の下位Ｎビットの値ｋ２を設定する。
ーカウンタ３からの制御信号により電圧制御発振回路１
００の出力信号を分周数２N 、または２N ＋１に分周す
る。第１のカウンタ２はＬビットで構成される分周数が
可変なカウンタであり、制御回路６により設定される分
周数により２係数プリスケーラ１の出力信号を分周す
る。第１のスワローカウンタ３は第１のカウンタ２から
の制御信号及び制御回路６での設定によって、第１のカ
ウンタ２の分周周期中において２係数プリスケーラ１を
分周数２N 、または２N ＋１に設定するように制御す
る。制御回路６は発振周波数制御情報の上位Ｌビットの
設定値ｐ（ｐ＜２L −１）、中位Ｎビットの設定値ｑ
（０≦ｑ＜２N ）、及び後述するような第２のスワロー
カウンタ５からの制御信号により、分周数ｋ＝（ｐ×２
N ＋ｑ）、またはｋ＝（ｐ×２N ＋ｑ＋１）を、第１の
カウンタ２及び第２のスワローカウンタ３にそれぞれ設
定する。このとき、第１のカウンタ２にはｋの値の上位
Ｌビットの値ｋ１を設定し、第１のスワローカウンタ３
にはｋの値の下位Ｎビットの値ｋ２を設定する。
【００１０】このように、第１のカウンタ２に設定値ｋ
１が設定され、第１のスワローカウンタ３に設定値ｋ２
が設定された場合、第１のカウンタ２は２係数プリスケ
ーラ１の出力信号を分周数ｋ１に分周し、かつ第１のス
ワローカウンタ３は第１のカウンタ２の分周数ｋ１の分
周周期中のｋ２回（０≦ｋ２＜２N ）について２係数プ
リスケーラ１を分周数２N ＋１に設定し、分周周期中の
（ｋ１−ｋ２）回について２係数プリスケーラ１を分周
数２N に設定するように制御する。この場合、第１のカ
ウンタ２の分周周期中に電圧制御発振回路１００から２
係数プリスケーラ１に入力されるクロック数、即ち２係
数プリスケーラ１と第１のカウンタ２で構成される回路
の分周数は次式のようになる。 分周数＝（２N ＋１）・ｋ２＋２N （ｋ１−ｋ２） ＝ｋ１・２N ＋ｋ２＝ｋ
１が設定され、第１のスワローカウンタ３に設定値ｋ２
が設定された場合、第１のカウンタ２は２係数プリスケ
ーラ１の出力信号を分周数ｋ１に分周し、かつ第１のス
ワローカウンタ３は第１のカウンタ２の分周数ｋ１の分
周周期中のｋ２回（０≦ｋ２＜２N ）について２係数プ
リスケーラ１を分周数２N ＋１に設定し、分周周期中の
（ｋ１−ｋ２）回について２係数プリスケーラ１を分周
数２N に設定するように制御する。この場合、第１のカ
ウンタ２の分周周期中に電圧制御発振回路１００から２
係数プリスケーラ１に入力されるクロック数、即ち２係
数プリスケーラ１と第１のカウンタ２で構成される回路
の分周数は次式のようになる。 分周数＝（２N ＋１）・ｋ２＋２N （ｋ１−ｋ２） ＝ｋ１・２N ＋ｋ２＝ｋ
【００１１】一方、第２のカウンタ４はＭビットで構成
されるカウンタである。第２のスワローカウンタ５は第
２のカウンタ４からの制御信号及び発振周波数制御情報
の下位Ｍビットの設定値ｒ（ｒ＜２M ）の設定により、
第２のカウンタ４の分周周期中において、前記２係数プ
リスケーラ１と第１のカウンタ２で構成される回路の分
周数を、ｋ＝（ｐ×２N ＋ｑ）または（ｐ×２N ＋ｑ＋
１）に設定するように制御回路６を制御する。即ち、第
２のスワローカウンタ５に設定値ｒが設定された場合、
第２のカウンタ４は第１のカウンタ２の出力信号を分周
数２M に分周し、かつ第２のスワローカウンタ５は第２
のカウンタ４の分周数２M の分周周期中のｒ回（０≦ｒ
＜２M）について、前述の２係数プリスケーラ１と第１
のカウンタ２で構成される回路の分周数を（ｐ×２N ×
ｑ＋１）に設定し、分周周期中の（２M −ｒ）回につい
て分周数を（ｑ×２N ＋ｑ）に設定するように制御す
る。
されるカウンタである。第２のスワローカウンタ５は第
２のカウンタ４からの制御信号及び発振周波数制御情報
の下位Ｍビットの設定値ｒ（ｒ＜２M ）の設定により、
第２のカウンタ４の分周周期中において、前記２係数プ
リスケーラ１と第１のカウンタ２で構成される回路の分
周数を、ｋ＝（ｐ×２N ＋ｑ）または（ｐ×２N ＋ｑ＋
１）に設定するように制御回路６を制御する。即ち、第
２のスワローカウンタ５に設定値ｒが設定された場合、
第２のカウンタ４は第１のカウンタ２の出力信号を分周
数２M に分周し、かつ第２のスワローカウンタ５は第２
のカウンタ４の分周数２M の分周周期中のｒ回（０≦ｒ
＜２M）について、前述の２係数プリスケーラ１と第１
のカウンタ２で構成される回路の分周数を（ｐ×２N ×
ｑ＋１）に設定し、分周周期中の（２M −ｒ）回につい
て分周数を（ｑ×２N ＋ｑ）に設定するように制御す
る。
【００１２】この場合、第２のカウンタ４の分周周期中
に電圧制御発振回路１００から２係数プリスケーラ１に
入力されるクロック数、即ち２係数プリスケーラ１と第
１のカウンタ２と第２のカウンタ４で構成される回路の
分周数は以下のようになる。 分周数＝（ｐ×２N ＋ｑ＋１）×ｒ＋（ｐ×２N ＋ｑ）
×（２M −ｒ）＝ｐ×２N+M ＋ｑ×２M ＋ｒ この場合、第２のカウンタ４の分周周期中に第１のカウ
ンタ２から位相比較回路３００に２M 個のクロックが出
力されるため、電圧制御発振回路１００は基準周波数ｆ
ｒに対して次の発振周波数ｆｏを出力するように動作す
る。 ｆｏ＝（ｐ×２N ＋ｑ＋ｒ／２M ）×ｆｒ 但し、２係数プリスケーラ１と第１のカウンタ２で構成
される回路の分周周期ｋは、第２のカウンタ４の分周周
期２M 中において変化するため、第１のカウンタ２の出
力と基準周波数ｆｒの位相差を位相比較回路３００にお
いて比較検波した場合に、周期２M の変動成分が位相比
較回路３００の出力に含まれることになる。
に電圧制御発振回路１００から２係数プリスケーラ１に
入力されるクロック数、即ち２係数プリスケーラ１と第
１のカウンタ２と第２のカウンタ４で構成される回路の
分周数は以下のようになる。 分周数＝（ｐ×２N ＋ｑ＋１）×ｒ＋（ｐ×２N ＋ｑ）
×（２M −ｒ）＝ｐ×２N+M ＋ｑ×２M ＋ｒ この場合、第２のカウンタ４の分周周期中に第１のカウ
ンタ２から位相比較回路３００に２M 個のクロックが出
力されるため、電圧制御発振回路１００は基準周波数ｆ
ｒに対して次の発振周波数ｆｏを出力するように動作す
る。 ｆｏ＝（ｐ×２N ＋ｑ＋ｒ／２M ）×ｆｒ 但し、２係数プリスケーラ１と第１のカウンタ２で構成
される回路の分周周期ｋは、第２のカウンタ４の分周周
期２M 中において変化するため、第１のカウンタ２の出
力と基準周波数ｆｒの位相差を位相比較回路３００にお
いて比較検波した場合に、周期２M の変動成分が位相比
較回路３００の出力に含まれることになる。
【００１３】図２は図１における各部分の波形を示すタ
イミング図であり、第１のカウンタ２の出力，基準周波
数ｆｒ，位相比較回路１００の出力を示している。波形
（ａ）は第１のカウンタ２の出力を示しており、第２の
カウンタ４の分周周期２M において、分周数（ｐ×２N
＋ｑ＋１）をｒ回、分周数（ｐ×２N ＋ｑ）を（２M−
ｒ）回行っていることを示している。波形（ｂ）は第２
のカウンタ４の分周周期２M において第１のカウンタ２
の出力を時系列上で均一に並べたものである。波形
（ｃ）は基準周波数ｆｒであり、波形（ｂ）に対して位
相差φずれた状態、即ち第２のカウンタ４の分周周期２
M において波形（ａ）と波形（ｃ）で位相の進みと遅れ
が相殺する状態でこのＰＬＬ回路は安定する。
イミング図であり、第１のカウンタ２の出力，基準周波
数ｆｒ，位相比較回路１００の出力を示している。波形
（ａ）は第１のカウンタ２の出力を示しており、第２の
カウンタ４の分周周期２M において、分周数（ｐ×２N
＋ｑ＋１）をｒ回、分周数（ｐ×２N ＋ｑ）を（２M−
ｒ）回行っていることを示している。波形（ｂ）は第２
のカウンタ４の分周周期２M において第１のカウンタ２
の出力を時系列上で均一に並べたものである。波形
（ｃ）は基準周波数ｆｒであり、波形（ｂ）に対して位
相差φずれた状態、即ち第２のカウンタ４の分周周期２
M において波形（ａ）と波形（ｃ）で位相の進みと遅れ
が相殺する状態でこのＰＬＬ回路は安定する。
【００１４】波形（ｄ）と波形（ｅ）は位相比較回路３
００からの出力であり、波形（ｄ）の出力は電圧制御発
振回路１００の発振周波数を下げるように、波形（ｅ）
の出力は電圧制御発振回路１００の発振周波数を上げる
ように作用する。したがって、加算回路１１を介さず
に、波形（ｄ）と波形（ｅ）をフィルタ６００に入力し
た場合、フィルタ６００から電圧制御発振回路１００に
対して第２のカウンタ４の分周周期２M の変動成分
（ｆ）が出力される。この変動成分は周期が長い（周波
数が低い）ため、この成分をフィルタ６００で取除くこ
とは非常に困難である。即ち、フィルタ６００はＰＬＬ
回路の制御時定数を決めるものであり、かつ第１のカウ
ンタ２の分周周期の周波数成分を十分に取り除くことの
できるローパスフィルタとして構成されている。
００からの出力であり、波形（ｄ）の出力は電圧制御発
振回路１００の発振周波数を下げるように、波形（ｅ）
の出力は電圧制御発振回路１００の発振周波数を上げる
ように作用する。したがって、加算回路１１を介さず
に、波形（ｄ）と波形（ｅ）をフィルタ６００に入力し
た場合、フィルタ６００から電圧制御発振回路１００に
対して第２のカウンタ４の分周周期２M の変動成分
（ｆ）が出力される。この変動成分は周期が長い（周波
数が低い）ため、この成分をフィルタ６００で取除くこ
とは非常に困難である。即ち、フィルタ６００はＰＬＬ
回路の制御時定数を決めるものであり、かつ第１のカウ
ンタ２の分周周期の周波数成分を十分に取り除くことの
できるローパスフィルタとして構成されている。
【００１５】図３は打消信号発生回路４００と、加算回
路５００の一例を示す回路図である。打消信号発生回路
４００は、第１のカウンタ２からのパルス信号をスター
トパルスとしてクロックパルスをカウントして打消信号
の発生時間を制御するための２M+1 ビットのカウンタ１
１と、第２のカウンタ４の値と発振周波数制御情報の下
位Ｍビットの値（ｒ）が入力され、これらの値を予め設
定されているプログラムに基づいて処理することで第２
のカウンタ４の分周周期２M の周期中における位相比較
回路３００からの出力の変動分を演算し、かつこの変動
分に相当する制御信号を発生させるためのＲＯＭ（読出
し専用メモリ）１２と、ＲＯＭ１２からの制御信号に従
ってハイレベル又はロウレベルを選択的に出力し、これ
を打消信号として出力するスイッチ回路１３，１４から
構成されている。また、加算回路５００は、位相比較回
路３００からの信号Ｉ１，Ｉ２を所望レベルに設定する
ための抵抗Ｒ１，Ｒ２と、前記スイッチ回路１３，１４
からの打消信号Ｉ３，Ｉ４を所望レベルに設定するため
の抵抗Ｒ３，Ｒ４を有しており、これらの抵抗Ｒ１〜Ｒ
４を並列接続して信号Ｉ１〜Ｉ４を加算するように構成
される。
路５００の一例を示す回路図である。打消信号発生回路
４００は、第１のカウンタ２からのパルス信号をスター
トパルスとしてクロックパルスをカウントして打消信号
の発生時間を制御するための２M+1 ビットのカウンタ１
１と、第２のカウンタ４の値と発振周波数制御情報の下
位Ｍビットの値（ｒ）が入力され、これらの値を予め設
定されているプログラムに基づいて処理することで第２
のカウンタ４の分周周期２M の周期中における位相比較
回路３００からの出力の変動分を演算し、かつこの変動
分に相当する制御信号を発生させるためのＲＯＭ（読出
し専用メモリ）１２と、ＲＯＭ１２からの制御信号に従
ってハイレベル又はロウレベルを選択的に出力し、これ
を打消信号として出力するスイッチ回路１３，１４から
構成されている。また、加算回路５００は、位相比較回
路３００からの信号Ｉ１，Ｉ２を所望レベルに設定する
ための抵抗Ｒ１，Ｒ２と、前記スイッチ回路１３，１４
からの打消信号Ｉ３，Ｉ４を所望レベルに設定するため
の抵抗Ｒ３，Ｒ４を有しており、これらの抵抗Ｒ１〜Ｒ
４を並列接続して信号Ｉ１〜Ｉ４を加算するように構成
される。
【００１６】図４は図３の打消信号発生回路４００の動
作を説明するタイミング図であり、第２のカウンタ４の
分周周期が２3 （即ちＭ＝３）、発振周波数制御情報の
下位Ｍビットの値が３（ｒ＝３）の場合を示している。
時間ｔ１においては、第１のカウンタ２の出力が基準周
波数ｆｒよりも遅れているため、電圧制御発振回路１０
０の出力周波数を上げる制御信号Ｉ２が位相比較回路３
００から出力される。また、これと共にＲＯＭ１２は第
２のカウンタ４の値と発振周波数制御情報の値ｒとに基
づいて位相比較回路３００からの出力の変動分を演算
し、これに基づいてハイレベルのスイッチ回路１３を動
作させ、電圧制御発振回路１００の出力周波数を下げる
信号を打消信号Ｉ３として出力させる。
作を説明するタイミング図であり、第２のカウンタ４の
分周周期が２3 （即ちＭ＝３）、発振周波数制御情報の
下位Ｍビットの値が３（ｒ＝３）の場合を示している。
時間ｔ１においては、第１のカウンタ２の出力が基準周
波数ｆｒよりも遅れているため、電圧制御発振回路１０
０の出力周波数を上げる制御信号Ｉ２が位相比較回路３
００から出力される。また、これと共にＲＯＭ１２は第
２のカウンタ４の値と発振周波数制御情報の値ｒとに基
づいて位相比較回路３００からの出力の変動分を演算
し、これに基づいてハイレベルのスイッチ回路１３を動
作させ、電圧制御発振回路１００の出力周波数を下げる
信号を打消信号Ｉ３として出力させる。
【００１７】この場合、打消信号発生回路４００から出
力される打消信号Ｉ３の電流値ｉ３とその継続時間ｔ１
３は、第１のカウンタ２の出力と基準周波数ｆｒの時間
差ｔ１０に従って位相比較回路３００から出力される信
号Ｉ２の電流値ｉ２とその継続時間ｔ１２（ｔ１２＝ｔ
１０）に対して、以下の関係が成立つようになってい
る。 ｉ３×ｔ１３＝ｉ２×ｔ１２ この場合、加算回路５００における抵抗Ｒ２とＲ３の抵
抗値を適切に設定することで電流値ｉ２，ｉ３が設定で
き、かつＲＯＭ１２において第２のカウンタ４の値や発
振周波数制御情報の下位Ｍビットの値ｒに基づいて設定
されている時間に相当するパルス数だけ２M+1 カウンタ
１１でカウントすることで継続時間ｔ１２が設定でき、
これらで前記関係式を満たすことが可能となる。
力される打消信号Ｉ３の電流値ｉ３とその継続時間ｔ１
３は、第１のカウンタ２の出力と基準周波数ｆｒの時間
差ｔ１０に従って位相比較回路３００から出力される信
号Ｉ２の電流値ｉ２とその継続時間ｔ１２（ｔ１２＝ｔ
１０）に対して、以下の関係が成立つようになってい
る。 ｉ３×ｔ１３＝ｉ２×ｔ１２ この場合、加算回路５００における抵抗Ｒ２とＲ３の抵
抗値を適切に設定することで電流値ｉ２，ｉ３が設定で
き、かつＲＯＭ１２において第２のカウンタ４の値や発
振周波数制御情報の下位Ｍビットの値ｒに基づいて設定
されている時間に相当するパルス数だけ２M+1 カウンタ
１１でカウントすることで継続時間ｔ１２が設定でき、
これらで前記関係式を満たすことが可能となる。
【００１８】同様に、時間ｔ２においては、打消信号発
生回路４００から出力される信号の電流値ｉ４とその継
続時間ｔ２４は、第１のカウンタ２の出力と基準周波数
ｆｒの時間差ｔ２０に従って位相比較回路３００から出
力される信号の電流値ｉ１とその継続時間ｔ２１（ｔ２
１＝ｔ２０）に対して、以下の関係が成立つようになっ
ている。 ｉ４×ｔ２４＝ｉ１×ｔ２１ この場合も、加算回路５００における抵抗Ｒ１とＲ４の
抵抗値を適切に設定し、かつＲＯＭ１２でのパルスをカ
ウントすることで、各電流ｉ１とｉ４、及び継続時間ｔ
２１とｔ２４をこの関係で加算することができる。
生回路４００から出力される信号の電流値ｉ４とその継
続時間ｔ２４は、第１のカウンタ２の出力と基準周波数
ｆｒの時間差ｔ２０に従って位相比較回路３００から出
力される信号の電流値ｉ１とその継続時間ｔ２１（ｔ２
１＝ｔ２０）に対して、以下の関係が成立つようになっ
ている。 ｉ４×ｔ２４＝ｉ１×ｔ２１ この場合も、加算回路５００における抵抗Ｒ１とＲ４の
抵抗値を適切に設定し、かつＲＯＭ１２でのパルスをカ
ウントすることで、各電流ｉ１とｉ４、及び継続時間ｔ
２１とｔ２４をこの関係で加算することができる。
【００１９】したがって、位相比較回路３００からの信
号に分周数の切替えに伴う変動成分が存在している場合
でも、その分周数を制御するための情報に基づいて打消
信号を発生させ、しかもこの打消信号はパルスの電流値
と継続時間とを制御しているので、高精度に設定するこ
とができ、変動成分を確実に打ち消すことが可能とな
る。これにより、電圧制御発振回路１００に供給する制
御電圧の変動を防ぎ、発振周波数の微細調整を安定に行
うことが可能となる。
号に分周数の切替えに伴う変動成分が存在している場合
でも、その分周数を制御するための情報に基づいて打消
信号を発生させ、しかもこの打消信号はパルスの電流値
と継続時間とを制御しているので、高精度に設定するこ
とができ、変動成分を確実に打ち消すことが可能とな
る。これにより、電圧制御発振回路１００に供給する制
御電圧の変動を防ぎ、発振周波数の微細調整を安定に行
うことが可能となる。
【００２０】
【発明の効果】以上説明したように本発明は、分周数の
切替えに伴って位相比較回路の比較出力に発生する変動
成分を打ち消すための打消信号を、分周周期に同期され
るパルス信号として打消信号発生回路から発生させ、こ
の打消信号を加算回路において位相比較回路の比較出力
に加算しているので、電圧制御発振回路を制御するため
の制御電圧に含まれる変動成分を打消信号によって確実
に打ち消すことができ、発振周波数の微細調整を安定に
行うことができる効果がある。特に、打消信号発生回路
は、可変分周回路からの信号値と発振周波数制御情報に
基づいて所望継続時間の間中オンする制御信号を出力
し、加算回路はこの制御信号に基づいて位相比較回路の
比較出力の変動成分を打ち消すに好適なレベル値の信号
を位相比較回路の比較出力に加算するので、打消信号の
時間及びレベル値に誤差が生じることは殆どなく、変動
成分を確実に打ち消すことが可能となる。
切替えに伴って位相比較回路の比較出力に発生する変動
成分を打ち消すための打消信号を、分周周期に同期され
るパルス信号として打消信号発生回路から発生させ、こ
の打消信号を加算回路において位相比較回路の比較出力
に加算しているので、電圧制御発振回路を制御するため
の制御電圧に含まれる変動成分を打消信号によって確実
に打ち消すことができ、発振周波数の微細調整を安定に
行うことができる効果がある。特に、打消信号発生回路
は、可変分周回路からの信号値と発振周波数制御情報に
基づいて所望継続時間の間中オンする制御信号を出力
し、加算回路はこの制御信号に基づいて位相比較回路の
比較出力の変動成分を打ち消すに好適なレベル値の信号
を位相比較回路の比較出力に加算するので、打消信号の
時間及びレベル値に誤差が生じることは殆どなく、変動
成分を確実に打ち消すことが可能となる。
【図１】本発明のＰＬＬ回路の一実施例の全体構成を示
すブロック図である。
すブロック図である。
【図２】図１の各部の信号のタイミング図である。
【図３】打消信号発生回路及び加算回路の回路図であ
る。
る。
【図４】打系信号発生回路及び加算回路における信号を
考慮したＰＬＬ回路の各部の信号のタイミング図であ
る。
考慮したＰＬＬ回路の各部の信号のタイミング図であ
る。
【図５】基本的なＰＬＬ回路のブロック図である。
【図６】従来提案されている改善されたＰＬＬ回路のブ
ロック図である。
ロック図である。
１００ 電圧制御発振回路 ２００ 可変分周回路 ３００ 位相比較回路 ４００ 打消信号発生回路 ５００ 加算回路 ６００ フィルタ
Claims (3)
- 【請求項１】 電圧制御発振回路の出力を可変分周回路
で分周し、この分周出力と基準周波数との位相を位相比
較回路で比較し、その比較出力に基づいて前記電圧制御
発振回路の発振周波数を制御するように構成し、前記可
変分周回路は、その分周数を周期ｓ（ｓは期間内に前記
可変分周回路の分周周期が含まれる回数）の期間内にお
いて、ｋ分周またはｋ＋ｈ分周（ｋは正の整数，ｈは±
１）に切り替える機能を有するＰＬＬ回路において、前
記分周数の切替えに伴って位相比較回路の出力に発生す
る変動成分を打ち消すための打消信号を周期ｓのパルス
信号として発生する打消信号発生回路と、この打消信号
を前記位相比較回路の比較出力に加算する加算回路とを
備えることを特徴とするＰＬＬ回路。 - 【請求項２】 可変分周回路は発振周波数制御情報に基
づいて分周周期中における各分周数の回数を設定し、打
消信号発生回路は前記可変分周回路からの信号値と前記
発振周波数制御情報に基づいて所望継続時間の間中オン
する制御信号を出力し、加算回路はこの制御信号に基づ
いて位相比較回路の比較出力の変動成分を打ち消すに好
適なレベル値の信号を位相比較回路の比較出力に加算す
る請求項１のＰＬＬ回路。 - 【請求項３】 打消信号発生回路は、可変分周回路の出
力に同期してカウントを行うカウンタと、可変分周回路
の分周数に伴って出力される信号値と発振周波数制御情
報に設定された情報に基づいて前記カウンタのカウント
値を設定し、この値をカウントするまでの間中制御信号
を出力するＲＯＭと、このＲＯＭからの制御信号に応じ
てハイレベルまたはロウレベルの信号を選択的かつ継続
的に出力するスイッチ回路とを備え、加算回路は位相比
較回路の比較出力とスイッチ回路からの信号の各レベル
値をそれぞれ所定の比率に設定する複数の並列接続され
た抵抗を備える請求項２のＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148241A JP2666682B2 (ja) | 1993-05-28 | 1993-05-28 | Ｐｌｌ回路 |
| US08/251,785 US5414391A (en) | 1993-05-28 | 1994-05-31 | Frequency synthesizer with frequency-division induced phase variation canceler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148241A JP2666682B2 (ja) | 1993-05-28 | 1993-05-28 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338792A true JPH06338792A (ja) | 1994-12-06 |
| JP2666682B2 JP2666682B2 (ja) | 1997-10-22 |
Family
ID=15448403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5148241A Expired - Fee Related JP2666682B2 (ja) | 1993-05-28 | 1993-05-28 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5414391A (ja) |
| JP (1) | JP2666682B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847611A (en) * | 1995-08-08 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Fractional divided frequency synthesizer with phase error compensating circuit |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5588145A (en) * | 1995-03-31 | 1996-12-24 | Cirrus Logic, Inc. | Method and arrangement for clock adjustment using programmable period binary rate multiplier |
| KR100193862B1 (ko) * | 1996-03-19 | 1999-06-15 | 윤종용 | 안정된 주파수를 얻기 위한 주파수변환기 |
| US8891725B2 (en) * | 2012-07-02 | 2014-11-18 | Qualcomm Incorporated | Frequency divider with improved linearity for a fractional-N synthesizer using a multi-modulus prescaler |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328131A (ja) * | 1986-07-22 | 1988-02-05 | Japan Radio Co Ltd | スリツプ位相制御ｐｐｌによる周波数制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045813A (en) * | 1989-10-19 | 1991-09-03 | Nihon Musen Kabushiki Kaisha | Slip phase control PLL |
-
1993
- 1993-05-28 JP JP5148241A patent/JP2666682B2/ja not_active Expired - Fee Related
-
1994
- 1994-05-31 US US08/251,785 patent/US5414391A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328131A (ja) * | 1986-07-22 | 1988-02-05 | Japan Radio Co Ltd | スリツプ位相制御ｐｐｌによる周波数制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847611A (en) * | 1995-08-08 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Fractional divided frequency synthesizer with phase error compensating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5414391A (en) | 1995-05-09 |
| JP2666682B2 (ja) | 1997-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |