JPH0634204B2 - 記憶アクセス制御装置 - Google Patents
記憶アクセス制御装置Info
- Publication number
- JPH0634204B2 JPH0634204B2 JP27526586A JP27526586A JPH0634204B2 JP H0634204 B2 JPH0634204 B2 JP H0634204B2 JP 27526586 A JP27526586 A JP 27526586A JP 27526586 A JP27526586 A JP 27526586A JP H0634204 B2 JPH0634204 B2 JP H0634204B2
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Computing Systems (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置における記憶アクセス制御装置に
関し，特に１個以上の要素から成るデータの連続したア
クセスの制御を行う記憶アクセス制御装置に関する。
関し，特に１個以上の要素から成るデータの連続したア
クセスの制御を行う記憶アクセス制御装置に関する。
従来，ベクトルデータのような複数要素から成るデータ
の連続したアクセスの制御を行なう記憶アクセス制御装
置として，先頭要素の記憶単位のアドレス情報，たとえ
ばバンクアドレスと要素数とから先行してアクセスされ
るデータの最終要素の記憶単位のアドレス情報を求め保
持し，引き続いてアクセスされる後続データの先頭要素
の記憶単位のアドレス情報と保持されている先行データ
の最終要素の記憶単位のアドレス情報との差から，後続
データのアクセスを開始してから先行データの最終要素
の記憶単位がアクセスされるまでのクロックサイクル数
を求め，記憶単位のサイクル時間と，この求まったクロ
ックサイクル数を比較することにより，後続データのア
クセスと先行データのアクセスで同一の記憶単位に対し
て，記憶単位のサイクル時間内にアクセスされないよう
に，先行データのアクセス終了後後続データのアクセス
を開始するまでの待合せ時間を求めているものがある
（例えば特開昭６０−１２６７４８）。
の連続したアクセスの制御を行なう記憶アクセス制御装
置として，先頭要素の記憶単位のアドレス情報，たとえ
ばバンクアドレスと要素数とから先行してアクセスされ
るデータの最終要素の記憶単位のアドレス情報を求め保
持し，引き続いてアクセスされる後続データの先頭要素
の記憶単位のアドレス情報と保持されている先行データ
の最終要素の記憶単位のアドレス情報との差から，後続
データのアクセスを開始してから先行データの最終要素
の記憶単位がアクセスされるまでのクロックサイクル数
を求め，記憶単位のサイクル時間と，この求まったクロ
ックサイクル数を比較することにより，後続データのア
クセスと先行データのアクセスで同一の記憶単位に対し
て，記憶単位のサイクル時間内にアクセスされないよう
に，先行データのアクセス終了後後続データのアクセス
を開始するまでの待合せ時間を求めているものがある
（例えば特開昭６０−１２６７４８）。
上述した従来の記憶アクセス制御装置は，データのアク
セスを先頭要素から開始することを前提としているた
め，最悪の場合先行アクセスの最終要素のアクセスする
記憶単位と後続データアクセスの先頭要素の記憶単位が
一致したときは，後続データのアクセス開始が記憶単位
のサイクル時間分遅れることになり，連続アクセスの高
速化がはかれないことがある。
セスを先頭要素から開始することを前提としているた
め，最悪の場合先行アクセスの最終要素のアクセスする
記憶単位と後続データアクセスの先頭要素の記憶単位が
一致したときは，後続データのアクセス開始が記憶単位
のサイクル時間分遅れることになり，連続アクセスの高
速化がはかれないことがある。
したがって本発明の目的は連続アクセスの高速化が可能
な記憶アクセス装置を得ようとするものである。
な記憶アクセス装置を得ようとするものである。
本発明の記憶アクセス制御装置は上記問題点を解決しよ
うとするもので，互いに独立にアクセス可能な複数の記
憶単位から構成され，記憶単位順に番地付けがなされた
記憶装置に対して，それぞれが記憶装置上に連続に配置
される複数要素から成る第１のデータのアクセスと及び
該アクセスに引き続く第２のデータのアクセスを制御す
る記憶アクセス制御装置であって，第２のデータの先頭
要素の記憶単位アドレス情報，配列方向情報及び要素数
と，記憶単位のサイクル時間情報と，記憶単位数とか
ら，第２のデータのアクセス開始時点で，第１のデータ
のアクセスで使用状態にある記憶単位に第２のデータの
アクセスする記憶単位が重複することを検出する第１の
重複検出手段と，該重複が検出された場合第２のデータ
のアクセス方向を反転し，最終要素から逆にアクセスを
開始した場合，前記第１のデータで使用状態にある記憶
単位に重複することを検出する第２の重複検出手段と，
前記第１の重複検出手段において重複が検出されても前
記第２の検出手段において重複が検出されなければ第２
のデータのアクセスを最終要素から逆にアクセスするよ
う動作させる手段とを有している。
うとするもので，互いに独立にアクセス可能な複数の記
憶単位から構成され，記憶単位順に番地付けがなされた
記憶装置に対して，それぞれが記憶装置上に連続に配置
される複数要素から成る第１のデータのアクセスと及び
該アクセスに引き続く第２のデータのアクセスを制御す
る記憶アクセス制御装置であって，第２のデータの先頭
要素の記憶単位アドレス情報，配列方向情報及び要素数
と，記憶単位のサイクル時間情報と，記憶単位数とか
ら，第２のデータのアクセス開始時点で，第１のデータ
のアクセスで使用状態にある記憶単位に第２のデータの
アクセスする記憶単位が重複することを検出する第１の
重複検出手段と，該重複が検出された場合第２のデータ
のアクセス方向を反転し，最終要素から逆にアクセスを
開始した場合，前記第１のデータで使用状態にある記憶
単位に重複することを検出する第２の重複検出手段と，
前記第１の重複検出手段において重複が検出されても前
記第２の検出手段において重複が検出されなければ第２
のデータのアクセスを最終要素から逆にアクセスするよ
う動作させる手段とを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す図であり，レジスタ１
〜８，アドレス算出回路９と１０，比較回路１１と１
２，及びアクセス制御回路１３から構成されている。
〜８，アドレス算出回路９と１０，比較回路１１と１
２，及びアクセス制御回路１３から構成されている。
レジスタ１〜３はそれぞれ順に第１データの先頭要素の
記憶単位アドレス，要素数及び配列方向情報がセットさ
れるレジスタであり，それぞれデータ線１０１〜１０３
を介してアドレス算出回路９に供給する。今これらにセ
ットされている値を順に“５０”，“１２８”及び
“０”（正方向）とする。レジスタ６〜８はそれぞれ順
に第２データの記憶単位アドレス，要素数及び配列方向
情報がセットされるレジスタであり，それぞれデータ線
１０６〜１０８を介してアドレス算出回路１０に供給す
る。今これらにセットされている値を順に“１８０”
“１００”及び“１”（負方向）とする。
記憶単位アドレス，要素数及び配列方向情報がセットさ
れるレジスタであり，それぞれデータ線１０１〜１０３
を介してアドレス算出回路９に供給する。今これらにセ
ットされている値を順に“５０”，“１２８”及び
“０”（正方向）とする。レジスタ６〜８はそれぞれ順
に第２データの記憶単位アドレス，要素数及び配列方向
情報がセットされるレジスタであり，それぞれデータ線
１０６〜１０８を介してアドレス算出回路１０に供給す
る。今これらにセットされている値を順に“１８０”
“１００”及び“１”（負方向）とする。
レジスタ４は記憶単位のサイクル時間を保持し，データ
線１０４を介してアドレス算出回路９及び１０に供給す
る。今この値を“１６”とする。
線１０４を介してアドレス算出回路９及び１０に供給す
る。今この値を“１６”とする。
レジスタ５は記憶単位数を保持し，データ線１０５を介
してアドレス算出回路９と１０に供給する。今この値を
“２５６”とする。
してアドレス算出回路９と１０に供給する。今この値を
“２５６”とする。
アドレス算出回路９は，第１データのアクセス要求送出
終了直後に，第２データのアクセスを開始した時，その
開始時点で第１データのアクセスにより使用状態にある
記憶単位群を算出する回路であり，使用状態にある記憶
単位群中で先頭の記憶単位アドレスをデータ線２０１を
介して，最終の記憶単位アドレスをデータ線２０２を介
して送出し，ともに比較回路１１と１２に供給する。
終了直後に，第２データのアクセスを開始した時，その
開始時点で第１データのアクセスにより使用状態にある
記憶単位群を算出する回路であり，使用状態にある記憶
単位群中で先頭の記憶単位アドレスをデータ線２０１を
介して，最終の記憶単位アドレスをデータ線２０２を介
して送出し，ともに比較回路１１と１２に供給する。
アドレス算出回路１０は，第２データのアクセスを先頭
要素から開始した場合と最終要素から開始した場合それ
ぞれについて，第１データのアクセスで使用状態にある
記憶単位群がすべて使用可能となるまでに第２データを
アクセスする記憶単位群を求める回路で，先頭要素から
開始した場合の記憶単位群中で，先頭の記憶単位アドレ
スをデータ線２０３を介して送出し，最終の記憶単位ア
ドレスをデータ線２０４より送出してともに比較回路１
１に供給する。また，最終要素から開始した場合の記憶
単位群中で，先頭の記憶単位アドレスをデータ線２０６
を介して送出し，最終の記憶単位アドレスをデータ線２
０６を介して送出して，ともに比較回路１２に供給す
る。
要素から開始した場合と最終要素から開始した場合それ
ぞれについて，第１データのアクセスで使用状態にある
記憶単位群がすべて使用可能となるまでに第２データを
アクセスする記憶単位群を求める回路で，先頭要素から
開始した場合の記憶単位群中で，先頭の記憶単位アドレ
スをデータ線２０３を介して送出し，最終の記憶単位ア
ドレスをデータ線２０４より送出してともに比較回路１
１に供給する。また，最終要素から開始した場合の記憶
単位群中で，先頭の記憶単位アドレスをデータ線２０６
を介して送出し，最終の記憶単位アドレスをデータ線２
０６を介して送出して，ともに比較回路１２に供給す
る。
第２図は本実施例のアドレス算出回路９において求めら
れる記憶単位群を示した図で，斜線の部分がこれにあた
る。本実施例では第１データの配列方向は正方向として
いるから，先頭要素の記憶単位アドレス“５０”に“要
素数−１”である“１２７”を加算し，記憶単位数“２
５６”の剰余を求めた値“１７７”が最終要素の記憶単
位アドレスであるとともに使用状態にある記憶単位群中
の最終記憶単位アドレスで，データ線２０２を介して送
出される値である。またその先頭記憶単位アドレスは，
毎マシンサイクル時間ごとに１要素ずつ１記憶単位をア
クセスすることから，最終記憶単位アドレス“１７７”
から“記憶単位サイクル時間−２”を減じて記憶単位数
“２５６”の剰余を求めた値“１６３”として得られ，
データ線２０１より送出される。
れる記憶単位群を示した図で，斜線の部分がこれにあた
る。本実施例では第１データの配列方向は正方向として
いるから，先頭要素の記憶単位アドレス“５０”に“要
素数−１”である“１２７”を加算し，記憶単位数“２
５６”の剰余を求めた値“１７７”が最終要素の記憶単
位アドレスであるとともに使用状態にある記憶単位群中
の最終記憶単位アドレスで，データ線２０２を介して送
出される値である。またその先頭記憶単位アドレスは，
毎マシンサイクル時間ごとに１要素ずつ１記憶単位をア
クセスすることから，最終記憶単位アドレス“１７７”
から“記憶単位サイクル時間−２”を減じて記憶単位数
“２５６”の剰余を求めた値“１６３”として得られ，
データ線２０１より送出される。
第３図は本実施例のアドレス算出回路１０において求め
られる記憶単位群を示した図で，(1)の斜線部が第２デ
ータのアクセスを先頭要素から開始した場合の記憶単位
群を示し，(2)の斜線部が第２データのアクセスを最終
要素から開始した場合の記憶単位群を示している。本実
施例では，第２データの配列方向は負方向としているか
ら，第２データの記憶単位アドレス“１８０”を先頭要
素から開始した場合の求める記憶単位群中の最終記憶単
位アドレスとしてデータ線２０４より送出し，“１８
０”から“記憶単位サイクル時間−２”を減じて，記憶
単位数“２５６”の剰余を求めた値“１６６”を先頭記
憶単位アドレスとしてデータ線２０３より送出する。ま
た，最終要素から開始した場合の求める記憶単位群中の
先頭記憶単位アドレスとして“１８０”から“要素数−
１”である“９９”を減じ，記憶単位数“２５６”の剰
余を求めた値“８１”をデータ線２０５を介して送出
し，“８１”に“記憶単位サイクル時間−２”を加えて
記憶単位数“２５６”の剰余を求めた値“９５”を最終
記憶単位アドレスとしてデータ線２０６より送出する。
られる記憶単位群を示した図で，(1)の斜線部が第２デ
ータのアクセスを先頭要素から開始した場合の記憶単位
群を示し，(2)の斜線部が第２データのアクセスを最終
要素から開始した場合の記憶単位群を示している。本実
施例では，第２データの配列方向は負方向としているか
ら，第２データの記憶単位アドレス“１８０”を先頭要
素から開始した場合の求める記憶単位群中の最終記憶単
位アドレスとしてデータ線２０４より送出し，“１８
０”から“記憶単位サイクル時間−２”を減じて，記憶
単位数“２５６”の剰余を求めた値“１６６”を先頭記
憶単位アドレスとしてデータ線２０３より送出する。ま
た，最終要素から開始した場合の求める記憶単位群中の
先頭記憶単位アドレスとして“１８０”から“要素数−
１”である“９９”を減じ，記憶単位数“２５６”の剰
余を求めた値“８１”をデータ線２０５を介して送出
し，“８１”に“記憶単位サイクル時間−２”を加えて
記憶単位数“２５６”の剰余を求めた値“９５”を最終
記憶単位アドレスとしてデータ線２０６より送出する。
比較回路１１は，アドレス算出回路９で求めた第１デー
タのアクセス要求送出終了直後に第２データのアクセス
を開始したとして，その開始時点で第１データのアクセ
スによって使用状態にある記憶単位群と，アドレス算出
回路１０で求めた第２データのアクセスを先頭要素から
開始した場合に，第１データのアクセスで使用状態にあ
る記憶単位群がすべて使用可能になるまでにアクセスす
る記憶単位群が重複することを検出する回路で，重復し
ていなければ論理値“０”を，重複していれば論理値
“１”を信号線３０１より送出し，あとに詳しく説明す
るアクセス制御回路１３に供給する。本実施例では“１
６３〜１７７”と“１６６〜１８０”の記憶単位群を比
較し，重複しているので信号線３０１より論理値“１”
を送出する。
タのアクセス要求送出終了直後に第２データのアクセス
を開始したとして，その開始時点で第１データのアクセ
スによって使用状態にある記憶単位群と，アドレス算出
回路１０で求めた第２データのアクセスを先頭要素から
開始した場合に，第１データのアクセスで使用状態にあ
る記憶単位群がすべて使用可能になるまでにアクセスす
る記憶単位群が重複することを検出する回路で，重復し
ていなければ論理値“０”を，重複していれば論理値
“１”を信号線３０１より送出し，あとに詳しく説明す
るアクセス制御回路１３に供給する。本実施例では“１
６３〜１７７”と“１６６〜１８０”の記憶単位群を比
較し，重複しているので信号線３０１より論理値“１”
を送出する。
比較回路１２は，第２データのアクセスを最終要素から
開始した場合について比較をするところが比較回路１１
と異なり，比較結果は信号線３０２より送出され，アク
セス制御回路１３に供給される。本実施例では“１６３
〜１７７”と“８１〜９５”の記憶単位群を比較し，重
複していないので信号線３０２より論理値“０”を送出
する。
開始した場合について比較をするところが比較回路１１
と異なり，比較結果は信号線３０２より送出され，アク
セス制御回路１３に供給される。本実施例では“１６３
〜１７７”と“８１〜９５”の記憶単位群を比較し，重
複していないので信号線３０２より論理値“０”を送出
する。
アクセス制御回路１３は信号線３０１及び３０２を介し
て供給される結果より第２データのアクセスを先頭要素
から開始するか最終要素から開始するかを決定する回路
で，制御線４０１から送出する信号が論理値“０”の時
は先頭要素から開始し“１”の時は最終要素から開始す
る。
て供給される結果より第２データのアクセスを先頭要素
から開始するか最終要素から開始するかを決定する回路
で，制御線４０１から送出する信号が論理値“０”の時
は先頭要素から開始し“１”の時は最終要素から開始す
る。
第４図は本実施例のアクセス制御回路１３の決定論理を
示したものである。信号線３０１及び３０２を介して供
給される信号が論理値“１”及び“０”なので制御線４
０１からは論理値“１”の信号が送出され，第２データ
のアクセスは第１データのアクセス要求送出終了直後待
合せ時間なしで開始されることになる。
示したものである。信号線３０１及び３０２を介して供
給される信号が論理値“１”及び“０”なので制御線４
０１からは論理値“１”の信号が送出され，第２データ
のアクセスは第１データのアクセス要求送出終了直後待
合せ時間なしで開始されることになる。
以上の本実施例では，重複する記憶単位の比較を第２デ
ータのアクセス開始時点で，第１データのアクセスによ
って使用状態にある記憶単位はすべて第２データのアク
セスを開始してから記憶単位のサイクル時間中は使用状
態にあるとして比較し，比較回路１１と１２を簡単化し
ているが，第１データのアクセスで使用状態にある記憶
単位が毎マシンサイクル時間ごとに１記憶単位時間ずつ
使用可能になっていることを考慮して比較すれば，さら
に効率的な記憶単位アクセスができる。
ータのアクセス開始時点で，第１データのアクセスによ
って使用状態にある記憶単位はすべて第２データのアク
セスを開始してから記憶単位のサイクル時間中は使用状
態にあるとして比較し，比較回路１１と１２を簡単化し
ているが，第１データのアクセスで使用状態にある記憶
単位が毎マシンサイクル時間ごとに１記憶単位時間ずつ
使用可能になっていることを考慮して比較すれば，さら
に効率的な記憶単位アクセスができる。
以上説明したように，本発明は第１のデータのアクセス
要求送出終了直後に第２のデータのアクセスを開始した
場合，開始時点で第１のデータのアクセスで使用状態に
ある記憶単位群に第２のデータでアクセスする記憶単位
群が重複しても，第２のデータのアクセスを最終要素か
ら配列方向と逆方向にアクセスを開始すれば，アクセス
開始時点で第１のデータのアクセスで使用状態にある記
憶単位群と重複しないことが検出されると第２のデータ
のアクセスを第１のデータのアクセス要求送出直後に最
終要素から配列方向と逆方向に開始するようにして，記
憶装置アクセスを高速化できるという効果がある。
要求送出終了直後に第２のデータのアクセスを開始した
場合，開始時点で第１のデータのアクセスで使用状態に
ある記憶単位群に第２のデータでアクセスする記憶単位
群が重複しても，第２のデータのアクセスを最終要素か
ら配列方向と逆方向にアクセスを開始すれば，アクセス
開始時点で第１のデータのアクセスで使用状態にある記
憶単位群と重複しないことが検出されると第２のデータ
のアクセスを第１のデータのアクセス要求送出直後に最
終要素から配列方向と逆方向に開始するようにして，記
憶装置アクセスを高速化できるという効果がある。
第１図は本発明の一実施例を示す図，第２図及び第３図
は本発明の実施例における使用状態もしくは使用予定の
記憶単位を示す図，第４図は本発明の一実施例のアクセ
ス制御回路１４の動作論理を示す図である。 記号の説明：１，２，３，４，５，６，７，８…レジス
タ，９，１０…アドレス算出回路，１１，１２…比較回
路，１３…アクセス制御回路。
は本発明の実施例における使用状態もしくは使用予定の
記憶単位を示す図，第４図は本発明の一実施例のアクセ
ス制御回路１４の動作論理を示す図である。 記号の説明：１，２，３，４，５，６，７，８…レジス
タ，９，１０…アドレス算出回路，１１，１２…比較回
路，１３…アクセス制御回路。
Claims (1)
- 【請求項１】互いに独立にアクセス可能な複数の記憶単
位から構成され，記憶単位順に番地付けがなされた記憶
装置に対して，それぞれが記憶装置上に連続に配置され
る複数要素から成る第１のデータのアクセス及び該アク
セスに引き続く第２のデータのアクセスを制御する記憶
アクセス制御装置であって， 第２のデータの先頭要素の記憶単位アドレス情報，配列
方向情報及び要素数と，記憶単位のサイクル時間情報
と，記憶単位数とから，第２のデータのアクセス開始時
点で，第１のデータのアクセスで使用状態にある記憶単
位に第２のデータのアクセスする記憶単位が重複するこ
とを検出する第１の重複検出手段と， 該重複が検出された場合第２のデータのアクセス方向を
反転し，最終要素から逆にアクセスを開始した場合，前
記第１のデータで使用状態にある記憶単位に重複するこ
とを検出する第２の重複検出手段と， 前記第１の重複検出手段において重複が検出されても前
記第２の検出手段において重複が検出されなければ第２
のデータのアクセスを最終要素から逆にアクセスするよ
う動作させる手段と を有することを特徴とする記憶アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27526586A JPH0634204B2 (ja) | 1986-11-20 | 1986-11-20 | 記憶アクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27526586A JPH0634204B2 (ja) | 1986-11-20 | 1986-11-20 | 記憶アクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63129464A JPS63129464A (ja) | 1988-06-01 |
| JPH0634204B2 true JPH0634204B2 (ja) | 1994-05-02 |
Family
ID=17553008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27526586A Expired - Lifetime JPH0634204B2 (ja) | 1986-11-20 | 1986-11-20 | 記憶アクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634204B2 (ja) |
-
1986
- 1986-11-20 JP JP27526586A patent/JPH0634204B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63129464A (ja) | 1988-06-01 |
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