JPH06342404A - レジスタファイル - Google Patents
レジスタファイルInfo
- Publication number
- JPH06342404A JPH06342404A JP5129881A JP12988193A JPH06342404A JP H06342404 A JPH06342404 A JP H06342404A JP 5129881 A JP5129881 A JP 5129881A JP 12988193 A JP12988193 A JP 12988193A JP H06342404 A JPH06342404 A JP H06342404A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- register file
- data
- write
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000012360 testing method Methods 0.000 claims abstract description 18
- 238000013500 data storage Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 レジスタファイルに接続された回路のテスト
を容易にする。 【構成】 テストモード信号を受けるとＯＲゲート２２
及びマスタラッチ１１を介してＯＲ回路１６にテストモ
ード信号が与えられる。この結果、スレーブラッチ１７
及び１９乃至２１はデコーダ１５からの出力に関係なく
書き込み状態となる。つまり、書き込み許可信号及び書
き込みアドレス信号に関係なく全スレーブラッチには入
力データが書き込まれる。従って、セレクタ回路１８は
いずれのスレーブラッチを選択してもよく、レジスタフ
ァイルに接続された回路のテストを容易に行える。
を容易にする。 【構成】 テストモード信号を受けるとＯＲゲート２２
及びマスタラッチ１１を介してＯＲ回路１６にテストモ
ード信号が与えられる。この結果、スレーブラッチ１７
及び１９乃至２１はデコーダ１５からの出力に関係なく
書き込み状態となる。つまり、書き込み許可信号及び書
き込みアドレス信号に関係なく全スレーブラッチには入
力データが書き込まれる。従って、セレクタ回路１８は
いずれのスレーブラッチを選択してもよく、レジスタフ
ァイルに接続された回路のテストを容易に行える。
Description
【０００１】
【産業上の利用分野】本発明はレジスタファイルに関
し、特に、レジスタファイルを含む回路のテスト（試
験）容易化方式に関する。
し、特に、レジスタファイルを含む回路のテスト（試
験）容易化方式に関する。
【０００２】
【従来の技術】一般に、レジスタファイルを含む回路を
テストする際には、レジスタファイルの書き込みアドレ
スを設定してこの設定書き込みアドレスにデータを書き
込む。そして、書き込みアドレスと同一のアドレスを読
み出しアドレスとして設定して書き込みデータを読み出
し、これによって回路のテストを行うようにしている
（例えば、特開昭５９−２１８５４８号公報、特開昭６
４−５０１２１号公報、及び特開平１−１４０２４３号
公報）。
テストする際には、レジスタファイルの書き込みアドレ
スを設定してこの設定書き込みアドレスにデータを書き
込む。そして、書き込みアドレスと同一のアドレスを読
み出しアドレスとして設定して書き込みデータを読み出
し、これによって回路のテストを行うようにしている
（例えば、特開昭５９−２１８５４８号公報、特開昭６
４−５０１２１号公報、及び特開平１−１４０２４３号
公報）。
【０００３】ここで、４ワード×１ビットのレジスタフ
ァイルを含む回路のテストについて図２を参照して概説
する。
ァイルを含む回路のテストについて図２を参照して概説
する。
【０００４】まず、リセット信号を“０”に、書き込み
アドレス信号を“０”に、入力データ信号を“０”に設
定して、その後、書き込み許可信号を“１”にセットす
る。そして、クロック信号を“１”にセットする。この
状態で、リセット信号用マスタラッチ１１にリセット信
号を、書き込み許可信号用マスタラッチ１２に書き込み
許可信号を、書き込みアドレス信号用マスタラッチ１３
に書き込みアドレス信号を、マスタラッチ１４に入力デ
ータ信号をラッチする（入力データ信号はＡＮＤゲート
１４ａを介してマスタラッチ１４に与えられる）。
アドレス信号を“０”に、入力データ信号を“０”に設
定して、その後、書き込み許可信号を“１”にセットす
る。そして、クロック信号を“１”にセットする。この
状態で、リセット信号用マスタラッチ１１にリセット信
号を、書き込み許可信号用マスタラッチ１２に書き込み
許可信号を、書き込みアドレス信号用マスタラッチ１３
に書き込みアドレス信号を、マスタラッチ１４に入力デ
ータ信号をラッチする（入力データ信号はＡＮＤゲート
１４ａを介してマスタラッチ１４に与えられる）。
【０００５】次に、クロック信号を“０”に設定する。
これによって、マスタラッチ１１乃至１４は所謂スルー
状態となってデコーダ１５は書き込み許可信号用マスタ
ラッチ１２によって動作可能状態となる。この結果、デ
コーダは書き込みアドレス信号用マスタラッチの出力に
基づいてデコーダはＯＲ回路１６を介して０ワード目デ
ータ格納用スレーブラッチ１７を指示することになる。
そして、０ワード目データ格納用スレーブラッチ１７に
は入力データ信号（ここでは“０”）がラッチされる。
これによって、マスタラッチ１１乃至１４は所謂スルー
状態となってデコーダ１５は書き込み許可信号用マスタ
ラッチ１２によって動作可能状態となる。この結果、デ
コーダは書き込みアドレス信号用マスタラッチの出力に
基づいてデコーダはＯＲ回路１６を介して０ワード目デ
ータ格納用スレーブラッチ１７を指示することになる。
そして、０ワード目データ格納用スレーブラッチ１７に
は入力データ信号（ここでは“０”）がラッチされる。
【０００６】０ワード目データ格納用スレーブラッチ１
７に保持されたデータを読み出す際には、読み出しアド
レス信号を“０”に設定する。これによって、セレクタ
回路１８は０ワード目データ格納用スレーブラッチ１７
を選択して０ワード目データ格納用スレーブラッチ１７
のデータが出力データ信号として読み出される。なお、
図中、１９乃至２１はそれぞれ１ワード目乃至３ワード
目データ格納用スレーブラッチを表す。
７に保持されたデータを読み出す際には、読み出しアド
レス信号を“０”に設定する。これによって、セレクタ
回路１８は０ワード目データ格納用スレーブラッチ１７
を選択して０ワード目データ格納用スレーブラッチ１７
のデータが出力データ信号として読み出される。なお、
図中、１９乃至２１はそれぞれ１ワード目乃至３ワード
目データ格納用スレーブラッチを表す。
【０００７】
【発明が解決しようとする課題】上述のように、従来の
レジスタファイルではレジスタファイルの任意のワード
にデータを書き込み、この書き込まれたワード内のデー
タを読み出して出力データとしてレジスタファイルに接
続された回路に送るようにしているから、必然的に書き
込みアドレスと読み出しアドレスとが同一となるように
これらアドレスを固定するための回路が必要となって、
その結果、レジスタファイルに接続された回路のテスト
が面倒になってしまうという問題点がある。
レジスタファイルではレジスタファイルの任意のワード
にデータを書き込み、この書き込まれたワード内のデー
タを読み出して出力データとしてレジスタファイルに接
続された回路に送るようにしているから、必然的に書き
込みアドレスと読み出しアドレスとが同一となるように
これらアドレスを固定するための回路が必要となって、
その結果、レジスタファイルに接続された回路のテスト
が面倒になってしまうという問題点がある。
【０００８】本発明の目的はテストが容易化できるレジ
スタファイルを提供することにある。
スタファイルを提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、入力デ
ータを格納データとして格納するためのラッチ手段と、
書き込み許可信号に応答して動作し書き込みアドレス信
号を受けデータ格納位置信号を生成するデコーダ手段
と、リセット信号に応答して前記入力データを前記デー
タ格納位置信号で指定される格納アドレスで前記ラッチ
手段に格納する書き込み手段と、読み出しアドレス信号
で指定されるアドレスで前記ラッチ手段から前記格納デ
ータを読み出して出力データとして送出する読み出し手
段とを有するレジスタファイルであって、前記書き込み
手段はテストモード信号を受けた際前記データ格納位置
信号に関係なく前記ラッチ手段の全アドレスに対応して
前記入力データを前記ラッチ手段に格納するようにした
ことを特徴とするレジスタファイルが得られる。
ータを格納データとして格納するためのラッチ手段と、
書き込み許可信号に応答して動作し書き込みアドレス信
号を受けデータ格納位置信号を生成するデコーダ手段
と、リセット信号に応答して前記入力データを前記デー
タ格納位置信号で指定される格納アドレスで前記ラッチ
手段に格納する書き込み手段と、読み出しアドレス信号
で指定されるアドレスで前記ラッチ手段から前記格納デ
ータを読み出して出力データとして送出する読み出し手
段とを有するレジスタファイルであって、前記書き込み
手段はテストモード信号を受けた際前記データ格納位置
信号に関係なく前記ラッチ手段の全アドレスに対応して
前記入力データを前記ラッチ手段に格納するようにした
ことを特徴とするレジスタファイルが得られる。
【００１０】
【実施例】以下本発明について実施例によって説明す
る。
る。
【００１１】図１を参照して、この実施例では図２に示
す構成要素と同一の構成要素については同一の参照番号
を付す。まず、テストモード信号を“１”に、入力デー
タ信号を“０”にするとともにクロック信号を“１”に
する。これによって、ＯＲゲート２２を介してリセット
信号用マスタラッチ１１に“１”がラッチされる。ま
た、入力データ信号用マスタラッチ１４に入力データ信
号（“０”）がラッチされる。
す構成要素と同一の構成要素については同一の参照番号
を付す。まず、テストモード信号を“１”に、入力デー
タ信号を“０”にするとともにクロック信号を“１”に
する。これによって、ＯＲゲート２２を介してリセット
信号用マスタラッチ１１に“１”がラッチされる。ま
た、入力データ信号用マスタラッチ１４に入力データ信
号（“０”）がラッチされる。
【００１２】次にクロック信号を“０”として、マスタ
ラッチ１１乃至１４をスルー状態とする。これによっ
て、リセット信号用マスタラッチ１１の出力はＯＲ回路
１６を介してスレーブラッチ１７及び１９乃至２１に与
えられ、スレーブラッチ１７及び１９乃至２１はラッチ
可能状態となる。その結果、入力データ信号がスレーブ
ラッチ１７及び１９乃至２１にラッチされる。
ラッチ１１乃至１４をスルー状態とする。これによっ
て、リセット信号用マスタラッチ１１の出力はＯＲ回路
１６を介してスレーブラッチ１７及び１９乃至２１に与
えられ、スレーブラッチ１７及び１９乃至２１はラッチ
可能状態となる。その結果、入力データ信号がスレーブ
ラッチ１７及び１９乃至２１にラッチされる。
【００１３】このようにして、テストモード信号を用い
ることによって書き込み許可信号及び書き込みアドレス
信号に無関係にスレーブラッチ１７及び１９乃至２１に
入力データ信号がラッチされることになる。
ることによって書き込み許可信号及び書き込みアドレス
信号に無関係にスレーブラッチ１７及び１９乃至２１に
入力データ信号がラッチされることになる。
【００１４】上述の説明から明らかなように、レジスタ
ファイルの全ワードには同一の入力データ信号が格納さ
れることになり、読み出しアドレス信号の値に関係な
く、レジスタファイルに入力されたテストデータをレジ
スタファイルに接続された回路に送出することができ
る。
ファイルの全ワードには同一の入力データ信号が格納さ
れることになり、読み出しアドレス信号の値に関係な
く、レジスタファイルに入力されたテストデータをレジ
スタファイルに接続された回路に送出することができ
る。
【００１５】次に、入力データ信号を“１”に設定する
とともにクロック信号を順次“１”、“０”と設定す
る。これによって、スレーブラッチ１７及び１９乃至２
１全てがラッチ可能状態となって、入力データ信号
（“１”）がスレーブラッチ１７及び１９乃至２１にラ
ッチされる。このようにして、書き込み許可信号及び書
き込みアドレスに関係なく、入力データ信号がラッチさ
れることになる。そして、読み出しアドレス信号の値に
無関係にレジスタファイルに接続された回路にラッチ入
力データが送出されることになる。
とともにクロック信号を順次“１”、“０”と設定す
る。これによって、スレーブラッチ１７及び１９乃至２
１全てがラッチ可能状態となって、入力データ信号
（“１”）がスレーブラッチ１７及び１９乃至２１にラ
ッチされる。このようにして、書き込み許可信号及び書
き込みアドレスに関係なく、入力データ信号がラッチさ
れることになる。そして、読み出しアドレス信号の値に
無関係にレジスタファイルに接続された回路にラッチ入
力データが送出されることになる。
【００１６】上述のように、テストモード信号をＯＲゲ
ート２２を介してマスタラッチ１１に与えることによっ
て、書き込み許可信号、書き込みアドレス信号、及び読
み出しアドレス信号に依存することなく、入力データを
出力データとしてレジスタファイルに接続された回路に
与えることができ、テストの容易化が行える。
ート２２を介してマスタラッチ１１に与えることによっ
て、書き込み許可信号、書き込みアドレス信号、及び読
み出しアドレス信号に依存することなく、入力データを
出力データとしてレジスタファイルに接続された回路に
与えることができ、テストの容易化が行える。
【００１７】
【発明の効果】以上説明したように本発明ではテストモ
ード信号によってテストモードとすることによって、書
き込み許可信号、書き込みアドレス信号、及び読み出し
アドレス信号に関係なく入力データを出力データとして
レジスタファイルに接続された回路に送出することがで
き、この結果、レジスタファイルに接続された回路のテ
ストを容易に行えるという効果がある。
ード信号によってテストモードとすることによって、書
き込み許可信号、書き込みアドレス信号、及び読み出し
アドレス信号に関係なく入力データを出力データとして
レジスタファイルに接続された回路に送出することがで
き、この結果、レジスタファイルに接続された回路のテ
ストを容易に行えるという効果がある。
【図１】本発明によるレジスタファイルの一実施例を示
すブロック図である。
すブロック図である。
【図２】従来のレジスタファイルを示すブロック図であ
る。
る。
１１〜１４ マスタラッチ １５ デコーダ １６ ＯＲ回路 １７，１９〜２１ スレーブラッチ １８ セレクタ回路 ２２ ＯＲゲート
Claims (2)
- 【請求項１】 入力データを格納データとして格納する
ためのラッチ手段と、書き込み許可信号に応答して動作
し書き込みアドレス信号を受けデータ格納位置信号を生
成するデコーダ手段と、リセット信号に応答して前記入
力データを前記データ格納位置信号で指定される格納ア
ドレスで前記ラッチ手段に格納する書き込み手段と、読
み出しアドレス信号で指定されるアドレスで前記ラッチ
手段から前記格納データを読み出して出力データとして
送出する読み出し手段とを有するレジスタファイルであ
って、前記書き込み手段はテストモード信号を受けた際
前記データ格納位置信号に関係なく前記ラッチ手段の全
アドレスに対応して前記入力データを前記ラッチ手段に
格納するようにしたことを特徴とするレジスタファイ
ル。 - 【請求項２】 請求項１に記載されたレジスタファイル
において、前記ラッチ信号及び前記テストモード信号の
いずれか一方を選択的に前記書き込み手段に与える選択
手段を備えることを特徴とするレジスタファイル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129881A JPH06342404A (ja) | 1993-06-01 | 1993-06-01 | レジスタファイル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129881A JPH06342404A (ja) | 1993-06-01 | 1993-06-01 | レジスタファイル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342404A true JPH06342404A (ja) | 1994-12-13 |
Family
ID=15020640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5129881A Withdrawn JPH06342404A (ja) | 1993-06-01 | 1993-06-01 | レジスタファイル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06342404A (ja) |
-
1993
- 1993-06-01 JP JP5129881A patent/JPH06342404A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |