JPH06348242A - 画像メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 表示用の映像データの格納に必要なメモリの
みで、リアルタイムでの映像データの書き込みと表示が
でき、さらにＣＰＵによるランダムアクセスも可能な画
像メモリを構成できるようにする。 【構成】 データ補間回路１により複合映像信号をサン
プリングすることにより得られた映像信号の量子化デー
タにクロックレート変換を施し、表示に不要な無効デー
タが挿入された映像データを得る。データ遅延回路２は
上記映像データを基に上記無効データが連続して２個挿
入された映像データを生成し、これをフレームメモリ１
５０に出力する。該映像データは、フレームメモリ１５
０を構成する各デュアルポートＲＡＭ５−１，５−２に
交互に書き込まれるが、上記無効データは書き込まれな
い。これにより、各デュアルポートＲＡＭ５−１，５−
２のメモリサイクル上には、データ転送サイクルの実行
に必要な空きサイクルが生じる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複合映像信号より分離さ
れた輝度信号（Ｙ信号）と色差信号（Ｃ信号）を格納す
る画像メモリの制御回路に関する。

【０００２】

【従来の技術】今日のＮＴＳＣ（National Television
System Commitee ）方式に代表されるような複合映像信
号は、カメラ等より出力されるＲＧＢ信号を電波で伝送
しやすい形に変換したものである。まずＲＧＢ信号は輝
度信号と色差信号とに変換される。色差信号はカラーサ
ブキャリア信号により変調された後、輝度信号に重ね合
わせられ、これが複合映像信号（コンポジット・ビデオ
信号）となる。

【０００３】例えば、ＮＴＳＣ方式では、このカラーサ
ブキャリア信号の周波数として電波法に定められたｆ_SC
＝3.579545MHz が用いられている。このようにして送出
された複合映像信号は、ビデオ信号処理回路において輝
度信号と色差信号とに分離された後、画素単位で量子化
されて、量子化データとなる。量子化データはフィール
ドメモリまたはフレームメモリ等の画像メモリに一時格
納された後、ＲＧＢコンバータへ送られる。

【０００４】ＲＧＢコンバータは、入力される輝度信号
と色差信号の量子化データをＲＧＢ信号に変換してディ
スプレイに出力する。これにより映像信号がカラー表示
されることになる。

【０００５】ＮＴＳＣ方式では、量子化後の処理の容易
さから、一般にカラーサブキャリア信号の４倍の標本化
周波数である４ｆ_SC＝14.31818MHz でカラー信号の標本
化を行っている。また、輝度信号と色差信号をそれぞれ
８ビットで量子化した場合、１画素の量子化データは16
ビットとなる。

【０００６】しかし、４ｆ_SCで標本化を行った場合、映
像データが必要以上に多くなるため、メモリの前段にデ
ータ補間回路を設け、例えば画素のアスペクト比（縦横
比）が１対１になるように水平方向のクロックレート変
換を行う。このクロックレート変換の前後の輝度信号を
図４に示す。同図(b) に示す入力輝度信号Ｙ１，Ｙ２，
・・・は、同図(a) に示す４ｆ_SCのサンプリングクロッ
クで標本化された後に、量子化された８ビットのデータ
であり、データ補間回路により、同図(c) に示す変換ク
ロックを用いて補間されて、同図(d) に示すような出力
輝度信号Ｙ１′，Ｙ２′に変換されてメモリに出力され
る。これらの出力輝度信号Ｙ１′，Ｙ２′，・・・も入
力輝度信号Ｙ１，Ｙ２，・・・と同様に８ビットデータ
である。尚、同図(d) に示す“×”は表示に不要すなわ
ちメモリに書き込む必要が無い無効データである。

【０００７】出力輝度信号Ｙ１′，Ｙ２′は、入力輝度
信号Ｙ１，Ｙ２，・・・と同様に標本化のサンプリング
クロックに同期しているが、無効データ“×”が数クロ
ックおきに挿入されるため、入力輝度信号Ｙ１，Ｙ２，
・・・よりもデータ量が少なくなっている。色差信号
（Ｃ）についても同様の変換を行う。このため、データ
補間回路から出力される色差信号データ（Ｃ′）にも上
記輝度信号データ（Ｙ′）と同様にして無効データが挿
入される。

【０００８】近年この映像データ（Ｙ′信号、Ｃ′信
号）を格納する画像メモリとして、データ書き込み用の
ランダムポートと読み出し用のシリアルポートを持った
２メガビット程度のデュアルポートＲＡＭ（ランダムア
クセスメモリ）が用いられるようになっている。標本化
周波数を４ｆ_SCとすると、サンプリングクロックの１サ
イクルは70nsec程度であり、全てのサンプリングデータ
を格納するためには、このデュアルポートＲＡＭに対し
て、70nsec以下のサイクル時間が要求される。しかしな
がら、現在市販されている一般のデュアルポートＲＡＭ
の最小サイクル時間は、約140nsec 程度である。したが
って、この場合には、このようなデュアルポートＲＡＭ
を用いてフレームメモリを構成する場合、２個のデュア
ルポートＲＡＭを用意し、これらのＲＡＭのランダムポ
ートに連続する映像データを交互に書き込むようにしな
ければならない。

【０００９】また、映像データを取り込むだけでなく、
リアルタイムで表示するためには、デュアルポートＲＡ
Ｍに書き込まれた映像データをそのシリアルポートへ転
送する必要があり、そのための空き時間（この場合、周
波数が４ｆ_SCのサンプリングクロックの２サイクル分に
等しい）をフレームメモリのメモリサイクルに確保しな
ければならない。

【００１０】ところが、図４(d) に示す無効データ
“×”の発生期間は上記サンプリングクロックの１サイ
クル分でしかない。このため、２個のデュアルポートＲ
ＡＭでフレームメモリを構成した場合には図５(c) 、
(d) に示すように映像データの書き込みサイクル（同図
(b) 参照）内に生じる空き時間Ｔ_E はやはりサンプリン
グクロックの１サイクル分である。これでは、上記映像
データの書き込みサイクルと重複して行わなければなら
ないリアルタイムで表示するためのデータ転送ができな
い。尚、図５(b) に示す映像データにおいて“〇”は上
述した図４(d) に示す輝度信号Ｙ１′，Ｙ２′等の表示
に必要な映像データを表し、“×”は上記図４(b) に示
されている表示に不要な無効データを表している。。ま
たWrite が記されている期間は各デュアルポートＲＡＭ
の書き込みサイクルを表している。

【００１１】このために、従来は、デュアルポートＲＡ
Ｍを１個増やして、図６に示されるように３個のデュア
ルポートＲＡＭ５−１〜５−３によりフレームメモリ５
０を構成し、映像データの書き込みが行われていないデ
ュアルポートＲＡＭ５−ｉ（ｉ＝１〜３）のシリアルポ
ートからリアルタイムで表示するためのデータ転送を行
うようにしている。

【００１２】同図に示すフレームメモリ制御回路では、
まず、データ補間回路１により周波数が４ｆ_SCのサンプ
リングクロックで標本化された後に量子化された映像デ
ータ（Ｙ信号、Ｃ信号）に対して上記クロックレート変
換を行い、映像データ（Ｙ′信号、Ｃ′信号）を生成す
る。そして、これらの映像データ（Ｙ′信号、Ｃ′信
号）を、不図示のメモリコントローラにより３個のデュ
アルポートＲＡＭ５−１〜５−３に交互に書き込む。そ
して、これらの映像データ（Ｙ′信号、Ｃ′信号）をリ
アルタイムで表示する際には、書き込みが行われていな
いデュアルポートＲＡＭ５−ｉ（ｉ＝１，２，３）のシ
リアルポートから表示用の映像データ（Ｙ′信号、Ｃ′
信号）を順次ＲＧＢコンバータ４へ出力し、このＲＧＢ
コンバータ４により上記映像データ（Ｙ′信号、Ｃ′信
号）をＲＧＢ信号に変換して不図示の表示装置に出力す
る。

【００１３】図７は、上記図６に示す構成のフレームメ
モリ制御回路の動作を説明するタイミングチャートであ
る。同図において時刻ｔ₁ にフィールドメモリ５０に入
力される映像データ（Ｙ′信号、Ｃ′信号）はデュアル
ポートＲＡＭ５−１に書き込まれ、時刻ｔ₂ に入力され
る映像データはデュアルポートＲＡＭ５−２に書き込ま
れる。

【００１４】次に時刻ｔ₃ に入力されるデータは無効デ
ータ（“×”）であるため、いずれのデュアルポートＲ
ＡＭ５−ｉ（ｉ＝１，２，３）にも書き込まれず、時刻
ｔ₄に入力される映像データがデュアルポートＲＡＭ５
−３に書き込まれる。そして、時刻ｔ₅ に入力される映
像データが再びメモリ５−１に書き込まれる。このと
き、デュアルポートＲＡＭ５−１では、時刻ｔ₃ から時
刻ｔ₅ までの間書き込みを行わない空きサイクルが生じ
る。この空きサイクルの時間は、デュアルポートＲＡＭ
５−ｉ（ｉ＝１，２，３）の１サイクルに等しい。した
がって、この期間を利用してデュアルポートＲＡＭ５−
１のシリアルポートからリアルタイム表示用の映像デー
タをＲＧＢコンバータ４へ転送することができる。

【００１５】また、その後も、時刻ｔ₄ 〜時刻ｔ₆ 、時
刻ｔ₉ 〜時刻ｔ₁₁のそれぞれの空きサイクルをデータ転
送サイクルに利用して、デュアルポートＲＡＭ５−２，
デュアルポートＲＡＭ５−３のシリアルポートからＲＧ
Ｂコンバータ６に対してリアルタイム表示用の映像デー
タ（Ｙ′信号、Ｃ′信号）を転送することができる。

【００１６】

【発明が解決しようとする課題】上述したように、従来
のフレームメモリ制御回路では１フレーム分の映像デー
タを書き込むのに必要な容量をもつ２個のメモリ（デュ
アルポートＲＡＭ５−１，５−２）以外に、上記データ
転送サイクルを確保するために、更に１個のメモリ（デ
ュアルポートＲＡＭ５−３）を追加する必要がある。こ
のため、フレームメモリ５０を構成するために、表示に
必要な容量以上にメモリを使用する必要があり、コスト
が割高になるという問題があった。

【００１７】本発明は、表示用に最低限必要な容量のメ
モリのみを使用して、リアルタイムで映像データの書き
込み並びにリアルタイム表示用の出力ができ、さらに各
種ディジタル画像処理等のためにＣＰＵによるランダム
アクセスも可能な画像メモリ（フィールドメモリまたは
フレームメモリ等）を構成することが可能な画像メモリ
制御回路を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明は、複数のメモリ
で構成される画像メモリ（フレームメモリまたはフィー
ルドメモリ等）に対する映像データの書き込みを制御す
る画像メモリ制御回路を前提とする。該画像メモリは、
例えば複数のデュアルポートＲＡＭから構成される。

【００１９】そして、以下の各手段を有する。遅延手段
は、無効データ（例えば、上記画像メモリを構成する各
メモリの１サイクルより短いデータ）の挿入された映像
データを遅延出力する。

【００２０】該映像データは、例えばＮＴＳＣ方式の複
合映像信号をカラーサブキャリア信号の周波数（ｆ_SC）
の４倍の周波数４ｆ_SCのサンプリングクロックで標本化
・量子化した後、アスペクト比（Aspect Ratio）が１：
１となるような水平方向のクロックレート変換を施すこ
とによって得られるものである。この場合、例えば上記
サンプリングクロックの６サイクル毎に上記無効データ
が挿入れた映像データが得られる。また、上記遅延は、
例えばフリップフロップを介して行われる。

【００２１】データ変換手段は、上記映像データと遅延
手段から出力されるデータとを切換出力して、上記画像
メモリを構成する各メモリの１サイクル分以上に無効デ
ータが連続する映像データを出力する。

【００２２】この手段は、例えば、上記映像データと上
記遅延手段から出力されるデータがそれぞれ異なるチャ
ネルに入力されるマルチプレクサと、このマルチプレク
サのチャネル切換を制御する回路等により構成される。

【００２３】

【作用】上記水平方向のクロックレート変換等により、
サンプリングクロックの所定サイクル数毎に無効データ
が挿入された映像データは、遅延手段に入力される。遅
延手段は、この入力される映像データを上記サンプリン
グクロックの所定サイクル分（例えば、１サイクル分）
遅延させてデータ変換手段に出力する。

【００２４】データ変換手段は、上記無効データが挿入
された映像データと上記遅延手段から入力されるデータ
（遅延データ）とを、例えば該遅延データに無効データ
が出現する毎に切換出力し、画像メモリを構成する各メ
モリの１サイクル分以上に無効データが連続する映像デ
ータを生成し、これを画像メモリに出力する。

【００２５】したがって、該映像データ内の有効データ
（表示に必要な映像データ）のみを画像メモリを構成す
る複数のメモリ（デュアルポートＲＡＭ等）に交互に書
き込むようにすることによって、上記各メモリのメモリ
サイクル上にデータ転送サイクルを実行できる空きサイ
クルが生じさせることができる。

【００２６】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図１は一実施例のフレームメモリ制御回路構
成図である。尚、同図において、上述した図６の回路と
同一の回路には、同一名称、並びに同一符号を記し詳し
い説明は省略する。

【００２７】上記４ｆ_SCの周波数で標本化された後に量
子化されたＮＴＳＣ信号から抽出された輝度信号（Ｙ信
号）と色差信号（Ｃ信号）から成る映像データは、デー
タ補間回路１で上述した図４に示すようなクロックレー
ト変換を受けて、表示用の映像データ（Ｙ′信号、Ｃ′
信号）に変換されてデータ遅延回路２に出力される。

【００２８】データ遅延回路２は、入力される映像デー
タ（Ｙ′信号、Ｃ′信号）に所定の間隔で上記無効デー
タを挿入して２個のデュアルポートＲＡＭ５−１，５−
２とから成るフレームメモリ１５０へ出力する。デュア
ルポートＲＡＭ５−１，５−２は、不図示のメモリコン
トローラの制御により、ランダムポートから書き込まれ
た映像データをシリアルポートからＲＧＢコンバータ４
へ出力し、ＲＧＢコンバータ４は、入力される映像デー
タをＲＧＢ信号に変換して不図示の表示装置に出力す
る。

【００２９】図２は上記データ遅延回路２の一構成例を
示す図である。このデータ遅延回路２の動作を、図３の
タイミングチャートを参照しながら説明する。る。

【００３０】データ補間回路１から出力された映像デー
タ（図３(c) 参照）は、マルチプレクサ８のチャネルＡ
に入力されると共にフリップフロップ７にも入力され
る。フリップフロップ７は、上記周波数が４ｆ_SCのサン
プリングクロック（同図(a) 参照）で駆動され、入力さ
れる映像データを１サイクル遅らせてマルチプレクサ８
のチャネルＢに出力する。

【００３１】同図(c) に示すように、データ補間回路１
から出力される映像データにおいては、無効データが上
記サンプリングクロックの７サイクル毎に現われる。本
実施例のデータ遅延回路２においては、この無効データ
の終端毎にマルチプレクサ８のチャネルＡとチャネルＢ
を図３(b) に示す分周カウンタ６から出力される切換信
号ａにより切り換え、同図(e) に示すような無効データ
が連続して２回出現する映像データを生成し、これを上
記フレームドメモリ１５０へ出力する。

【００３２】上記分周カウンタ６は、上記周波数４ｆ_SC
のサンプリングクロックを14分周することにより上記切
換信号ａを生成する。次に、マルチプレクサ８の動作と
デュアルポートＲＡＭ５−１，５−２の各メモリサイク
ルでの動作を図３のタイミングチャートを参照しながら
より詳細に説明する。尚、同図(c) 、(d) 、(e) におい
て“〇”は有効な映像データ、“×”は無効データ、Wr
ite は各デュアルポートＲＡＭ５−１，５−２の書き込
みサイクルを表す。

【００３３】まず、同図(b) に示すように時刻ｔ₁ 〜時
刻ｔ₃ においてはチャネルＡが選択されているので、マ
ルチプレクサ８はチャネルＡに入力された映像データ
（同図(c) 参照）をデュアルポートＲＡＭ５−１に出力
する（同図(e) 参照）。これにより、時刻ｔ₁ 及び時刻
ｔ₂ のチャネルＡの映像データがそれぞれデュアルポー
トＲＡＭ５−１，５−２に書き込まれる。一方、時刻ｔ
₃ のチャネルＡのデータは無効データであるため書き込
まれず、このため、デュアルポートＲＡＭ５−１では時
刻ｔ₃ から時刻ｔ₄ までサンプリングクロックの１サイ
クル分の空き時間が生じる。

【００３４】次に時刻ｔ₄ においては、切り換え信号ａ
によりチャネルＢが選択され（同図(b) 参照）、チャネ
ルＢの映像データがデュアルポートＲＡＭ５−１に書き
込まれることになる。ところが、時刻ｔ₄ のチャネルＢ
のデータも時刻ｔ₃ のチャネルＡのデータと同様に無効
データであるため書き込まれず、デュアルポートＲＡＭ
５−１においては再び時刻ｔ₄ から時刻ｔ₅ までのサン
プリングクロックの１サイクルが空き時間となる。つま
り時刻ｔ₃ から時刻ｔ₅ までのデュアルポートＲＡＭ５
−１の１サイクルに相当する期間が空きサイクルとして
デュアルポートＲＡＭ５−１のメモリサイクル上に確保
される。

【００３５】時刻ｔ₅ から時刻ｔ₁₁の間のチャネルＢの
データは、時刻ｔ₄ から時刻ｔ₁₀の間のチャネルＡの映
像データに相当し、これがサンプリングクロックの１サ
イクル分だけ遅延されてフレームメモリ１５０に出力さ
れる（同図(e) 参照）。これらの映像データはサンプリ
ングクロックの１サイクル毎に順次デュアルポートＲＡ
Ｍ５−１，５−２に交互に書き込まれる（同図(a) ，
(f) ，(g) 参照）。

【００３６】続いて、時刻ｔ₁₁から時刻ｔ₁₇までは再び
チャネルＡが選択され（同図(b) 参照）、このチャネル
Ａの映像データがサンプリングクロックの１サイクル毎
に各デュアルポートＲＡＭ５−１，５−２に交互に書き
込まれる（同図(a) ，(f) ，(g) 参照）。但し時刻ｔ₁₇
のチャネルＡのデータは無効データであるため、このデ
ータが書き込まれる予定のデュアルポートＲＡＭ５−１
では再び空き時間が生じる。そして、次の時刻ｔ₁₈にお
いてチャネルＡからチャネルＢに切り換わるが、この時
刻ｔ₁₈におけるチャネルＢのデータは無効データあるた
め上述した時刻ｔ₃ から時刻ｔ₅ までの時と同様にして
デュアルポートＲＡＭ５−１に空きサイクルが確保され
る。

【００３７】一方、デュアルポートＲＡＭ５−２はデュ
アルポートＲＡＭ５−１と交互にデータの書き込みを行
っているので、デュアルポートＲＡＭ５−１のメモリサ
イクル上に空きサイクルが生じると、デュアルポートＲ
ＡＭ５−２のメモリサイクル上にもサンプリングクロッ
クの１サイクル分遅れてやはり同じ時間だけの空きサイ
クルが生じる（同図(f) ，(g) 参照）。これらの空きサ
イクルは、同図(g) に示す時刻ｔ₄ から時刻ｔ₆ 及び時
刻ｔ₁₈から時刻ｔ₂₀の期間に対応している。

【００３８】これらの空きサイクルの時間は、デュアル
ポートＲＡＭ５−１，５−２の１サイクルに等しい。し
たがって、デュアルポートＲＡＭ５−１，５−２におい
て、これらの空きサイクルをデータ転送サイクルに利用
することができ、映像データの書き込みに支障のないタ
イミングで、各デュアルポートＲＡＭ５−１，５−２か
らデータ転送を実行することができる。

【００３９】上記図２に示す構成のデータ遅延回路２で
は、各デュアルポートＲＡＭ５−１，５−２に対し、上
記サンプリングクロックの６サイクル毎に１サイクルの
空きサイクルが挿入されるようにして映像データを出力
している。しかし、上記データ遅延回路２の構成はこれ
に限定されるものではなく、マルチプレクサのチャネル
数を増やし、各チャネルに入力される映像データを順
次、サンプリングクロックの１サイクルづつ遅延させる
ことにより、数サイクル分の空きサイクルが挿入された
映像データを各デュアルポートに入力させるようにする
ことも可能である。

【００４０】また、上記実施例では、デュアルポートＲ
ＡＭ５−１，５−２によりフレームドメモリを構成して
いるが、上記各メモリ５−１，５−２の容量を半分にす
ることにより、本実施例を容易にフィールドメモリの制
御回路に適用することも可能である。

【００４１】また、フレームメモリまたはフィールドメ
モリを構成するメモリも、必ずしもデュアルポートＲＡ
Ｍに限定されるものではない。また、ＮＴＳＣ方式の複
合映像信号以外にも、ＰＡＬ（Phased Alternation by
Line）方式やＳＥＣＡＭ（Sequential Couleur a Memoi
re）方式等の複合映像信号にも適用可能なものである。

【００４２】

【発明の効果】本発明によれば、無効データが挿入され
た映像データを基に、画像メモリを構成する各メモリの
１サイクル分以上に無効データが連続する映像データを
生成し、これを画像メモリに出力するので、メモリサイ
クル上にデータ転送サイクルの実行に必要な空き時間が
確保される。したがって、従来のようにデータ転送サイ
クルを確保するためのメモリを余分に設けなくても、上
記画像メモリに対しリアルタイム表示のための映像デー
タの読み出し、及び各種ディジタル画像処理のためのＣ
ＰＵによるランダムアクセスが可能となる。

【００４３】さらに映像データの格納に必要最小限な容
量のメモリのみを用いて画像メモリを構成できるので、
従来よりも画像メモリのコストを低減できる。

【図面の簡単な説明】

【図１】本発明の一実施例のフレームメモリ制御回路の
構成図である。

【図２】データ遅延回路の一構成例を示す図である。

【図３】本実施例の動作を説明するタイミングチャート
である。

【図４】クロックレート変換を説明する図である。

【図５】従来において、２個のデュアルポートＲＡＭに
よりフレームメモリを構成した場合の問題点を説明する
タイミングチャートである。

【図６】従来のフレームメモリ制御回路構成を示す図で
ある。

【図７】上記従来のフレームメモリ制御回路の動作を説
明するタイミングチャートである。。

【符号の説明】

１ データ補間回路 ２ データ遅延回路 ５−１，５−２，５−３ デュアルポートＲＡＭ ６ 分周カウンタ ７ フリップフロップ ８ マルチプレクサ １５０ フレームメモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のメモリで構成される画像メモリに
   対する映像データの書き込みを制御する画像メモリ制御
   回路において、 無効データの挿入された映像データを遅延させる少なく
   とも１つの遅延手段と、 上記映像データと該遅延手段から出力されるデータとを
   切換出力して、上記画像メモリを構成する各メモリの１
   サイクル分以上に無効データが連続する映像データを出
   力するデータ変換手段と、 を有することを特徴とする画像メモリ制御回路。