JPH06348314A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JPH06348314A JPH06348314A JP14061793A JP14061793A JPH06348314A JP H06348314 A JPH06348314 A JP H06348314A JP 14061793 A JP14061793 A JP 14061793A JP 14061793 A JP14061793 A JP 14061793A JP H06348314 A JPH06348314 A JP H06348314A
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- unit
- programmable controller
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Abstract
(57)【要約】
【目的】 Ｉ／Ｏユニットの要求仕様が異なっても無駄
なメモリが生じないようにしてコストアップを抑えたプ
ログラマブルコントローラを提供する。 【構成】 ユーザプログラムを実行するＣＰＵユニット
と、ＣＰＵユニットにバス（３００）を介して接続され
たＩ／Ｏユニットと、ＣＰＵユニットとＩ／Ｏユニット
との間のデータ交換を行うデータ交換用の共有メモリ
（１）とを具備するプログラマブルコントローラにおい
て、共有メモリ（１）をＩ／Ｆ−ＡＳＩＣ（１０）およ
びＤＰＲＡＭ（２０）およびＳＲＡＭ（３０）から構成
し、Ｉ／Ｆ−ＡＳＩＣ（１０）、ＤＰＲＡＭ（２０）、
ＳＲＡＭ（３０）の各エリアをＩ／Ｏユニットの仕様に
対応して選択可能に構成する。
なメモリが生じないようにしてコストアップを抑えたプ
ログラマブルコントローラを提供する。 【構成】 ユーザプログラムを実行するＣＰＵユニット
と、ＣＰＵユニットにバス（３００）を介して接続され
たＩ／Ｏユニットと、ＣＰＵユニットとＩ／Ｏユニット
との間のデータ交換を行うデータ交換用の共有メモリ
（１）とを具備するプログラマブルコントローラにおい
て、共有メモリ（１）をＩ／Ｆ−ＡＳＩＣ（１０）およ
びＤＰＲＡＭ（２０）およびＳＲＡＭ（３０）から構成
し、Ｉ／Ｆ−ＡＳＩＣ（１０）、ＤＰＲＡＭ（２０）、
ＳＲＡＭ（３０）の各エリアをＩ／Ｏユニットの仕様に
対応して選択可能に構成する。
Description
【０００１】
【産業上の利用分野】この発明は同一バスで接続された
中央演算処理ユニット（ＣＰＵユニット）と入出力ユニ
ット（Ｉ／Ｏユニット）との間にデータ交換用の共有メ
モリを有するプログラマブルコントローラに関する。
中央演算処理ユニット（ＣＰＵユニット）と入出力ユニ
ット（Ｉ／Ｏユニット）との間にデータ交換用の共有メ
モリを有するプログラマブルコントローラに関する。
【０００２】
【従来の技術】最近のプログラマブルコントローラにお
いて、ＣＰＵユニットとＩ／Ｏユニットとの間のデータ
交換は、単純なＯＮ／ＯＦＦのビットデータのみではな
く、ワードデータ（チャネルデータ）として行われるも
のが多くなっている。このため交換するデータ量も多く
なり、このデータ交換のためにＣＰＵユニットとＩ／Ｏ
ユニットとの間にデータ交換用の共有メモリを設ける構
成がとられるようになっている。
いて、ＣＰＵユニットとＩ／Ｏユニットとの間のデータ
交換は、単純なＯＮ／ＯＦＦのビットデータのみではな
く、ワードデータ（チャネルデータ）として行われるも
のが多くなっている。このため交換するデータ量も多く
なり、このデータ交換のためにＣＰＵユニットとＩ／Ｏ
ユニットとの間にデータ交換用の共有メモリを設ける構
成がとられるようになっている。
【０００３】従来、ＣＰＵユニットとＩ／Ｏユニットと
の間にデータ交換用の共有メモリを有するプログラマブ
ルコントローラとしては、図６または図７に示すような
ものが知られている。
の間にデータ交換用の共有メモリを有するプログラマブ
ルコントローラとしては、図６または図７に示すような
ものが知られている。
【０００４】すなわち、図６に示すプログラマブルコン
トローラは、ＣＰＵユニット１００とＩ／Ｏユニット２
００とをバス３００で接続して構成され、ＣＰＵユニッ
ト１００は、バス３００とのインタフェースをなすバス
インタフェース（バスＩ／Ｆ）１０１、ＣＰＵユニット
１００の全体動作を統括制御するマイクロプロセッサユ
ニット（ＭＰＵ）１０２、ＭＰＵ１０２のワークエリア
を構成するワークメモリ１０３を具備して構成され、Ｉ
／Ｏユニット２００は、バス３００とのインタフェース
をなすバスインタフェース（バスＩ／Ｆ）２０１、Ｉ／
Ｏユニット２００の全体動作を統括制御するマイクロプ
ロセッサユニット（ＭＰＵ）２０２、ＭＰＵ２０２のワ
ークエリアを構成するワークメモリ２０３、ＭＰＵ２０
２の動作を制御するためのシステムプログラム等が格納
されるシステムメモリ２０４、バスＩ／Ｆ２０１とＭＰ
Ｕ２０２との間に設けられ、ＣＰＵユニット１００とＩ
／Ｏユニット２００との間のデータ交換を行う共有メモ
リ２０５とを具備して構成される。
トローラは、ＣＰＵユニット１００とＩ／Ｏユニット２
００とをバス３００で接続して構成され、ＣＰＵユニッ
ト１００は、バス３００とのインタフェースをなすバス
インタフェース（バスＩ／Ｆ）１０１、ＣＰＵユニット
１００の全体動作を統括制御するマイクロプロセッサユ
ニット（ＭＰＵ）１０２、ＭＰＵ１０２のワークエリア
を構成するワークメモリ１０３を具備して構成され、Ｉ
／Ｏユニット２００は、バス３００とのインタフェース
をなすバスインタフェース（バスＩ／Ｆ）２０１、Ｉ／
Ｏユニット２００の全体動作を統括制御するマイクロプ
ロセッサユニット（ＭＰＵ）２０２、ＭＰＵ２０２のワ
ークエリアを構成するワークメモリ２０３、ＭＰＵ２０
２の動作を制御するためのシステムプログラム等が格納
されるシステムメモリ２０４、バスＩ／Ｆ２０１とＭＰ
Ｕ２０２との間に設けられ、ＣＰＵユニット１００とＩ
／Ｏユニット２００との間のデータ交換を行う共有メモ
リ２０５とを具備して構成される。
【０００５】ここで、共有メモリ２０５は、ハンドシェ
イクフラグ／レジスタを構成する第１のメモリエリア２
０５ａと、サイクリックデータを格納する第２のメモリ
エリア２０５ｂと、イベントデータを格納する第３のメ
モリエリア２０５ｃとから構成される。
イクフラグ／レジスタを構成する第１のメモリエリア２
０５ａと、サイクリックデータを格納する第２のメモリ
エリア２０５ｂと、イベントデータを格納する第３のメ
モリエリア２０５ｃとから構成される。
【０００６】すなわち、この図６に示す構成は、共有メ
モリ２０５を１つの固定容量のメモリから構成し、この
１つの固定容量のメモリの内部を用途に応じて複数のエ
リアに分割して使用する構成をとるものである。
モリ２０５を１つの固定容量のメモリから構成し、この
１つの固定容量のメモリの内部を用途に応じて複数のエ
リアに分割して使用する構成をとるものである。
【０００７】また、図７に示すプログラマブルコントロ
ーラも、図６に示したプログラマブルコントローラと同
様に、ＣＰＵユニット１００とＩ／Ｏユニット２００と
をバス３００で接続して構成され、ＣＰＵユニット１０
０は、バス３００とのインタフェースをなすバスインタ
フェース（バスＩ／Ｆ）１０１、ＣＰＵユニット１００
の全体動作を統括制御するマイクロプロセッサユニット
（ＭＰＵ）１０２、ＭＰＵ１０２のワークエリアを構成
するワークメモリ１０３を具備して構成され、Ｉ／Ｏユ
ニット２００は、バス３００とのインタフェースをなす
バスインタフェース（バスＩ／Ｆ）２０１、Ｉ／Ｏユニ
ット２００の全体動作を統括制御するマイクロプロセッ
サユニット（ＭＰＵ）２０２、ＭＰＵ２０２のワークエ
リアを構成するワークメモリ２０３、ＭＰＵ２０２の動
作を制御するためのシステムプログラム等が格納される
システムメモリ２０４、バスＩ／Ｆ２０１とＭＰＵ２０
２との間に設けられ、ＣＰＵユニット１００とＩ／Ｏユ
ニット２００との間のデータ交換を行う共有メモリ２１
０とを具備して構成される。
ーラも、図６に示したプログラマブルコントローラと同
様に、ＣＰＵユニット１００とＩ／Ｏユニット２００と
をバス３００で接続して構成され、ＣＰＵユニット１０
０は、バス３００とのインタフェースをなすバスインタ
フェース（バスＩ／Ｆ）１０１、ＣＰＵユニット１００
の全体動作を統括制御するマイクロプロセッサユニット
（ＭＰＵ）１０２、ＭＰＵ１０２のワークエリアを構成
するワークメモリ１０３を具備して構成され、Ｉ／Ｏユ
ニット２００は、バス３００とのインタフェースをなす
バスインタフェース（バスＩ／Ｆ）２０１、Ｉ／Ｏユニ
ット２００の全体動作を統括制御するマイクロプロセッ
サユニット（ＭＰＵ）２０２、ＭＰＵ２０２のワークエ
リアを構成するワークメモリ２０３、ＭＰＵ２０２の動
作を制御するためのシステムプログラム等が格納される
システムメモリ２０４、バスＩ／Ｆ２０１とＭＰＵ２０
２との間に設けられ、ＣＰＵユニット１００とＩ／Ｏユ
ニット２００との間のデータ交換を行う共有メモリ２１
０とを具備して構成される。
【０００８】ただし、図７に示す構成においては、共有
メモリ２１０を、図６に示した共有メモリ２０５のよう
に、１つの固定容量のメモリから構成する構成をとらず
に、ハンドシェイクフラグ／レジスタを構成する第１の
メモリ２１１と、サイクリックデータを格納する第２の
メモリ２１２と、イベントデータを格納する第３のメモ
リ２１３との３つのメモリから構成し、この３つのメモ
リ２１１〜２１３を、セレクタ２１４で、用途に応じて
切り替えて使用するように構成されている。
メモリ２１０を、図６に示した共有メモリ２０５のよう
に、１つの固定容量のメモリから構成する構成をとらず
に、ハンドシェイクフラグ／レジスタを構成する第１の
メモリ２１１と、サイクリックデータを格納する第２の
メモリ２１２と、イベントデータを格納する第３のメモ
リ２１３との３つのメモリから構成し、この３つのメモ
リ２１１〜２１３を、セレクタ２１４で、用途に応じて
切り替えて使用するように構成されている。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た図６に示す構成は、共有メモリ２０５が１つのメモリ
から構成されているため、フラグ操作、各データのリー
ド／ライトをＣＰＵユニット１００とＩ／Ｏユニット２
００の双方から同時には実行できず、このため、ＣＰＵ
ユニット１００とＩ／Ｏユニット２００との間のデータ
交換の待ち時間が長くなるという問題がある。
た図６に示す構成は、共有メモリ２０５が１つのメモリ
から構成されているため、フラグ操作、各データのリー
ド／ライトをＣＰＵユニット１００とＩ／Ｏユニット２
００の双方から同時には実行できず、このため、ＣＰＵ
ユニット１００とＩ／Ｏユニット２００との間のデータ
交換の待ち時間が長くなるという問題がある。
【００１０】また、共有メモリ２０５の各エリアのメモ
リ容量が固定のため、Ｉ／Ｏユニット２００の要求仕様
に応じて共有メモリ２０５の各エリアのメモリ容量を変
えることはできず、Ｉ／Ｏユニット２００の要求仕様に
よっては無駄なエリアも生じ、このためコスト的に無駄
が生じるという問題もある。
リ容量が固定のため、Ｉ／Ｏユニット２００の要求仕様
に応じて共有メモリ２０５の各エリアのメモリ容量を変
えることはできず、Ｉ／Ｏユニット２００の要求仕様に
よっては無駄なエリアも生じ、このためコスト的に無駄
が生じるという問題もある。
【００１１】なお、図６に示した共有メモリ２０５をＣ
ＰＵユニット１００とＩ／Ｏユニット２００の双方から
同時アクセス可能なデュアルポートメモリから構成する
ことも考えられるが、この場合は、かなりのコストアッ
プに繋がり採用できない。
ＰＵユニット１００とＩ／Ｏユニット２００の双方から
同時アクセス可能なデュアルポートメモリから構成する
ことも考えられるが、この場合は、かなりのコストアッ
プに繋がり採用できない。
【００１２】また、図７に示す構成は、フラグエリア、
各データエリア毎に別メモリ２１１〜２１３を割り付け
ているため、エリアが異なればＣＰＵユニット１００と
Ｉ／Ｏユニット２００の双方からメモリ２１１〜２１３
を同時にアクセスすることができるが、各メモリ２１１
〜２１３の容量はそれぞれ固定であるため、Ｉ／Ｏユニ
ット２００の要求仕様によっては無駄な容量を有するメ
モリを実装することになり、コスト的に無駄が生じると
いう問題がある。
各データエリア毎に別メモリ２１１〜２１３を割り付け
ているため、エリアが異なればＣＰＵユニット１００と
Ｉ／Ｏユニット２００の双方からメモリ２１１〜２１３
を同時にアクセスすることができるが、各メモリ２１１
〜２１３の容量はそれぞれ固定であるため、Ｉ／Ｏユニ
ット２００の要求仕様によっては無駄な容量を有するメ
モリを実装することになり、コスト的に無駄が生じると
いう問題がある。
【００１３】ところで、最近のプログラマブルコントロ
ーラで交換されるデータは、Ｉ／Ｏ情報等のリアルタイ
ム性を要求されるものについて、常時周期的に交換され
るサイクリックデータと、発生する要求に対応してその
都度交換されるイベントデータに分けられ、これらサイ
クリックデータおよびイベントデータはＩ／Ｏユニット
により必要なものが異なり、そのデータ量および要求さ
れるデータ交換時間も異なる。
ーラで交換されるデータは、Ｉ／Ｏ情報等のリアルタイ
ム性を要求されるものについて、常時周期的に交換され
るサイクリックデータと、発生する要求に対応してその
都度交換されるイベントデータに分けられ、これらサイ
クリックデータおよびイベントデータはＩ／Ｏユニット
により必要なものが異なり、そのデータ量および要求さ
れるデータ交換時間も異なる。
【００１４】しかし、上述した従来の共有メモリの構成
においては、各データの割り付けられているエリアおよ
びメモリの容量が固定であるため、Ｉ／Ｏユニットの要
求仕様によっては無駄なメモリを実装することになり、
これにより装置全体のコストアップをもたらす。
においては、各データの割り付けられているエリアおよ
びメモリの容量が固定であるため、Ｉ／Ｏユニットの要
求仕様によっては無駄なメモリを実装することになり、
これにより装置全体のコストアップをもたらす。
【００１５】そこで、この発明は、Ｉ／Ｏユニットの要
求仕様が異なっても無駄なメモリが生じないようにして
コストアップを抑えたプログラマブルコントローラを提
供することを目的とする。
求仕様が異なっても無駄なメモリが生じないようにして
コストアップを抑えたプログラマブルコントローラを提
供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、ユーザプログラムを実行する中央演算
処理ユニットと、上記中央演算処理ユニットにバスを介
して接続された入出力ユニットと、上記中央演算処理ユ
ニットと上記入出力ユニットとの間のデータ交換を行う
データ交換用の共有メモリと、を具備するプログラマブ
ルコントローラにおいて、上記共有メモリを内部メモリ
と外部メモリから構成し、上記内部メモリと外部メモリ
の各エリアを入出力ユニットの仕様に対応して選択可能
に構成したことを特徴とする。
め、この発明は、ユーザプログラムを実行する中央演算
処理ユニットと、上記中央演算処理ユニットにバスを介
して接続された入出力ユニットと、上記中央演算処理ユ
ニットと上記入出力ユニットとの間のデータ交換を行う
データ交換用の共有メモリと、を具備するプログラマブ
ルコントローラにおいて、上記共有メモリを内部メモリ
と外部メモリから構成し、上記内部メモリと外部メモリ
の各エリアを入出力ユニットの仕様に対応して選択可能
に構成したことを特徴とする。
【００１７】
【作用】この発明では、内部メモリと外部メモリの各エ
リアを入出力ユニットの仕様に対応して任意に選択す
る。
リアを入出力ユニットの仕様に対応して任意に選択す
る。
【００１８】これにより、共有メモリの各エリアを入出
力ユニットの仕様に対応して有効に使用することが可能
になり、無駄なメモリを実装することはなくなるので、
プログラマブルコントローラのコストアップを大幅に抑
えることができる。
力ユニットの仕様に対応して有効に使用することが可能
になり、無駄なメモリを実装することはなくなるので、
プログラマブルコントローラのコストアップを大幅に抑
えることができる。
【００１９】
【実施例】以下、この発明に係わるプログラマブルコン
トローラの実施例を図面に基づいて詳細に説明する。
トローラの実施例を図面に基づいて詳細に説明する。
【００２０】図１は、この発明に係わるプログラマブル
コントローラの一実施例で採用される共有メモリの概略
構成を示したものである。この実施例において、共有メ
モリ１は、内部メモリであるインタフェース−エイシッ
ク（Ｉ／Ｆ−ＡＳＩＣ）１０と、外付けの外部メモリで
あるデュアルポートランダムアクセスメモリ（ＤＰＲＡ
Ｍ）２０およびスタティックランダムアクセスメモリ
（ＳＲＡＭ）３０から構成され、Ｉ／Ｆ−ＡＳＩＣ１０
およびＤＰＲＡＭ２０は、バスＩ／Ｆ２０１を介して図
６または図７に示したバス３００に接続されるととも
に、Ｉ／Ｏユニット２００のＭＰＵ２０２に接続されて
いる。
コントローラの一実施例で採用される共有メモリの概略
構成を示したものである。この実施例において、共有メ
モリ１は、内部メモリであるインタフェース−エイシッ
ク（Ｉ／Ｆ−ＡＳＩＣ）１０と、外付けの外部メモリで
あるデュアルポートランダムアクセスメモリ（ＤＰＲＡ
Ｍ）２０およびスタティックランダムアクセスメモリ
（ＳＲＡＭ）３０から構成され、Ｉ／Ｆ−ＡＳＩＣ１０
およびＤＰＲＡＭ２０は、バスＩ／Ｆ２０１を介して図
６または図７に示したバス３００に接続されるととも
に、Ｉ／Ｏユニット２００のＭＰＵ２０２に接続されて
いる。
【００２１】ここで、Ｉ／Ｆ−ＡＳＩＣ１０は、シング
ルポートの内部ＲＡＭ１４を有するとともに、この内部
ＲＡＭ１４のエリア、ＤＰＲＡＭ２０およびＳＲＡＭ３
０のエリアをＭＰＵ２０２からの制御により選択するセ
レクタを有している。このＩ／Ｆ−ＡＳＩＣ１０の内部
ＲＡＭ１４には、ハンドシェイクフラグ／レジスタを構
成するエリアと、サイクリックデータまたはイベントデ
ータを格納するエリアが形成されている。
ルポートの内部ＲＡＭ１４を有するとともに、この内部
ＲＡＭ１４のエリア、ＤＰＲＡＭ２０およびＳＲＡＭ３
０のエリアをＭＰＵ２０２からの制御により選択するセ
レクタを有している。このＩ／Ｆ−ＡＳＩＣ１０の内部
ＲＡＭ１４には、ハンドシェイクフラグ／レジスタを構
成するエリアと、サイクリックデータまたはイベントデ
ータを格納するエリアが形成されている。
【００２２】また、ＤＰＲＡＭ２０は、Ｉ／Ｆ−ＡＳＩ
Ｃ１０の制御により双方から同時アクセス可能なデュア
ルポートメモリとして構成され、ＳＲＡＭ３０はシング
ルポートメモリとして構成されている。
Ｃ１０の制御により双方から同時アクセス可能なデュア
ルポートメモリとして構成され、ＳＲＡＭ３０はシング
ルポートメモリとして構成されている。
【００２３】ところで、この実施例においては、Ｉ／Ｆ
−ＡＳＩＣ１０の内部ＲＡＭ１４のエリアとＤＰＲＡＭ
２０およびＳＲＡＭ３０の各エリアに記憶されるデータ
は、Ｉ／Ｏユニット２００の仕様に対応して、ＭＰＵ２
０２からの制御により任意に切り替えることができるよ
うに構成されている。
−ＡＳＩＣ１０の内部ＲＡＭ１４のエリアとＤＰＲＡＭ
２０およびＳＲＡＭ３０の各エリアに記憶されるデータ
は、Ｉ／Ｏユニット２００の仕様に対応して、ＭＰＵ２
０２からの制御により任意に切り替えることができるよ
うに構成されている。
【００２４】例えば、ＣＰＵユニット１００とＩ／Ｏユ
ニット２００との間で交換するデータ量が少なく、Ｉ／
Ｆ−ＡＳＩＣ１０の内部ＲＡＭ１４だけで十分な場合
は、Ｉ／Ｆ−ＡＳＩＣ１０の内部ＲＡＭ１４だけを使用
する。すなわち、この場合は、バスＩ／Ｆ２０１とＩ／
Ｆ−ＡＳＩＣ１０の組み合わせで共有メモリが構成され
ることになる。
ニット２００との間で交換するデータ量が少なく、Ｉ／
Ｆ−ＡＳＩＣ１０の内部ＲＡＭ１４だけで十分な場合
は、Ｉ／Ｆ−ＡＳＩＣ１０の内部ＲＡＭ１４だけを使用
する。すなわち、この場合は、バスＩ／Ｆ２０１とＩ／
Ｆ−ＡＳＩＣ１０の組み合わせで共有メモリが構成され
ることになる。
【００２５】また、ＣＰＵユニット１００とＩ／Ｏユニ
ット２００との間で交換するデータが、Ｉ／Ｆ−ＡＳＩ
Ｃ１０の内部ＲＡＭ１４だけでは十分でなく、かつ、チ
ャネル間のデータが同期する必要がなく、高速でデータ
の交換を行いたい場合は、双方から同時アクセス可能な
ＤＰＲＡＭ２０を選択する。この場合は、バスＩ／Ｆ２
０１とＤＰＲＡＭ２０とＩ／Ｆ−ＡＳＩＣ１０の組み合
わせで共有メモリが構成されることになる。
ット２００との間で交換するデータが、Ｉ／Ｆ−ＡＳＩ
Ｃ１０の内部ＲＡＭ１４だけでは十分でなく、かつ、チ
ャネル間のデータが同期する必要がなく、高速でデータ
の交換を行いたい場合は、双方から同時アクセス可能な
ＤＰＲＡＭ２０を選択する。この場合は、バスＩ／Ｆ２
０１とＤＰＲＡＭ２０とＩ／Ｆ−ＡＳＩＣ１０の組み合
わせで共有メモリが構成されることになる。
【００２６】また、ＣＰＵユニット１００とＩ／Ｏユニ
ット２００との間で交換するデータが、Ｉ／Ｆ−ＡＳＩ
Ｃ１０の内部ＲＡＭ１４だけでは十分でなく、かつ、チ
ャネル間の同期をとる必要がある場合は、ＳＲＡＭ３０
を選択し、Ｉ／Ｆ−ＡＳＩＣ１０内のハンドシェイクフ
ラグ／レジスタを構成するエリアに記憶されたハンドシ
ェイクフラグより同期をとる。この場合は、バスＩ／Ｆ
２０１とＳＲＡＭ３０とＩ／Ｆ−ＡＳＩＣ１０の組み合
わせで共有メモリが構成されることになる。
ット２００との間で交換するデータが、Ｉ／Ｆ−ＡＳＩ
Ｃ１０の内部ＲＡＭ１４だけでは十分でなく、かつ、チ
ャネル間の同期をとる必要がある場合は、ＳＲＡＭ３０
を選択し、Ｉ／Ｆ−ＡＳＩＣ１０内のハンドシェイクフ
ラグ／レジスタを構成するエリアに記憶されたハンドシ
ェイクフラグより同期をとる。この場合は、バスＩ／Ｆ
２０１とＳＲＡＭ３０とＩ／Ｆ−ＡＳＩＣ１０の組み合
わせで共有メモリが構成されることになる。
【００２７】また、ＣＰＵユニット１００とＩ／Ｏユニ
ット２００との間で交換するデータ量によっては、ＤＰ
ＲＡＭ２０とＳＲＡＭ３０の両者を選択することも可能
である。この場合は、バスＩ／Ｆ２０１とＤＰＲＡＭ２
０とＳＲＡＭ３０とＩ／Ｆ−ＡＳＩＣ１０の組み合わせ
で共有メモリが構成されることになる。
ット２００との間で交換するデータ量によっては、ＤＰ
ＲＡＭ２０とＳＲＡＭ３０の両者を選択することも可能
である。この場合は、バスＩ／Ｆ２０１とＤＰＲＡＭ２
０とＳＲＡＭ３０とＩ／Ｆ−ＡＳＩＣ１０の組み合わせ
で共有メモリが構成されることになる。
【００２８】なお、外付けのＤＰＲＡＭ２０およびＳＲ
ＡＭ３０は、必要なデータ量に対応してその容量を選択
できる。
ＡＭ３０は、必要なデータ量に対応してその容量を選択
できる。
【００２９】図２は、図１に示したＩ／Ｆ−ＡＳＩＣ１
０の詳細構成を示したものである。Ｉ／Ｆ−ＡＳＩＣ１
０は、デコーダ１１、セレクタ１２、デコーダ１３、Ａ
ＳＩＣ内部ＲＡＭ１４を具備して構成される。ここで、
デコーダ１１は、ＣＰＵユニット１００からアドレスバ
ス３００ａを介して与えられるアドレスをデコードして
セレクタ１２に加え、デコーダ１３はＭＰＵ２０２から
与えられるアドレスをデコードしてセレクタ１２に加え
る。また、セレクタ１２はデータバス３００ｂを介して
ＣＰＵユニット１００と接続されるとともに、ＭＰＵ２
０２と接続される。また、セレクタ１２には、ＭＰＵ２
０２により設定されたメモリ選択設定端子からの選択信
号が加えられている。
０の詳細構成を示したものである。Ｉ／Ｆ−ＡＳＩＣ１
０は、デコーダ１１、セレクタ１２、デコーダ１３、Ａ
ＳＩＣ内部ＲＡＭ１４を具備して構成される。ここで、
デコーダ１１は、ＣＰＵユニット１００からアドレスバ
ス３００ａを介して与えられるアドレスをデコードして
セレクタ１２に加え、デコーダ１３はＭＰＵ２０２から
与えられるアドレスをデコードしてセレクタ１２に加え
る。また、セレクタ１２はデータバス３００ｂを介して
ＣＰＵユニット１００と接続されるとともに、ＭＰＵ２
０２と接続される。また、セレクタ１２には、ＭＰＵ２
０２により設定されたメモリ選択設定端子からの選択信
号が加えられている。
【００３０】セレクタ１２は、メモリ選択設定端子から
与えられる選択信号に対応して、ＣＰＵユニット１００
のＭＰＵ１０２のメモリマップおよびＩ／Ｏユニット２
００のＭＰＵ２０２のメモリマップの「ハンドシェイク
／レジスタ」、「サイクリックデータエリア」、「イベ
ントデータエリア」をＡＳＩＣ内部ＲＡＭ１４、外部Ｄ
ＰＲＡＭ２０、外部ＳＲＡＭ３０の各エリアに任意に割
り付ける。
与えられる選択信号に対応して、ＣＰＵユニット１００
のＭＰＵ１０２のメモリマップおよびＩ／Ｏユニット２
００のＭＰＵ２０２のメモリマップの「ハンドシェイク
／レジスタ」、「サイクリックデータエリア」、「イベ
ントデータエリア」をＡＳＩＣ内部ＲＡＭ１４、外部Ｄ
ＰＲＡＭ２０、外部ＳＲＡＭ３０の各エリアに任意に割
り付ける。
【００３１】図３は、この割り付けの状態を示したもの
である。すなわち、「ハンドシェイク／レジスタ」は、
ＡＳＩＣ内部ＲＡＭ１４内の固定の内部メモリ、レジス
タ１４ａに割り付けられ、「サイクリックデータエリ
ア」は、外部ＤＰＲＡＭ２０、ＡＳＩＣ内部ＲＡＭ１４
内の内部ＲＡＭ１４ｂ、外部ＳＲＡＭ３０のいずれかに
割り付けられ、「イベントデータエリア」も、外部ＤＰ
ＲＡＭ２０、ＡＳＩＣ内部ＲＡＭ１４内の内部ＲＡＭ１
４ｂ、外部ＳＲＡＭ３０のいずれかに割り付けられる。
である。すなわち、「ハンドシェイク／レジスタ」は、
ＡＳＩＣ内部ＲＡＭ１４内の固定の内部メモリ、レジス
タ１４ａに割り付けられ、「サイクリックデータエリ
ア」は、外部ＤＰＲＡＭ２０、ＡＳＩＣ内部ＲＡＭ１４
内の内部ＲＡＭ１４ｂ、外部ＳＲＡＭ３０のいずれかに
割り付けられ、「イベントデータエリア」も、外部ＤＰ
ＲＡＭ２０、ＡＳＩＣ内部ＲＡＭ１４内の内部ＲＡＭ１
４ｂ、外部ＳＲＡＭ３０のいずれかに割り付けられる。
【００３２】このような構成によると、サイクリックデ
ータおよびイベントデータのデータ量がどのような組み
合わせでも最適な共有メモリを構成することができる。
ータおよびイベントデータのデータ量がどのような組み
合わせでも最適な共有メモリを構成することができる。
【００３３】例えば、サイクリックデータのデータ量が
大で、イベントデータのデータ量が小の場合は、「サイ
クリックデータエリア」を外部ＤＰＲＡＭ２０または外
部ＳＲＡＭ３０のいずれかに割り付け、「イベントデー
タエリア」をＡＳＩＣ内部ＲＡＭ１４内の内部ＲＡＭ１
４ｂに割り付ける。
大で、イベントデータのデータ量が小の場合は、「サイ
クリックデータエリア」を外部ＤＰＲＡＭ２０または外
部ＳＲＡＭ３０のいずれかに割り付け、「イベントデー
タエリア」をＡＳＩＣ内部ＲＡＭ１４内の内部ＲＡＭ１
４ｂに割り付ける。
【００３４】図４は、「サイクリックデータエリア」を
同期エリアと非同期エリアに分割して共有メモリに与え
るように構成したこの発明の他の実施例を示したもので
ある。この実施例では、図５に示すように、ＭＰＵメモ
リマップの「サイクリックデータエリア」を任意のアド
レスＡで同期エリアと非同期エリアに分割し、アドレス
「Ｈ２０００」からアドレスＡまでを外部ＤＰＲＡＭ２
０に割り付け、アドレスＡからアドレス「Ｈ３ＦＦＦ」
までを内部ＲＡＭ１４ｂまたは外部ＳＲＡＭ３０に割り
付ける。
同期エリアと非同期エリアに分割して共有メモリに与え
るように構成したこの発明の他の実施例を示したもので
ある。この実施例では、図５に示すように、ＭＰＵメモ
リマップの「サイクリックデータエリア」を任意のアド
レスＡで同期エリアと非同期エリアに分割し、アドレス
「Ｈ２０００」からアドレスＡまでを外部ＤＰＲＡＭ２
０に割り付け、アドレスＡからアドレス「Ｈ３ＦＦＦ」
までを内部ＲＡＭ１４ｂまたは外部ＳＲＡＭ３０に割り
付ける。
【００３５】図４において、ＭＰＵ２０２により任意に
設定されたアドレスＡは、エリア分割レジスタ１５に格
納され、このエリア分割レジスタ１５に格納されたアド
レスＡは、アドレスバス３００ａから与えられるアドレ
スＢとコンパレータ１６で比較される。
設定されたアドレスＡは、エリア分割レジスタ１５に格
納され、このエリア分割レジスタ１５に格納されたアド
レスＡは、アドレスバス３００ａから与えられるアドレ
スＢとコンパレータ１６で比較される。
【００３６】ここで、Ｂ＜Ａであれば、セレクタ１２
は、ＳＥＬ＝０として、デコーダ１１から出力されるア
ドレス「Ｈ２０００」〜「Ｈ３ＦＦＦ」に対応する出力
を外部ＤＰＲＡＭ２０を選択する外部ＤＰＲＡＭセレク
ト信号を出力し、Ｂ≧Ａであれば、セレクタ１２は、Ｓ
ＥＬ＝１として、デコーダ１１から出力されるアドレス
「Ｈ２０００」〜「Ｈ３ＦＦＦ」に対応する出力を内部
ＲＡＭ１４ｂまたは外部ＳＲＡＭ３０外部ＤＰＲＡＭ２
０を選択する内部ＲＡＭまたは外部ＳＲＡＭセレクト信
号を出力する。
は、ＳＥＬ＝０として、デコーダ１１から出力されるア
ドレス「Ｈ２０００」〜「Ｈ３ＦＦＦ」に対応する出力
を外部ＤＰＲＡＭ２０を選択する外部ＤＰＲＡＭセレク
ト信号を出力し、Ｂ≧Ａであれば、セレクタ１２は、Ｓ
ＥＬ＝１として、デコーダ１１から出力されるアドレス
「Ｈ２０００」〜「Ｈ３ＦＦＦ」に対応する出力を内部
ＲＡＭ１４ｂまたは外部ＳＲＡＭ３０外部ＤＰＲＡＭ２
０を選択する内部ＲＡＭまたは外部ＳＲＡＭセレクト信
号を出力する。
【００３７】これにより、ＭＰＵメモリマップの「サイ
クリックデータエリア」のアドレス「Ｈ２０００」から
アドレスＡまでは外部ＤＰＲＡＭ２０に割り付けられ、
アドレスＡからアドレス「Ｈ３ＦＦＦ」までは内部ＲＡ
Ｍ１４ｂまたは外部ＳＲＡＭ３０に割り付けられる。
クリックデータエリア」のアドレス「Ｈ２０００」から
アドレスＡまでは外部ＤＰＲＡＭ２０に割り付けられ、
アドレスＡからアドレス「Ｈ３ＦＦＦ」までは内部ＲＡ
Ｍ１４ｂまたは外部ＳＲＡＭ３０に割り付けられる。
【００３８】このような構成によると、同一ユニットの
サイクリックデータの内、チャネル間同期の必要のない
ものを高速にデータ変換する制御が可能になる。つま
り、ユニット単位ではなく、エリア毎に同期／非同期デ
ータを選択できることになる。
サイクリックデータの内、チャネル間同期の必要のない
ものを高速にデータ変換する制御が可能になる。つま
り、ユニット単位ではなく、エリア毎に同期／非同期デ
ータを選択できることになる。
【００３９】
【発明の効果】以上説明したようにこの発明によれば、
共有メモリを構成する内部メモリと外部メモリの各エリ
アを入出力ユニットの仕様に対応して任意に選択できる
ように構成したので、Ｉ／Ｏユニットの要求仕様に対応
して共有メモリを有効に使用することができ、コスト的
にも無駄がなくなるという効果を奏する。
共有メモリを構成する内部メモリと外部メモリの各エリ
アを入出力ユニットの仕様に対応して任意に選択できる
ように構成したので、Ｉ／Ｏユニットの要求仕様に対応
して共有メモリを有効に使用することができ、コスト的
にも無駄がなくなるという効果を奏する。
【図１】この発明に係わるプログラマブルコントローラ
の一実施例で採用される共有メモリの概略構成を示した
ブロック図。
の一実施例で採用される共有メモリの概略構成を示した
ブロック図。
【図２】図１に示したＩ／Ｆ−ＡＳＩＣの詳細構成を示
したブロック図。
したブロック図。
【図３】ＭＰＵのメモリマップの各エリアを共有メモリ
の各エリアに割り付ける状態を示した図。
の各エリアに割り付ける状態を示した図。
【図４】ＭＰＵのメモリマップの「サイクリックデータ
エリア」を同期エリアと非同期エリアに分割して共有メ
モリに与えるように構成したこの発明の他の実施例を示
したブロック図。
エリア」を同期エリアと非同期エリアに分割して共有メ
モリに与えるように構成したこの発明の他の実施例を示
したブロック図。
【図５】ＭＰＵのメモリマップの「サイクリックデータ
エリア」を同期エリアと非同期エリアに分割した状態を
示す図。
エリア」を同期エリアと非同期エリアに分割した状態を
示す図。
【図６】ＣＰＵユニットとＩ／Ｏユニットとの間にデー
タ交換用の共有メモリを有するプログラマブルコントロ
ーラの従来例を示すブロック図。
タ交換用の共有メモリを有するプログラマブルコントロ
ーラの従来例を示すブロック図。
【図７】ＣＰＵユニットとＩ／Ｏユニットとの間にデー
タ交換用の共有メモリを有するプログラマブルコントロ
ーラの他の従来例を示すブロック図。
タ交換用の共有メモリを有するプログラマブルコントロ
ーラの他の従来例を示すブロック図。
１０ インタフェース−エイシック（Ｉ／Ｆ−ＡＳＩ
Ｃ） １１ デコーダ １２ セレクタ １３ デコーダ １４ ＡＳＩＣ内部ＲＡＭ １５ エリア分割レジスタ １６ コンパレータ ２０ デュアルポートランダムアクセスメモリ（ＤＰ
ＲＡＭ） ３０ スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ） １００ 中央演算処理ユニット（ＣＰＵユニット） １０１ バスインタフェース（バスＩ／Ｆ） １０２ マイクロプロセッサユニット（ＭＰＵ） １０３ ワークメモリ ２００ 入出力ユニット（Ｉ／Ｏユニット） ２０１ バスインタフェース（バスＩ／Ｆ） ２０２ マイクロプロセッサユニット（ＭＰＵ） ２０３ ワークメモリ ２０４ システムメモリ ２０５ 共有メモリ
Ｃ） １１ デコーダ １２ セレクタ １３ デコーダ １４ ＡＳＩＣ内部ＲＡＭ １５ エリア分割レジスタ １６ コンパレータ ２０ デュアルポートランダムアクセスメモリ（ＤＰ
ＲＡＭ） ３０ スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ） １００ 中央演算処理ユニット（ＣＰＵユニット） １０１ バスインタフェース（バスＩ／Ｆ） １０２ マイクロプロセッサユニット（ＭＰＵ） １０３ ワークメモリ ２００ 入出力ユニット（Ｉ／Ｏユニット） ２０１ バスインタフェース（バスＩ／Ｆ） ２０２ マイクロプロセッサユニット（ＭＰＵ） ２０３ ワークメモリ ２０４ システムメモリ ２０５ 共有メモリ
Claims (6)
- 【請求項１】 ユーザプログラムを実行する中央演算処
理ユニットと、 上記中央演算処理ユニットにバスを介して接続された入
出力ユニットと、 上記中央演算処理ユニットと上記入出力ユニットとの間
のデータ交換を行うデータ交換用の共有メモリと、 を具備するプログラマブルコントローラにおいて、 上記共有メモリを内部メモリと外部メモリから構成し、 上記内部メモリと外部メモリの各エリアを入出力ユニッ
トの仕様に対応して選択可能に構成したことを特徴とす
るプログラマブルコントローラ。 - 【請求項２】 上記内部メモリは、各エリアを選択する
セレクタ内蔵のシングルポートメモリから構成されるこ
とを特徴とする請求項１記載のプログラマブルコントロ
ーラ。 - 【請求項３】 上記外部メモリは、シングルポートメモ
リから構成されることを特徴とする請求項１記載のプロ
グラマブルコントローラ。 - 【請求項４】 上記外部メモリは、中央演算処理ユニッ
トと入出力ユニットの双方から同時アクセス可能なデュ
アルポートメモリから構成されることを特徴とする請求
項１記載のプログラマブルコントローラ。 - 【請求項５】 上記共有メモリは、複数の実メモリを構
成し、中央演算処理ユニットおよび入出力ユニットのマ
イクロプロセッサユニットのメモリマップ上に割り付け
られた複数の共有メモリエリアを上記複数の実メモリに
任意に割り当てることを特徴とする請求項１記載のプロ
グラマブルコントローラ。 - 【請求項６】 上記共有メモリは、与えられたアドレス
と任意に設定されるエリア分割アドレスとの比較に対応
して同期データが割り付けられた同期エリアと非同期デ
ータが割り付けられた非同期エリアを任意に選択するこ
とを特徴とする請求項１記載のプログラマブルコントロ
ーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14061793A JPH06348314A (ja) | 1993-06-11 | 1993-06-11 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14061793A JPH06348314A (ja) | 1993-06-11 | 1993-06-11 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348314A true JPH06348314A (ja) | 1994-12-22 |
Family
ID=15272878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14061793A Withdrawn JPH06348314A (ja) | 1993-06-11 | 1993-06-11 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348314A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8886915B2 (en) | 2008-03-27 | 2014-11-11 | Samsung Electronics Co., Ltd. | Multiprocessor system having direct transfer function for program status information in multilink architecture |
| CN111176227A (zh) * | 2019-12-06 | 2020-05-19 | 南京国电南自维美德自动化有限公司 | 一种控制任务与输入输出数据同步触发的实现系统及方法 |
-
1993
- 1993-06-11 JP JP14061793A patent/JPH06348314A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8886915B2 (en) | 2008-03-27 | 2014-11-11 | Samsung Electronics Co., Ltd. | Multiprocessor system having direct transfer function for program status information in multilink architecture |
| CN111176227A (zh) * | 2019-12-06 | 2020-05-19 | 南京国电南自维美德自动化有限公司 | 一种控制任务与输入输出数据同步触发的实现系统及方法 |
| CN111176227B (zh) * | 2019-12-06 | 2021-09-28 | 南京国电南自维美德自动化有限公司 | 一种控制任务与输入输出数据同步触发的实现系统及方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |