JPH06348671A - プログラム転送方式 - Google Patents
プログラム転送方式Info
- Publication number
- JPH06348671A JPH06348671A JP16012293A JP16012293A JPH06348671A JP H06348671 A JPH06348671 A JP H06348671A JP 16012293 A JP16012293 A JP 16012293A JP 16012293 A JP16012293 A JP 16012293A JP H06348671 A JPH06348671 A JP H06348671A
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- JP
- Japan
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- cpu
- program
- transfer
- local memory
- ram
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Abstract
(57)【要約】
【目的】 マルチプロセッサシステムに於いて、システ
ム立ち上げ時に、各ＣＰＵにプログラムを並列的に転送
することにより、特定のＣＰＵに長時間にわたって負荷
が集中しないようにする。 【構成】 各ＣＰＵ１−１〜１−３は、システム立ち上
げ時、対応する制御レジスタ５−ｉにローカルメモリア
ドレス，ＲＡＭアドレス，転送バイト数をセットする。
調停回路６は、転送要求があった各ＣＰＵに均等にプロ
グラムが転送されるように、１回のデータ転送サイクル
毎に、プログラムの転送先とするＣＰＵを決定する。転
送回路７は、調停回路６が転送先としたＣＰＵ１−ｉと
対応する制御レジスタ５−ｉの内容に基づいて、１回の
データ転送動作を行ない、ＲＡＭ８からローカルメモリ
２−ｉにプログラムを転送する。また、転送回路７は転
送先のＣＰＵ１−ｉに対応する制御レジスタ５−ｉの内
容を更新する。
ム立ち上げ時に、各ＣＰＵにプログラムを並列的に転送
することにより、特定のＣＰＵに長時間にわたって負荷
が集中しないようにする。 【構成】 各ＣＰＵ１−１〜１−３は、システム立ち上
げ時、対応する制御レジスタ５−ｉにローカルメモリア
ドレス，ＲＡＭアドレス，転送バイト数をセットする。
調停回路６は、転送要求があった各ＣＰＵに均等にプロ
グラムが転送されるように、１回のデータ転送サイクル
毎に、プログラムの転送先とするＣＰＵを決定する。転
送回路７は、調停回路６が転送先としたＣＰＵ１−ｉと
対応する制御レジスタ５−ｉの内容に基づいて、１回の
データ転送動作を行ない、ＲＡＭ８からローカルメモリ
２−ｉにプログラムを転送する。また、転送回路７は転
送先のＣＰＵ１−ｉに対応する制御レジスタ５−ｉの内
容を更新する。
Description
【０００１】
【産業上の利用分野】本発明は複数のＣＰＵと、各ＣＰ
Ｕによって共用される外部記憶装置とを有するマルチプ
ロセッサシステムに於いて、システム立ち上げ時に外部
記憶装置から各ＣＰＵにプログラムを転送するプログラ
ム転送方式に関する。
Ｕによって共用される外部記憶装置とを有するマルチプ
ロセッサシステムに於いて、システム立ち上げ時に外部
記憶装置から各ＣＰＵにプログラムを転送するプログラ
ム転送方式に関する。
【０００２】
【従来の技術】複数のＣＰＵを有するマルチプロセッサ
システムに於いては、システム立ち上げ時に、各ＣＰＵ
が共有する外部記憶装置から各ＣＰＵのローカルメモリ
にプログラムを転送（初期プログラムロード）するとい
うことが従来から行なわれている。
システムに於いては、システム立ち上げ時に、各ＣＰＵ
が共有する外部記憶装置から各ＣＰＵのローカルメモリ
にプログラムを転送（初期プログラムロード）するとい
うことが従来から行なわれている。
【０００３】例えば、図４に示すようなマルチプロセッ
サシステムに於いては、以下のようにしてプログラムを
転送している。尚、図４に示したマルチプロセッサシス
テムは、それぞれがローカルメモリ４２−１〜４２−３
を有するＣＰＵ４１−１〜４１−３と、レジスタ４４及
びＲＡＭ４５を有する外部記憶装置４３と、セマフォ４
７が設けられた共通メモリ４６と、バスアービタ４８
と、ＣＰＵ４１−１〜４１−３，外部記憶装置４３及び
共通メモリ４６を接続する共通バス４９から構成されて
いる。
サシステムに於いては、以下のようにしてプログラムを
転送している。尚、図４に示したマルチプロセッサシス
テムは、それぞれがローカルメモリ４２−１〜４２−３
を有するＣＰＵ４１−１〜４１−３と、レジスタ４４及
びＲＡＭ４５を有する外部記憶装置４３と、セマフォ４
７が設けられた共通メモリ４６と、バスアービタ４８
と、ＣＰＵ４１−１〜４１−３，外部記憶装置４３及び
共通メモリ４６を接続する共通バス４９から構成されて
いる。
【０００４】システム立ち上げ時、各ＣＰＵ４１−１〜
４１−３は初期プログラムロードを行なうために、図５
に示すように、先ず、バスアービタ４８に対して共通バ
ス４９の使用要求を行なう (ステップＳ１１）。
４１−３は初期プログラムロードを行なうために、図５
に示すように、先ず、バスアービタ４８に対して共通バ
ス４９の使用要求を行なう (ステップＳ１１）。
【０００５】バスアービタ４８は、各ＣＰＵ４１−１〜
４１−３からバス使用要求が加えられると、その内の１
つに共通バス４９の使用権を与える。
４１−３からバス使用要求が加えられると、その内の１
つに共通バス４９の使用権を与える。
【０００６】今、例えば、ＣＰＵ４１−１が共通バス４
９の使用権を獲得したとすると (ステップＳ１２がＹＥ
Ｓ）、ＣＰＵ４１−１は、セマフォ４７の獲得を試みる
(ステップＳ１３）。
９の使用権を獲得したとすると (ステップＳ１２がＹＥ
Ｓ）、ＣＰＵ４１−１は、セマフォ４７の獲得を試みる
(ステップＳ１３）。
【０００７】そして、セマフォ４７の獲得に失敗した場
合 (ステップＳ１４がＮＯ）は、ＣＰＵ４１−１は、ス
テップＳ１１の処理に戻り、成功した場合 (ステップＳ
１４がＹＥＳ）は、ＲＡＭ４５に格納されているプログ
ラムを自ＣＰＵ内のローカルメモリ４２−１に転送する
(ステップＳ１５）。
合 (ステップＳ１４がＮＯ）は、ＣＰＵ４１−１は、ス
テップＳ１１の処理に戻り、成功した場合 (ステップＳ
１４がＹＥＳ）は、ＲＡＭ４５に格納されているプログ
ラムを自ＣＰＵ内のローカルメモリ４２−１に転送する
(ステップＳ１５）。
【０００８】ここで、プログラムの転送は、具体的には
次のようにして行なわれる。即ち、ＣＰＵ４１−１は、
先ず、転送しようとするプログラムの先頭アドレスの上
位ビットをレジスタ４４にセットし、下位ビットをＲＡ
Ｍ４５に与える。これにより、ＲＡＭ４５の上記上位ビ
ット，下位ビットによって示されるアドレスからプログ
ラムの先頭部分が読み出され、共通バス４９を介してＣ
ＰＵ４１−１に送られる。ＣＰＵ４１−１は送られてき
たプログラムの先頭部分をローカルメモリ４２−１に格
納し、共通バス４９の使用権を放棄する。
次のようにして行なわれる。即ち、ＣＰＵ４１−１は、
先ず、転送しようとするプログラムの先頭アドレスの上
位ビットをレジスタ４４にセットし、下位ビットをＲＡ
Ｍ４５に与える。これにより、ＲＡＭ４５の上記上位ビ
ット，下位ビットによって示されるアドレスからプログ
ラムの先頭部分が読み出され、共通バス４９を介してＣ
ＰＵ４１−１に送られる。ＣＰＵ４１−１は送られてき
たプログラムの先頭部分をローカルメモリ４２−１に格
納し、共通バス４９の使用権を放棄する。
【０００９】その後、ＣＰＵ４１−１は、バスアービタ
４８に対して共通バス４９の使用要求を行ない、共通バ
ス４９の使用権を得ると、ＲＡＭ４５に与える下位ビッ
トを＋１する。これにより、プログラムの次の部分がＲ
ＡＭ４５から読み出され、ＣＰＵ４１−１内のローカル
メモリ４２−１に書き込まれる。以下、ＣＰＵ４１−１
は、共通バス４９の使用権を得る毎に、ＲＡＭ４５に与
える下位ビットを順次＋１し、転送するプログラムの内
のレジスタ４４にセットした上位ビットによって示すこ
とが可能な部分を順次転送する。そして、上記上位ビッ
トによって示すことが可能な部分を全て転送すると、Ｃ
ＰＵ４１−１はレジスタ４４にセットされている上位ア
ドレスを更新し、以下前述したと同様にＲＡＭ４５に与
える下位ビットを順次更新する。
４８に対して共通バス４９の使用要求を行ない、共通バ
ス４９の使用権を得ると、ＲＡＭ４５に与える下位ビッ
トを＋１する。これにより、プログラムの次の部分がＲ
ＡＭ４５から読み出され、ＣＰＵ４１−１内のローカル
メモリ４２−１に書き込まれる。以下、ＣＰＵ４１−１
は、共通バス４９の使用権を得る毎に、ＲＡＭ４５に与
える下位ビットを順次＋１し、転送するプログラムの内
のレジスタ４４にセットした上位ビットによって示すこ
とが可能な部分を順次転送する。そして、上記上位ビッ
トによって示すことが可能な部分を全て転送すると、Ｃ
ＰＵ４１−１はレジスタ４４にセットされている上位ア
ドレスを更新し、以下前述したと同様にＲＡＭ４５に与
える下位ビットを順次更新する。
【００１０】上記した処理を繰り返し行なうことによ
り、プログラムの転送が完了すると、ＣＰＵ４１−１は
セマフォ４７を解放する (ステップＳ１６）。
り、プログラムの転送が完了すると、ＣＰＵ４１−１は
セマフォ４７を解放する (ステップＳ１６）。
【００１１】ＣＰＵ４１−１がセマフォ４７を解放する
と、ＣＰＵ４１−２，４１−３の内の一方（ＣＰＵ４１
−２とする）がセマフォ４７を獲得し、前述したと同様
にしてプログラムの転送を行ない、ＣＰＵ４１−２のプ
ログラム転送が完了すると、ＣＰＵ４１−３がセマフォ
４７を獲得し、プログラムの転送を行なう。
と、ＣＰＵ４１−２，４１−３の内の一方（ＣＰＵ４１
−２とする）がセマフォ４７を獲得し、前述したと同様
にしてプログラムの転送を行ない、ＣＰＵ４１−２のプ
ログラム転送が完了すると、ＣＰＵ４１−３がセマフォ
４７を獲得し、プログラムの転送を行なう。
【００１２】
【発明が解決しようとする課題】上述した従来方式は、
システム立ち上げ時、マルチプロセッサシステムを構成
する各ＣＰＵが順次プログラムの転送を行なうため、全
てのＣＰＵがプログラムの転送を完了し、運用状態にな
るまでは、それ以前にプログラムの転送を完了し、運用
状態になっているＣＰＵが長時間にわたって高負荷にな
るという問題があった。即ち、早くプログラムの転送が
終了したＣＰＵが長時間にわたって高負荷になるという
問題があった。
システム立ち上げ時、マルチプロセッサシステムを構成
する各ＣＰＵが順次プログラムの転送を行なうため、全
てのＣＰＵがプログラムの転送を完了し、運用状態にな
るまでは、それ以前にプログラムの転送を完了し、運用
状態になっているＣＰＵが長時間にわたって高負荷にな
るという問題があった。即ち、早くプログラムの転送が
終了したＣＰＵが長時間にわたって高負荷になるという
問題があった。
【００１３】本発明の目的は、マルチプロセッサシステ
ムの立ち上げ時に、特定のＣＰＵが長時間にわたって高
負荷になることを防止できるプログラム転送方式を提供
することにある。
ムの立ち上げ時に、特定のＣＰＵが長時間にわたって高
負荷になることを防止できるプログラム転送方式を提供
することにある。
【００１４】
【課題を解決するための手段】本発明は上記目的を達成
するため、それぞれがローカルメモリを有する複数のＣ
ＰＵと、該各ＣＰＵと共用バスを介して接続された外部
記憶装置とを備えたマルチプロセッサシステムのシステ
ム立ち上げ時に、前記外部記憶装置から前記各ＣＰＵの
ローカルメモリにプログラムを転送するプログラム転送
方式に於いて、前記外部記憶装置に、プログラムが格納
されるメモリと、前記各ＣＰＵに対応して設けられ、ロ
ーカルメモリアドレス，ＲＡＭアドレス及び転送量がセ
ットされる複数の制御レジスタと、一定量のプログラム
の転送が行なわれる毎に、対応する制御レジスタにセッ
トされている転送量が零でないＣＰＵに対するプログラ
ムの転送が均等に行なわれるようにプログラムの転送先
となるＣＰＵを決定する調停回路と、前記共通バスの使
用権を獲得することにより、前記調停回路で決定された
ＣＰＵと対応する制御レジスタにセットされているロー
カルメモリアドレス及びＲＡＭアドレスに基づいて、前
記ＲＡＭから前記調停回路で決定されたＣＰＵ内のロー
カルメモリへ前記一定量のプログラムを転送すると共
に、前記制御レジスタの内容を更新する転送回路とを設
け、前記各ＣＰＵは、システム立ち上げ時、前記共通バ
スの使用権を獲得することにより、自ＣＰＵに対応する
前記制御レジスタにローカルメモリアドレス，ＲＡＭア
ドレス及び転送量をセットするように構成したものであ
る。
するため、それぞれがローカルメモリを有する複数のＣ
ＰＵと、該各ＣＰＵと共用バスを介して接続された外部
記憶装置とを備えたマルチプロセッサシステムのシステ
ム立ち上げ時に、前記外部記憶装置から前記各ＣＰＵの
ローカルメモリにプログラムを転送するプログラム転送
方式に於いて、前記外部記憶装置に、プログラムが格納
されるメモリと、前記各ＣＰＵに対応して設けられ、ロ
ーカルメモリアドレス，ＲＡＭアドレス及び転送量がセ
ットされる複数の制御レジスタと、一定量のプログラム
の転送が行なわれる毎に、対応する制御レジスタにセッ
トされている転送量が零でないＣＰＵに対するプログラ
ムの転送が均等に行なわれるようにプログラムの転送先
となるＣＰＵを決定する調停回路と、前記共通バスの使
用権を獲得することにより、前記調停回路で決定された
ＣＰＵと対応する制御レジスタにセットされているロー
カルメモリアドレス及びＲＡＭアドレスに基づいて、前
記ＲＡＭから前記調停回路で決定されたＣＰＵ内のロー
カルメモリへ前記一定量のプログラムを転送すると共
に、前記制御レジスタの内容を更新する転送回路とを設
け、前記各ＣＰＵは、システム立ち上げ時、前記共通バ
スの使用権を獲得することにより、自ＣＰＵに対応する
前記制御レジスタにローカルメモリアドレス，ＲＡＭア
ドレス及び転送量をセットするように構成したものであ
る。
【００１５】
【作用】システム立ち上げ時、各ＣＰＵは、共通バスの
使用権を獲得することにより、自ＣＰＵと対応する制御
レジスタにローカルメモリアドレス，ＲＡＭアドレス，
転送量をセットする。
使用権を獲得することにより、自ＣＰＵと対応する制御
レジスタにローカルメモリアドレス，ＲＡＭアドレス，
転送量をセットする。
【００１６】調停回路は、一定量のプログラムの転送が
行なわれる毎に、対応する制御レジスタにセットされて
いる転送量が零でないＣＰＵに対するプログラムの転送
が均等に行なわれるようにプログラムの転送先となるＣ
ＰＵを決定する。
行なわれる毎に、対応する制御レジスタにセットされて
いる転送量が零でないＣＰＵに対するプログラムの転送
が均等に行なわれるようにプログラムの転送先となるＣ
ＰＵを決定する。
【００１７】転送回路は、共通バスの使用権を獲得する
と、調停回路が決定したＣＰＵに対応する制御レジスタ
にセットされているローカルメモリアドレス及びＲＡＭ
アドレスに基づいて、ＲＡＭから調停回路が決定したＣ
ＰＵ内のローカルメモリに一定量のプログラムを転送
し、更に、対応する制御レジスタの内容を更新する。
と、調停回路が決定したＣＰＵに対応する制御レジスタ
にセットされているローカルメモリアドレス及びＲＡＭ
アドレスに基づいて、ＲＡＭから調停回路が決定したＣ
ＰＵ内のローカルメモリに一定量のプログラムを転送
し、更に、対応する制御レジスタの内容を更新する。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００１９】図１は本発明の実施例のブロック図であ
り、複数のＣＰＵ１−１〜１−３と、外部記憶装置４
と、共通メモリ９と、バスアービタ１０と、共通バス１
１とから構成されている。
り、複数のＣＰＵ１−１〜１−３と、外部記憶装置４
と、共通メモリ９と、バスアービタ１０と、共通バス１
１とから構成されている。
【００２０】外部記憶装置４，共通メモリ９は共通バス
１１を介して各ＣＰＵ１−１〜１−３からアクセス可能
になっている。
１１を介して各ＣＰＵ１−１〜１−３からアクセス可能
になっている。
【００２１】各ＣＰＵ１−１〜１−３は、それぞれロー
カルメモリ２−１〜２−３と、自ＣＰＵ１−１〜１−３
のＣＰＵ番号が設定されたレジスタ３−１〜３−３とを
有している。
カルメモリ２−１〜２−３と、自ＣＰＵ１−１〜１−３
のＣＰＵ番号が設定されたレジスタ３−１〜３−３とを
有している。
【００２２】外部記憶装置４は、各ＣＰＵ１−１〜１−
３に対応した制御レジスタ５−１〜５−３と、調停回路
６と、転送回路７と、各ＣＰＵ１−１〜１−３に転送す
るプログラムが格納されたＲＡＭ８とを有している。
３に対応した制御レジスタ５−１〜５−３と、調停回路
６と、転送回路７と、各ＣＰＵ１−１〜１−３に転送す
るプログラムが格納されたＲＡＭ８とを有している。
【００２３】ＣＰＵ１−１に対応した制御レジスタ５−
１には、図２に示すように、ローカルメモリ２−１に於
けるプログラム格納部分の先頭アドレス（ローカルメモ
リアドレス）５１−１と、ＲＡＭ８に格納されているプ
ログラムの内、ＣＰＵ１−１に転送するプログラムの先
頭アドレス（ＲＡＭアドレス）５２−１と、転送バイト
数５３−１とがセットされる。制御レジスタ５−２，５
−３についても同様の情報がセットされる。尚、以下の
説明に於いては、制御レジスタ５−ｉ（１≦ｉ≦３）に
セットされるローカルメモリアドレス，ＲＡＭアドレ
ス，転送バイト数をそれぞれ５１−ｉ，５２−ｉ，５３
−ｉと表す。
１には、図２に示すように、ローカルメモリ２−１に於
けるプログラム格納部分の先頭アドレス（ローカルメモ
リアドレス）５１−１と、ＲＡＭ８に格納されているプ
ログラムの内、ＣＰＵ１−１に転送するプログラムの先
頭アドレス（ＲＡＭアドレス）５２−１と、転送バイト
数５３−１とがセットされる。制御レジスタ５−２，５
−３についても同様の情報がセットされる。尚、以下の
説明に於いては、制御レジスタ５−ｉ（１≦ｉ≦３）に
セットされるローカルメモリアドレス，ＲＡＭアドレ
ス，転送バイト数をそれぞれ５１−ｉ，５２−ｉ，５３
−ｉと表す。
【００２４】調停回路６は、１回のデータ転送サイクル
毎にラウンドロビン方式で、プログラムの転送を行なう
ＣＰＵを決定し、転送回路７に対して上記ＣＰＵへプロ
グラムを転送することを指示する機能を有する。尚、本
実施例では、１回のデータ転送サイクルで１バイト分の
プログラムが転送されるとする。
毎にラウンドロビン方式で、プログラムの転送を行なう
ＣＰＵを決定し、転送回路７に対して上記ＣＰＵへプロ
グラムを転送することを指示する機能を有する。尚、本
実施例では、１回のデータ転送サイクルで１バイト分の
プログラムが転送されるとする。
【００２５】転送回路７は、調停回路６からプログラム
の転送が指示されることにより、ＲＡＭ８に格納されて
いるプログラムを１バイト分、指示されたＣＰＵ内のロ
ーカルメモリに転送する機能を有する。
の転送が指示されることにより、ＲＡＭ８に格納されて
いるプログラムを１バイト分、指示されたＣＰＵ内のロ
ーカルメモリに転送する機能を有する。
【００２６】図３はＣＰＵ１−１〜１−３の処理例を示
す流れ図であり、以下各図を参照して動作を説明する。
す流れ図であり、以下各図を参照して動作を説明する。
【００２７】システム立ち上げ時、各ＣＰＵ１−１〜１
−３は、初期プログラムロードを行なうため、図３に示
すように、バスアービタ１０に対して共通バス１１の使
用要求を行なう (ステップＳ１）。
−３は、初期プログラムロードを行なうため、図３に示
すように、バスアービタ１０に対して共通バス１１の使
用要求を行なう (ステップＳ１）。
【００２８】バスアービタ１０は、各ＣＰＵ１−１〜１
−３から使用要求が行なわれると、その内の１つに共通
バス１１の使用権を与える。
−３から使用要求が行なわれると、その内の１つに共通
バス１１の使用権を与える。
【００２９】今、例えば、ＣＰＵ１−１に共通バス１１
の使用権が与えられたとすると (ステップＳ２）、ＣＰ
Ｕ１−１はレジスタ３−１の内容を読み込み、自ＣＰＵ
のＣＰＵ番号を獲得する (ステップＳ３）。
の使用権が与えられたとすると (ステップＳ２）、ＣＰ
Ｕ１−１はレジスタ３−１の内容を読み込み、自ＣＰＵ
のＣＰＵ番号を獲得する (ステップＳ３）。
【００３０】その後、ＣＰＵ１−１は、外部記憶装置４
内の制御レジスタ５−１〜５−３の内、ステップＳ３で
取得したＣＰＵ番号に対応した制御レジスタ５−１に、
ローカルメモリアドレス５１−１，ＲＡＭアドレス５２
−１及び転送バイト数５３−１をセットし、共通バス１
１の使用権を放棄する (ステップＳ４）。
内の制御レジスタ５−１〜５−３の内、ステップＳ３で
取得したＣＰＵ番号に対応した制御レジスタ５−１に、
ローカルメモリアドレス５１−１，ＲＡＭアドレス５２
−１及び転送バイト数５３−１をセットし、共通バス１
１の使用権を放棄する (ステップＳ４）。
【００３１】調停回路４は、制御レジスタ５−１〜５−
３の転送バイト数５３−１〜５３−３を循環的に参照し
ており、転送バイト数が「０」でない制御レジスタ５−
ｉを検出すると、転送回路７に対して制御レジスタ５−
ｉと対応するＣＰＵ１−ｉ内のローカルメモリ２−ｉに
プログラムを１バイト転送することを指示する。この例
では、ＣＰＵ１−１に対応する制御レジスタ５−１の転
送バイト数５３−１のみが「０」でなくなったので、調
停回路４は、転送回路７に対してＣＰＵ１−１内のロー
カルメモリ２−１へのプログラム転送を指示することに
なる。
３の転送バイト数５３−１〜５３−３を循環的に参照し
ており、転送バイト数が「０」でない制御レジスタ５−
ｉを検出すると、転送回路７に対して制御レジスタ５−
ｉと対応するＣＰＵ１−ｉ内のローカルメモリ２−ｉに
プログラムを１バイト転送することを指示する。この例
では、ＣＰＵ１−１に対応する制御レジスタ５−１の転
送バイト数５３−１のみが「０」でなくなったので、調
停回路４は、転送回路７に対してＣＰＵ１−１内のロー
カルメモリ２−１へのプログラム転送を指示することに
なる。
【００３２】この指示を受けると、転送回路７はバスア
ービタ１０に対して共通バス１１の使用要求を行なう。
ービタ１０に対して共通バス１１の使用要求を行なう。
【００３３】この時、バスアービタ１０には、ＣＰＵ１
−２，１−３からの使用要求が既に加えられているの
で、転送回路７には共通バス１１の使用権は与えられ
ず、ＣＰＵ１−２或いはＣＰＵ１−３に使用権が与えら
れることになる。
−２，１−３からの使用要求が既に加えられているの
で、転送回路７には共通バス１１の使用権は与えられ
ず、ＣＰＵ１−２或いはＣＰＵ１−３に使用権が与えら
れることになる。
【００３４】共通バス１１の使用権が与えられたＣＰＵ
１−２或いはＣＰＵ１−３は、前述したＣＰＵ１−１と
同様に、自ＣＰＵ１−２，１−３に対応する制御レジス
タ５−２，５−３にローカルメモリアドレス，ＲＡＭア
ドレス，転送バイト数をセットする（ステップＳ１〜Ｓ
４）。
１−２或いはＣＰＵ１−３は、前述したＣＰＵ１−１と
同様に、自ＣＰＵ１−２，１−３に対応する制御レジス
タ５−２，５−３にローカルメモリアドレス，ＲＡＭア
ドレス，転送バイト数をセットする（ステップＳ１〜Ｓ
４）。
【００３５】上述したようにして全てのＣＰＵ１−１〜
１−３が対応する制御レジスタ５−１〜５−３に、ロー
カルメモリアドレス，ＲＡＭアドレス，転送バイト数を
セットすると、バスアービタ１０は転送回路７に共通バ
ス１１の使用権を与える。
１−３が対応する制御レジスタ５−１〜５−３に、ロー
カルメモリアドレス，ＲＡＭアドレス，転送バイト数を
セットすると、バスアービタ１０は転送回路７に共通バ
ス１１の使用権を与える。
【００３６】転送回路７は、共通バス１１の使用権が与
えられると、調停回路６から指示されているＣＰＵ１−
１内のローカルメモリ２−１にプログラムを転送するた
めに、ＣＰＵ１−１に対応する制御レジスタ５−１を参
照する。
えられると、調停回路６から指示されているＣＰＵ１−
１内のローカルメモリ２−１にプログラムを転送するた
めに、ＣＰＵ１−１に対応する制御レジスタ５−１を参
照する。
【００３７】そして、制御レジスタ５−１内にセットさ
れているＲＡＭアドレス５２−１によって示されるＲＡ
Ｍ８のアドレスからプログラムを１バイト分取り出して
共通バス１１に出力すると共に、制御レジスタ５−１内
にセットされているローカルメモリアドレス５１−１を
共通バス１１に出力する。これにより、ＲＡＭ８から取
り出された１バイト分のプログラムがローカルメモリ２
−１に書き込まれる。
れているＲＡＭアドレス５２−１によって示されるＲＡ
Ｍ８のアドレスからプログラムを１バイト分取り出して
共通バス１１に出力すると共に、制御レジスタ５−１内
にセットされているローカルメモリアドレス５１−１を
共通バス１１に出力する。これにより、ＲＡＭ８から取
り出された１バイト分のプログラムがローカルメモリ２
−１に書き込まれる。
【００３８】その後、転送回路７は、制御レジスタ５−
１にセットされているローカルメモリアドレス５１−
１，ＲＡＭアドレス５２−１を＋１すると共に、転送バ
イト数５３−１を−１する。更に、転送回路７は共通バ
ス１１の使用権を放棄すると共に、調停回路６に対して
１バイト分のプログラムの転送が終了したことを通知す
る。
１にセットされているローカルメモリアドレス５１−
１，ＲＡＭアドレス５２−１を＋１すると共に、転送バ
イト数５３−１を−１する。更に、転送回路７は共通バ
ス１１の使用権を放棄すると共に、調停回路６に対して
１バイト分のプログラムの転送が終了したことを通知す
る。
【００３９】この通知を受けると、調停回路６は、前回
参照した制御レジスタ５−１の次の制御レジスタ５−２
を参照する。この時、制御レジスタ５−２にセットされ
ている転送バイト数５３−２は「０」でないので、調停
回路６は転送回路７に対して制御レジスタ５−２と対応
するＣＰＵ１−２内のローカルメモリ２−２に１バイト
分のプログラムを転送することを指示する。もし、制御
レジスタ５−２にセットされている転送バイト数５３−
２が「０」であれば、調停回路６は次の制御レジスタ５
−３を参照し、同様の処理を行なう。
参照した制御レジスタ５−１の次の制御レジスタ５−２
を参照する。この時、制御レジスタ５−２にセットされ
ている転送バイト数５３−２は「０」でないので、調停
回路６は転送回路７に対して制御レジスタ５−２と対応
するＣＰＵ１−２内のローカルメモリ２−２に１バイト
分のプログラムを転送することを指示する。もし、制御
レジスタ５−２にセットされている転送バイト数５３−
２が「０」であれば、調停回路６は次の制御レジスタ５
−３を参照し、同様の処理を行なう。
【００４０】調停回路６から上記した指示を受けると、
転送回路７はＣＰＵ１−２に対応する制御レジスタ５−
２の内容に基づいて、１バイト分のプログラムをＲＡＭ
８からＣＰＵ１−２内のローカルメモリ２−２に転送す
る。
転送回路７はＣＰＵ１−２に対応する制御レジスタ５−
２の内容に基づいて、１バイト分のプログラムをＲＡＭ
８からＣＰＵ１−２内のローカルメモリ２−２に転送す
る。
【００４１】以下、前述したと同様の処理が繰り返し行
なわれ、各ＣＰＵ１−１〜１−３に循環的に、１バイト
ずつプログラムが転送される。尚、プログラムの転送が
終了したＣＰＵがある場合は、そのＣＰＵに対応する制
御レジスタにセットされている転送バイト数は「０」で
あり、調停回路６は、上記ＣＰＵに対するプログラムの
転送を転送回路７に指示することはないので、転送の終
了したＣＰＵを除いたＣＰＵに循環的に１バイトずつプ
ログラムが転送される。
なわれ、各ＣＰＵ１−１〜１−３に循環的に、１バイト
ずつプログラムが転送される。尚、プログラムの転送が
終了したＣＰＵがある場合は、そのＣＰＵに対応する制
御レジスタにセットされている転送バイト数は「０」で
あり、調停回路６は、上記ＣＰＵに対するプログラムの
転送を転送回路７に指示することはないので、転送の終
了したＣＰＵを除いたＣＰＵに循環的に１バイトずつプ
ログラムが転送される。
【００４２】そして、各制御レジスタ５−１〜５−３に
セットされている転送バイト数が全て「０」となること
により、全てのＣＰＵに対するプログラムの転送が終了
する。
セットされている転送バイト数が全て「０」となること
により、全てのＣＰＵに対するプログラムの転送が終了
する。
【００４３】
【発明の効果】以上説明したように、本発明は、各ＣＰ
Ｕに並列的にプログラムが転送されるようにしたもので
あり、各ＣＰＵの運用開始時刻（プログラムの転送完了
時刻）のばらつきを少ないものにすることができるの
で、従来方式のように、特定のＣＰＵ（早く運用状態に
なったＣＰＵ）が長時間にわたって高負荷になるという
ことがなくなる効果がある。
Ｕに並列的にプログラムが転送されるようにしたもので
あり、各ＣＰＵの運用開始時刻（プログラムの転送完了
時刻）のばらつきを少ないものにすることができるの
で、従来方式のように、特定のＣＰＵ（早く運用状態に
なったＣＰＵ）が長時間にわたって高負荷になるという
ことがなくなる効果がある。
【図１】本発明の実施例のブロック図である。
【図２】制御レジスタ５−１の内容例を示す図である。
【図３】ＣＰＵ１−１〜１−３の処理例を示す流れ図で
ある。
ある。
【図４】従来例のブロック図である。
【図５】ＣＰＵ４１−１〜４１−３の処理例を示す流れ
図である。
図である。
１−１〜１−３，４１−１〜４１−３…ＣＰＵ ２−１〜２−３，４２−１〜４２−３…ローカルメモリ ３−１〜３−３，４４…レジスタ ４，４３…外部記憶装置 ５−１〜５−３…制御レジスタ ６…調停回路 ７…転送回路 ８，４５…ＲＡＭ ９，４６…共通メモリ １０，４８…バスアービタ １１，４９…共通バス ４７…セマフォ
Claims (2)
- 【請求項１】 それぞれがローカルメモリを有する複数
のＣＰＵと、該各ＣＰＵと共通バスを介して接続された
外部記憶装置とを備えたマルチプロセッサシステムのシ
ステム立ち上げ時に、前記外部記憶装置から前記各ＣＰ
Ｕのローカルメモリにプログラムを転送するプログラム
転送方式に於いて、 前記外部記憶装置は、 プログラムが格納されるメモリと、 前記各ＣＰＵに対応して設けられ、ローカルメモリアド
レス，ＲＡＭアドレス及び転送量がセットされる複数の
制御レジスタと、 一定量のプログラムの転送が行なわれる毎に、対応する
制御レジスタにセットされている転送量が零でないＣＰ
Ｕに対するプログラムの転送が均等に行なわれるように
プログラムの転送先となるＣＰＵを決定する調停回路
と、 前記共通バスの使用権を獲得することにより、前記調停
回路で決定されたＣＰＵと対応する制御レジスタにセッ
トされているローカルメモリアドレス及びＲＡＭアドレ
スに基づいて、前記ＲＡＭから前記調停回路で決定され
たＣＰＵ内のローカルメモリへ前記一定量のプログラム
を転送すると共に、前記制御レジスタの内容を更新する
転送回路とを有し、 前記各ＣＰＵは、 システム立ち上げ時、前記共通バスの使用権を獲得する
ことにより、自ＣＰＵに対応する前記制御レジスタにロ
ーカルメモリアドレス，ＲＡＭアドレス及び転送量をセ
ットすることを特徴とするプログラム転送方式。 - 【請求項２】 前記各ＣＰＵが自ＣＰＵに対応する前記
制御レジスタにセットするローカルメモリアドレスは、
自ＣＰＵ内のローカルメモリのプログラム格納部分の先
頭アドレスを示し、ＲＡＭアドレスは、前記ＲＡＭから
転送しようとするプログラムの先頭アドレスを示すこと
を特徴とする請求項１記載のプログラム転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16012293A JP2507964B2 (ja) | 1993-06-04 | 1993-06-04 | プログラム転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16012293A JP2507964B2 (ja) | 1993-06-04 | 1993-06-04 | プログラム転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06348671A true JPH06348671A (ja) | 1994-12-22 |
| JP2507964B2 JP2507964B2 (ja) | 1996-06-19 |
Family
ID=15708348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16012293A Expired - Fee Related JP2507964B2 (ja) | 1993-06-04 | 1993-06-04 | プログラム転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507964B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0353455A3 (de) * | 1988-07-07 | 1990-02-28 | Siemens Aktiengesellschaft | Datenspeichereinrichtung mit mindestens einer Speicherplatte und einer Servoplatte sowie Verfahren zum Betrieb der Einrichtung |
| JP2007065753A (ja) * | 2005-08-29 | 2007-03-15 | Fujitsu Ten Ltd | 起動方法およびナビゲーション装置 |
-
1993
- 1993-06-04 JP JP16012293A patent/JP2507964B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0353455A3 (de) * | 1988-07-07 | 1990-02-28 | Siemens Aktiengesellschaft | Datenspeichereinrichtung mit mindestens einer Speicherplatte und einer Servoplatte sowie Verfahren zum Betrieb der Einrichtung |
| JP2007065753A (ja) * | 2005-08-29 | 2007-03-15 | Fujitsu Ten Ltd | 起動方法およびナビゲーション装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507964B2 (ja) | 1996-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |