JPH06349273A - 半導体記憶装置の出力回路 - Google Patents

半導体記憶装置の出力回路

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JPH06349273A
JPH06349273A JP5137578A JP13757893A JPH06349273A JP H06349273 A JPH06349273 A JP H06349273A JP 5137578 A JP5137578 A JP 5137578A JP 13757893 A JP13757893 A JP 13757893A JP H06349273 A JPH06349273 A JP H06349273A
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JP
Japan
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output
circuit
level
drive transistor
signal
Prior art date
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Withdrawn
Application number
JP5137578A
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English (en)
Inventor
Kazumasa Matsumi
一誠 松見
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 （修正有） 【目的】 ２ピン以上の出力端子を備える半導体記憶装
置において、電源・グランドノイズ発生を抑制し、ノイ
ズの低減を図る。 【構成】 ２ピン以上の出力端子Ｄｏｕｔ１，Ｄ
ｏｕｔ２を備える半導体記憶装置において、データバス
センスアンプの出力Ｄ１，Ｄ２を比較するデータ比較回
路Ｃと、第３の出力ドライブトランジスタＴｒ１３，Ｔ
ｒ２３と、前記データ比較回路Ｃの出力に基づき、第３
の出力ドライブトランジスタＴｒ１３，Ｔｒ２３のＯ
Ｎ，ＯＦＦを制御する第２の出力ドライバ制御回路ＤＣ
１２，ＤＣ２２を設けることにより、データバスのレベ
ル比較を行い、その論理をとることで、出力ドライバの
駆動能力を制御するようにしたので、電源・グランドノ
イズの発生を抑制し、ノイズの低減を図ることができ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の出力
回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、特開昭６２−１５０５８５号公報に記載される
ようなものがあった。図５はかかる従来のＣＭＯＳ記憶
回路の出力回路図、図６は図５の動作内部波形図であ
る。
【０００３】これらの図に示すように、まず、第１出力
回路制御信号φ31が“Ｌ”レベルの場合は、第２出力回
路制御信号φ32は常に“Ｈ”レベルに保たれるから、ノ
ードＮ31，Ｎ32及びノードＮ33，Ｎ34は出力回路入力信
号ＩＮに依らず、各々“Ｈ”レベル及び“Ｌ”レベルを
保持する。すなわち、ＰチャネルＭＯＳトランジスタＱ
31、Ｑ32及びＮチャネルＭＯＳトランジスタＱ33、Ｑ34
は、すべてＯＦＦになる。
【０００４】したがって、データ出力端子Ｄｏｕｔはハ
イインピーダンス状態になり、読み出しは禁止される。
次いで、第１出力回路制御信号φ31が“Ｌ”レベルから
“Ｈ”レベルに変化し読み出しが開始されると、第２出
力回路制御信号φ32は“Ｈ”レベルから“Ｌ”レベルに
変化し、インバータ回路Ａ31の延滞時間の後、再び
“Ｈ”レベル になるパルス信号になる。
【０００５】このように、データ出力端子Ｄｏｕｔの電
位は、出力回路入力信号ＩＮの電位で決定される。すな
わち、出力回路入力信号ＩＮが“Ｌ”レベルの場合、ノ
ードＮ31〜Ｎ34の電位は、図６に示すように、ノードＮ
31、Ｎ32は“Ｈ”レベルを保持し、ノードＮ33は“Ｌ”
レベルから“Ｈ”レベルに変化し、“Ｈ”レベルを保持
する。また、ノードＮ34は第２出力回路制御信号φ32の
パルス信号と同期して、一旦“Ｌ”レベルから“Ｈ”レ
ベルに変化した後、再び“Ｌ”レベルに変化する。した
がって、読み出し動作は、ＮチャネルＭＯＳトランジス
タＱ33、Ｑ34が共にＯＮする期間と、ＮチャネルＭＯＳ
トランジスタＱ33のみがＯＮする期間に分かれて行われ
る。以上の読み出し動作により、データ出力端子Ｄｏｕ
ｔには“Ｏ”データが伝達される。
【０００６】同様に、出力回路入力信号ＩＮが“Ｈ”レ
ベルの場合、ノードＮ33，Ｎ34は、“Ｌ”レベル保持
し、ノードＮ31は、“Ｈ”レベルから“Ｌ”レベルに変
化し、“Ｌ”レベルを保持する。また、ノードＮ32は、
第２出力回路制御信号φ32のパルス信号と同期して、一
旦、“Ｈ”レベルから“Ｌ”レベルに変化した後、再び
“Ｈ”レベルに変化する。したがって、読み出し動作
は、ＰチャネルＭＯＳトランジスタＱ31、Ｑ32が共にＯ
Ｎする期間と、ＰチャネルＭＯＳトランジスタＱ31のみ
がＯＮする期間に分かれて行われる。以上の読み出し動
作によりデータ出力端子Ｄｏｕｔには“１”データが伝
達される。
【０００７】このように、この種の出力回路において
は、出力トランジスタの制御をその出力端子に接続され
る出力回路入力信号ＩＮと第１出力回路制御信号φ31と
第２出力回路制御信号φ32とのタイミング制御により行
わせるものであった。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来構成の出力回路では、多出力デバイスに用いた場
合、特に全ての出力ピンが“Ｈ”又は“Ｌ”を出力する
場合、出力レベルがＶOHもしくは、ＶOLに達する前に、
電源、あるいはグランドに出力電流による落ち込み、あ
るいは浮きが発生し、アクセス遅延を招くという問題点
があった。更に、電源、グランドに発生したノイズは他
の回路の誤動作をまねくという問題点があった。
【０００９】本発明は、上記問題点を解決するために、
電源・グランドのノイズ発生を抑制し、電源・グランド
のノイズによる他の回路の誤動作を防止し得る半導体記
憶装置の出力回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、複数の出力端子を備える半導体記憶装置
の出力回路において、各々の出力端子に情報を伝達する
データバス同士のレベルを比較するレベル比較回路と、
各々のデータバスに接続されるラッチ回路と、各々のデ
ータバスの信号と出力イネーブル信号とのアンド論理出
力で構成する第１の出力制御信号を得るとともに、前記
ラッチ回路からの各々のデータバスの逆相信号と出力イ
ネーブル信号とのアンド論理出力で構成する第２の出力
制御信号とを得る第１の出力ドライバ制御回路と、前記
レベル比較回路の出力信号と前記第２の出力制御信号と
のアンド論理出力で構成する第２の出力ドライバ制御回
路と、前記第１の出力制御信号により、ＯＮ，ＯＦＦ制
御される第１の出力ドライブトランジスタと、前記第２
の出力制御信号により、ＯＮ，ＯＦＦ制御される第２の
出力ドライブトランジスタと、前記第２の出力ドライバ
制御回路の出力制御信号により、ＯＮ，ＯＦＦ制御され
る第３の出力ドライブトランジスタと、前記第１の出力
ドライブトランジスタ、第２の出力ドライブトランジス
タ及び第３の出力ドライブトランジスタに接続され、
“Ｈ”レベルもしくは“Ｌ”レベルに駆動される出力端
子を設けるようにしたものである。
【００１１】
【作用】本発明によれば、上記したように、２ピン以上
の出力端子を備える半導体記憶装置において、データバ
スセンスアンプの出力を比較するレベル比較回路と、第
３の出力ドライブトランジスタと、前記レベル比較回路
の出力に基づき、第３の出力ドライブトランジスタのＯ
Ｎ，ＯＦＦを制御する第２の出力ドライバ制御回路を設
けることにより、データバスのレベル比較を行い、その
論理をとることで、出力ドライバの駆動能力を制御する
ようにしたので、電源・グランドノイズの発生を抑制
し、ノイズの低減を図ることができる。
【００１２】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体記憶装置の出力回路図であって、出力が２ピン以上の
場合を示している。この図において、Ｄ1 ，Ｄ2 はそれ
ぞれ別のデータバスセンスアンプ出力であり、データバ
スセンスアンプ出力Ｄ1 は、ラッチ回路Ｌ1 及び第１の
出力ドライバ制御回路ＤＣ11に接続されるとともに、デ
ータ比較回路Ｃに接続されている。ここで、ラッチ回路
Ｌ1 は、並列に逆方向に接続されたインバータ回路１と
インバータ回路２とからなっており、第１の出力ドライ
バ制御回路ＤＣ11は、アンド回路４とアンド回路５とか
ら成り、該アンド回路４とアンド回路５の第１入力端子
に出力イネーブル信号φOEを入力するように構成されて
いる。また、データ比較回路ＣはＯＲ回路３から構成さ
れている。
【００１３】一方、データバスセンスアンプ出力Ｄ2 は
ラッチ回路Ｌ2 、及び第１の出力ドライバ制御回路ＤＣ
21に接続されるとともに、データ比較回路Ｃに接続され
る。ここで、ラッチ回路Ｌ2 は、並列に逆方向に接続さ
れたインバータ回路１とインバータ回路２とからなって
おり、第１の出力ドライバ制御回路ＤＣ21は、アンド回
路４とアンド回路５とから成り、該アンド回路４とアン
ド回路５の第１入力端子に出力イネーブル信号φOEを入
力するように構成されている。
【００１４】ラッチ回路Ｌ1 の出力は、第１の出力ドラ
イバ制御回路ＤＣ11のアンド回路５の第２入力端子に接
続され、第１の出力ドライバ制御回路ＤＣ11の出力ノー
ドＮ 11、及びＮ12は第１の出力ドライブトランジスタＴ
ｒ11、及び第２の出力ドライブトランジスタＴｒ12のゲ
ートにそれぞれ接続される。ラッチ回路Ｌ2 の出力は、
第１の出力ドライバ制御回路ＤＣ21のアンド回路５の第
２入力端子に接続され、第１の出力ドライバ制御回路Ｄ
Ｃ21の出力ノードＮ 21、及びＮ22は第１の出力ドライブ
トランジスタＴｒ21、及び第２の出力ドライブトランジ
スタＴｒ22のゲートにそれぞれ接続される。
【００１５】データ比較回路Ｃの出力ノードＮ31は、第
２の出力ドライバ制御回路ＤＣ12を構成するアンド回路
６の第２の入力端子に接続される。出力ノードＮ12、及
びＮ22はそれぞれアンド回路６からなる第２の出力ドラ
イバ制御回路ＤＣ12、及び第２の出力ドライバ制御回路
ＤＣ22の双方のアンド回路６の第１入力端子に接続され
る。第２の出力ドライバ制御回路ＤＣ12の出力ノードＮ
13は第３の出力ドライブトランジスタＴｒ13のゲートに
接続され、第２の出力ドライバ制御回路ＤＣ22の出力ノ
ードＮ23は第３の出力ドライブトランジスタＴｒ23のゲ
ートに接続される。
【００１６】ここで、出力ドライブトランジスタＴ
ｒ11，Ｔｒ12，Ｔｒ13，Ｔｒ21，Ｔｒ22，Ｔｒ23は、Ｎ
ＭＯＳトランジスタの出力ドライバであり、出力ドライ
ブトランジスタＴｒ11，Ｔｒ12，Ｔｒ13のドレインは全
て出力端子Ｄｏｕｔ1 に接続され、ソースはそれぞれＶ
ｃｃ，ＧＮＤ，ＧＮＤに接続される。同様に、出力ドラ
イブトランジスタＴｒ21，Ｔｒ22，Ｔｒ23のドレイン
は、全て出力端子Ｄｏｕｔ2 に接続され、ソースはそれ
ぞれＶｃｃ，ＧＮＤ，ＧＮＤに接続される。
【００１７】図２は図１の動作を説明するための波形図
であり、出力端子Ｄｏｕｔ1 、及びＤｏｕｔ2 が共に
“Ｌ”を出力する場合について説明する。まず、出力イ
ネーブル信号φOEは“Ｌ”であり、データバスセンスア
ンプの動作後、データバスセンスアンプ出力Ｄ1 ，Ｄ2
が共に“Ｌ”に変化すると、データ比較回路Ｃの働きに
より、出力ノードＮ31は“Ｌ”となって、第２の出力ド
ライバ制御回路ＤＣ12、及びＤＣ22をディセーブルする
ので、出力ノードＮ13、及びＮ23は“Ｌ”状態のまま、
すなわち、第３の出力ドライブトランジスタＴｒ13、及
びＴｒ23はＯＦＦ状態のままである。
【００１８】一方、出力イネーブル信号φOEが“Ｈ”に
変化すると、出力ノードＮ12、及びＮ22が“Ｈ”とな
り、第２の出力ドライブトランジスタＴｒ12、及びＴｒ
22がＯＮとなって、出力端子Ｄｏｕｔ1 ，Ｄｏｕｔ2 は
“Ｌ”レベルとなる。次に、図３は図１の動作を説明す
るための波形図であり、１つの出力端子のみ、ここで
は、出力端子Ｄｏｕｔ2 が“Ｌ”を出力する場合につい
て説明する。
【００１９】図３に示すように、出力イネーブル信号φ
OEが“Ｌ”状態にあり、データバスセンスアンプ出力Ｄ
1 が“Ｌ”から“Ｈ”へ、データバスセンスアンプ出力
Ｄ2が“Ｈ”から“Ｌ”へ変化し、その後、出力イネー
ブル信号φOEが“Ｌ”から“Ｈ”へ変化すると、出力ノ
ードＮ11及びＮ22は“Ｌ”から“Ｈ”へそれぞれ変化す
る。
【００２０】このとき、データバスセンスアンプ出力Ｄ
1 は“Ｈ”であるから、データ比較回路Ｃの出力ノード
Ｎ31は“Ｈ”のままである。出力ノードＮ11が“Ｈ”へ
変化することにより、第１の出力ドライブトランジスタ
Ｔｒ11がＯＮし、出力端子Ｄｏｕｔ1 は“Ｈ”となる一
方、出力ノードＮ22が“Ｈ”へ変化することにより、第
２の出力ドライブトランジスタＴｒ22がＯＮし、更に、
第２の出力ドライバ制御回路ＤＣ22の働きで、出力ノー
ドＮ23が“Ｈ”となり、第３の出力ドライブトランジス
タＴｒ23がＯＮして、出力端子Ｄｏｕｔ2 は“Ｌ”とな
る。
【００２１】次いで、図４は図１の動作を説明するため
の波形図であり、２つの出力端子、つまり、出力端子Ｄ
ｏｕｔ1 ，Ｄｏｕｔ2 とも“Ｈ”を出力する場合であ
り、図３の出力端子Ｄｏｕｔ1 が“Ｈ” になる状況と
同様に、出力ノードＮ11，Ｎ21がともに“Ｈ”となっ
て、第１の出力ドライブトランジスタＴｒ11，Ｔｒ21が
ＯＮする一方、出力ノードＮ12，及びＮ22が“Ｌ”のま
まなので、出力ノードＮ13とＮ23はともに“Ｌ”であ
り、第２の出力ドライブトランジスタＴｒ12，第３の出
力ドライブトランジスタＴｒ13及び第２の出力ドライブ
トランジスタＴｒ22，第３の出力ドライブトランジスタ
Ｔｒ23はＯＦＦ状態のままであり、Ｄｏｕｔ1及びＤｏ
ｕｔ2 はともに“Ｈ”となる。
【００２２】この実施例では、“Ｌ”側出力のみについ
て述べたが、同様の構成で“Ｈ”側出力の場合にも適用
できることは言うまでもない。なお、本発明は上記実施
例に限定されるものではなく、本発明の趣旨に基づき種
々の変形が可能であり、それらを本発明の範囲から排除
するものではない。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、データバスのレベル比較を行い、その論理をと
ることで、出力ドライバの駆動能力を制御するようにし
たので、特に多出力ピンを有するデバイスにおいて、電
源・グランドノイズ発生を抑制し、ノイズの低減を図る
ことができる。
【図面の簡単な説明】
【図１】本発明の実施例を示す半導体記憶装置の出力回
路図である。
【図２】図１の動作を説明するための波形図であり、出
力端子Ｄｏｕｔ1 、及びＤｏｕｔ2 が共に“Ｌ”を出力
する場合の波形図である。
【図３】図１の動作を説明するための波形図であり、１
つの出力端子のみ、ここでは、出力端子Ｄｏｕｔ2 が
“Ｌ”を出力する場合の波形図である。
【図４】図１の動作を説明するための波形図であり、２
つの出力端子、つまり、出力端子Ｄｏｕｔ1 ，Ｄｏｕｔ
2 とも“Ｈ”を出力する場合の波形図である。
【図５】従来のＣＭＯＳ記憶回路の出力回路図である。
【図６】図５の動作内部波形図である。
【符号の説明】
１，２ インバータ回路 ３ ＯＲ回路 ４，５，６ アンド回路 Ｄ1 ，Ｄ2 データバスセンスアンプ出力 Ｌ1 ，Ｌ2 ラッチ回路 ＤＣ11，ＤＣ21 第１の出力ドライバ制御回路 ＤＣ12，ＤＣ22 第２の出力ドライバ制御回路 Ｃ データ比較回路 φOE 出力イネーブル信号 Ｎ11，Ｎ12，Ｎ13，Ｎ21，Ｎ22，Ｎ23，Ｎ31 出力ノ
ード Ｔｒ11，Ｔｒ21 第１の出力ドライブトランジスタ Ｔｒ12，Ｔｒ22 第２の出力ドライブトランジスタ Ｔｒ13，Ｔｒ23 第３の出力ドライブトランジスタ Ｄｏｕｔ1 ，Ｄｏｕｔ2 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 複数の出力端子を備える半導体記憶装置
    の出力回路において、（ａ）各々の出力端子に情報を伝
    達するデータバス同士のレベルを比較するレベル比較回
    路と、（ｂ）各々のデータバスに接続されるラッチ回路
    と、（ｃ）各々のデータバスの信号と出力イネーブル信
    号とのアンド論理出力で構成する第１の出力制御信号を
    得るとともに、前記ラッチ回路からの各々のデータバス
    の逆相信号と出力イネーブル信号とのアンド論理出力で
    構成する第２の出力制御信号とを得る第１の出力ドライ
    バ制御回路と、（ｄ）前記レベル比較回路の出力信号と
    前記第２の出力制御信号とのアンド論理出力で構成する
    第２の出力ドライバ制御回路と、（ｅ）前記第１の出力
    制御信号により、ＯＮ，ＯＦＦ制御される第１の出力ド
    ライブトランジスタと、（ｆ）前記第２の出力制御信号
    により、ＯＮ，ＯＦＦ制御される第２の出力ドライブト
    ランジスタと、（ｇ）前記第２の出力ドライバ制御回路
    の出力制御信号により、ＯＮ，ＯＦＦ制御される第３の
    出力ドライブトランジスタと、（ｈ）前記第１の出力ド
    ライブトランジスタ、第２の出力ドライブトランジスタ
    及び第３の出力ドライブトランジスタに接続され、
    “Ｈ”レベルもしくは“Ｌ”レベルに駆動される出力端
    子を具備することを特徴とする半導体記憶装置の出力回
    路。
JP5137578A 1993-06-08 1993-06-08 半導体記憶装置の出力回路 Withdrawn JPH06349273A (ja)

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