JPH06349959A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06349959A JPH06349959A JP5140818A JP14081893A JPH06349959A JP H06349959 A JPH06349959 A JP H06349959A JP 5140818 A JP5140818 A JP 5140818A JP 14081893 A JP14081893 A JP 14081893A JP H06349959 A JPH06349959 A JP H06349959A
- Authority
- JP
- Japan
- Prior art keywords
- external terminal
- package
- semiconductor device
- lead
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の静電対策となる技術を提供し、
半導体装置の処理速度の高速化或いは静電耐圧の向上を
達成する。 【構成】 パッケージ３の周辺部に、リード２の外部端
子２ｂの位置に対応した凹部３ａを形成し、形成した凹
部３ａ内にリード２の外部端子２ｂを収容し、外部端子
２ｂの端部をパッケージ３の外周面よりも内側に形成す
る。 【効果】 外部端子２ｂがパッケージ３から突出しない
ので、帯電物と接触することがなく、静電破壊に対する
強度が大幅に向上する。静電破壊の対策として設ける保
護回路を省略するもしくは簡素化することによって、半
導体装置が高速化しかつ半導体チップ１サイズの小型化
が達成される。
半導体装置の処理速度の高速化或いは静電耐圧の向上を
達成する。 【構成】 パッケージ３の周辺部に、リード２の外部端
子２ｂの位置に対応した凹部３ａを形成し、形成した凹
部３ａ内にリード２の外部端子２ｂを収容し、外部端子
２ｂの端部をパッケージ３の外周面よりも内側に形成す
る。 【効果】 外部端子２ｂがパッケージ３から突出しない
ので、帯電物と接触することがなく、静電破壊に対する
強度が大幅に向上する。静電破壊の対策として設ける保
護回路を省略するもしくは簡素化することによって、半
導体装置が高速化しかつ半導体チップ１サイズの小型化
が達成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、信号処理が高速の半導体装置或いは静電破壊の対策
が必要な半導体装置に適用して有効な技術に関するもの
である。
に、信号処理が高速の半導体装置或いは静電破壊の対策
が必要な半導体装置に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】半導体ウェハは、所定の素子及び回路を
形成するウェハプロセスの終了した後、個々の半導体チ
ップに切断され、通常半導体パッケ−ジ等に収容されて
製品となる。このようにして製造された半導体装置がプ
リント基板等に実装され機能を発揮する。
形成するウェハプロセスの終了した後、個々の半導体チ
ップに切断され、通常半導体パッケ−ジ等に収容されて
製品となる。このようにして製造された半導体装置がプ
リント基板等に実装され機能を発揮する。
【０００３】このパッケージ収容の際に、半導体チップ
とパッケージの外部端子とを電気的に接続するボンディ
ングが行われ、外部端子と半導体チップ内の素子とが導
通状態になる。素子と導通した外部端子に、静電気が帯
電した人間或いは搬送機器等の帯電物が接触すると、帯
電した静電気が放電し、サージ電圧による素子の静電破
壊が起こる。このような静電破壊を防止するために、半
導体チップの入出力部には回路保護抵抗，保護コンデン
サ或いはクランプダイオード等を用いた保護回路が設け
られ、サージ電圧が素子に印加されるのを防止してい
る。
とパッケージの外部端子とを電気的に接続するボンディ
ングが行われ、外部端子と半導体チップ内の素子とが導
通状態になる。素子と導通した外部端子に、静電気が帯
電した人間或いは搬送機器等の帯電物が接触すると、帯
電した静電気が放電し、サージ電圧による素子の静電破
壊が起こる。このような静電破壊を防止するために、半
導体チップの入出力部には回路保護抵抗，保護コンデン
サ或いはクランプダイオード等を用いた保護回路が設け
られ、サージ電圧が素子に印加されるのを防止してい
る。
【０００４】
【発明が解決しようとする課題】しかしながらこのよう
な保護回路を設けることによって、信号処理速度が低下
し、半導体装置高速化の障害となっている。また、高集
積に伴う素子の微細化によって、素子の静電耐圧は低下
する傾向にあり、それを補うためにより充分な対策を施
すこととなり、さらに速度の低下が著しくなる。
な保護回路を設けることによって、信号処理速度が低下
し、半導体装置高速化の障害となっている。また、高集
積に伴う素子の微細化によって、素子の静電耐圧は低下
する傾向にあり、それを補うためにより充分な対策を施
すこととなり、さらに速度の低下が著しくなる。
【０００５】このような問題を解決するために、新たな
静電対策が半導体装置に要求されている。
静電対策が半導体装置に要求されている。
【０００６】本発明の目的は、半導体装置の静電対策と
なる技術を提供し、半導体装置の処理速度の高速化或い
は静電耐圧の向上が可能な技術を提供することにある。
なる技術を提供し、半導体装置の処理速度の高速化或い
は静電耐圧の向上が可能な技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【０００９】パッケージの周辺部に、リードの外部端子
の位置に対応した凹部を形成し、形成した凹部内にリー
ドの外部端子を収容し、外部端子の端部をパッケージの
外周面よりも内側に形成する。
の位置に対応した凹部を形成し、形成した凹部内にリー
ドの外部端子を収容し、外部端子の端部をパッケージの
外周面よりも内側に形成する。
【００１０】
【作用】上述した手段によれば、半導体装置の外部端子
がパッケージの外周面から突出しないので、人体或いは
搬送機械等の帯電物と接触することがなくなり静電破壊
を防止できる。これによって、静電破壊の対策として設
ける保護回路を省略するもしくは簡素化することが可能
となり、このような省略または簡素化によって、半導体
装置が高速化しかつチップサイズの小型化が達成され
る。また、従来の保護回路を設ける構成とした場合に
は、静電破壊に対する強度が大幅に向上する。
がパッケージの外周面から突出しないので、人体或いは
搬送機械等の帯電物と接触することがなくなり静電破壊
を防止できる。これによって、静電破壊の対策として設
ける保護回路を省略するもしくは簡素化することが可能
となり、このような省略または簡素化によって、半導体
装置が高速化しかつチップサイズの小型化が達成され
る。また、従来の保護回路を設ける構成とした場合に
は、静電破壊に対する強度が大幅に向上する。
【００１１】以下、本発明の構成について、実施例とと
もに説明する。
もに説明する。
【００１２】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１３】
【実施例】（実施例１）本実施例の半導体装置は、リー
ドフレームを用い、樹脂モールドによってパッケージを
形成し、パッケージの四方の側面に外部端子を設けてい
る。
ドフレームを用い、樹脂モールドによってパッケージを
形成し、パッケージの四方の側面に外部端子を設けてい
る。
【００１４】図１は本発明の一実施例である半導体装置
を示す平面図、図２は図１中Ａ−Ａ線に沿った縦断面図
である。
を示す平面図、図２は図１中Ａ−Ａ線に沿った縦断面図
である。
【００１５】図中、１は半導体チップ、２はリード、３
はパッケージである。
はパッケージである。
【００１６】半導体チップ１は、半導体基板の素子形成
面に複数の半導体素子を形成し、パターン形成した配線
によってこれらの半導体素子が接続され、所定の回路シ
ステムを構成し、タブ４上に載置固定する。
面に複数の半導体素子を形成し、パターン形成した配線
によってこれらの半導体素子が接続され、所定の回路シ
ステムを構成し、タブ４上に載置固定する。
【００１７】リード２は、半導体チップ１のボンディン
グパッドにボンディングワイヤ５によって接続される内
部端子２ａと、半導体装置の実装時に他の装置・配線と
接続するための外部端子２ｂとが一体となっている。外
部端子２ｂはその端部を一部切り欠いておく。
グパッドにボンディングワイヤ５によって接続される内
部端子２ａと、半導体装置の実装時に他の装置・配線と
接続するための外部端子２ｂとが一体となっている。外
部端子２ｂはその端部を一部切り欠いておく。
【００１８】パッケージ３は、エポキシ等を用いた樹脂
モールドによって一体に成形し、タブ４に固定した半導
体チップ１を収容し、各リード２を固定する。
モールドによって一体に成形し、タブ４に固定した半導
体チップ１を収容し、各リード２を固定する。
【００１９】本実施例では、パッケージ３の周辺部、よ
り具体的にはパッケージ３の側面に、リード２の位置に
対応した複数の凹部３ａを形成し、形成した凹部３ａ内
にリード２の外部端子２ｂを収容することによって、外
部端子２ｂの端部をパッケージ３の外周面よりも内側に
形成する。従って、外部端子２ｂがパッケージ３の外周
面から張出することがない。
り具体的にはパッケージ３の側面に、リード２の位置に
対応した複数の凹部３ａを形成し、形成した凹部３ａ内
にリード２の外部端子２ｂを収容することによって、外
部端子２ｂの端部をパッケージ３の外周面よりも内側に
形成する。従って、外部端子２ｂがパッケージ３の外周
面から張出することがない。
【００２０】図３は、樹脂モールド前の本実施例半導体
装置を示す平面図である。
装置を示す平面図である。
【００２１】図３ではリード２とタブ４とはフレーム６
によって一体化したリードフレーム７となっている。リ
ードフレーム７は、金属の薄板を成形し、樹脂モールド
によって固定される前のリード２をフレーム６によって
一体化している。
によって一体化したリードフレーム７となっている。リ
ードフレーム７は、金属の薄板を成形し、樹脂モールド
によって固定される前のリード２をフレーム６によって
一体化している。
【００２２】タブ４はタブ吊り用のリード８によって四
隅を支えられ、フレーム６に固定されている。他にリー
ドフレーム７にはパッケージ３の側面に相当する位置で
リード２とリード２との間に生じる隙間を埋めるための
ダム８が形成されている。
隅を支えられ、フレーム６に固定されている。他にリー
ドフレーム７にはパッケージ３の側面に相当する位置で
リード２とリード２との間に生じる隙間を埋めるための
ダム８が形成されている。
【００２３】樹脂モールドによってパッケージ３を形成
した後に、リードフレーム７は、図中一点鎖線にて示す
ように、外部端子２ｂの端部に相当する位置及び外周面
にて切断され、タブ４及び各リード２が各々独立した状
態となる。また、外部端子２ｂの端部に相当する位置に
は菱形の孔を穿ち、この孔が切断後に前記外部端子２ｂ
の切欠きとなる。
した後に、リードフレーム７は、図中一点鎖線にて示す
ように、外部端子２ｂの端部に相当する位置及び外周面
にて切断され、タブ４及び各リード２が各々独立した状
態となる。また、外部端子２ｂの端部に相当する位置に
は菱形の孔を穿ち、この孔が切断後に前記外部端子２ｂ
の切欠きとなる。
【００２４】図４はプリント基板に実装した状態の本実
施例半導体装置を示す部分縦断面図、図５はその部分平
面図である。図中、１０はプリント基板、１１はソケッ
トである。ソケットは、凹部３ａに対応して配置した複
数の接触端子１１ａを、プリント基板１０接続部分の近
傍にて絶縁性の樹脂からなる枠体１１ｂで一体化したも
のである。
施例半導体装置を示す部分縦断面図、図５はその部分平
面図である。図中、１０はプリント基板、１１はソケッ
トである。ソケットは、凹部３ａに対応して配置した複
数の接触端子１１ａを、プリント基板１０接続部分の近
傍にて絶縁性の樹脂からなる枠体１１ｂで一体化したも
のである。
【００２５】接触端子１１ａは、可撓性を有する金属を
Ｕ字状に折り曲げて形成し、一端をハンダ１２によって
プリント基板１０に接続固定し、他端を半導体装置１の
外部端子２ｂに接触導通させる。
Ｕ字状に折り曲げて形成し、一端をハンダ１２によって
プリント基板１０に接続固定し、他端を半導体装置１の
外部端子２ｂに接触導通させる。
【００２６】また、接触端子１１ａの外部端子２ｂとの
接触部分をわずかに窪ませることによって、半導体装置
が図中、上下方向に移動するのを規制する。外部端子２
ｂの前記切欠きは、図５に示されるように、接触端子１
１ａを外部端子２ｂの中心に誘導し、接触端子１１ａが
左右に移動するのを規制する。
接触部分をわずかに窪ませることによって、半導体装置
が図中、上下方向に移動するのを規制する。外部端子２
ｂの前記切欠きは、図５に示されるように、接触端子１
１ａを外部端子２ｂの中心に誘導し、接触端子１１ａが
左右に移動するのを規制する。
【００２７】なお、本実施例ではパッケージ３に形成す
る凹部３ａを矩形にしたが、三角形或いは半円形等他の
形状に形成しても、本発明は実施可能である。
る凹部３ａを矩形にしたが、三角形或いは半円形等他の
形状に形成しても、本発明は実施可能である。
【００２８】（実施例２）図６は、本発明の他の実施例
である半導体装置をプリント基板に実装した状態で示す
部分縦断面図である。
である半導体装置をプリント基板に実装した状態で示す
部分縦断面図である。
【００２９】図中、２１は半導体チップ、２２はリー
ド、２３はパッケージである、はプリント基板、は接触
端子である。
ド、２３はパッケージである、はプリント基板、は接触
端子である。
【００３０】半導体チップ２１は、タブ２４上に載置固
定する。リード２２は、半導体チップ２１のボンディン
グパッドにボンディングワイヤ２５によって接続される
内部端子２２ａと、半導体装置の実装時に他の装置・配
線と接続するための外部端子２２ｂとが一体となってい
る。外部端子２２ｂには接続孔２２ｃを穿ってある。
定する。リード２２は、半導体チップ２１のボンディン
グパッドにボンディングワイヤ２５によって接続される
内部端子２２ａと、半導体装置の実装時に他の装置・配
線と接続するための外部端子２２ｂとが一体となってい
る。外部端子２２ｂには接続孔２２ｃを穿ってある。
【００３１】パッケージ２３は、エポキシ等を用いた樹
脂モールドによって一体に成形し、タブ２４に固定した
半導体チップ２１を収容し、各リード２２を固定する。
脂モールドによって一体に成形し、タブ２４に固定した
半導体チップ２１を収容し、各リード２２を固定する。
【００３２】本実施例では、パッケージ２３の周辺部、
より具体的には周辺部下面に、外部端子２２ｂの接続孔
２２ｃの位置に対応した複数の凹部２３ａを形成し、形
成した凹部２３ａ内にリードフレームの外部端子２２ｂ
の接続孔２２ｃ部分を収容し、外部端子２２ｂの接続孔
２２ｂ部分をパッケージ２３の外周面である下面よりも
内側に形成する。従って、外部端子２２ｂがパッケージ
２３の外周面から突出することがない。
より具体的には周辺部下面に、外部端子２２ｂの接続孔
２２ｃの位置に対応した複数の凹部２３ａを形成し、形
成した凹部２３ａ内にリードフレームの外部端子２２ｂ
の接続孔２２ｃ部分を収容し、外部端子２２ｂの接続孔
２２ｂ部分をパッケージ２３の外周面である下面よりも
内側に形成する。従って、外部端子２２ｂがパッケージ
２３の外周面から突出することがない。
【００３３】本実施例半導体装置の実装は、プリント基
板３０に複数の接触端子３１をハンダ３２によって植設
固定し、接触端子３１が接続孔２２ｃに嵌合することに
よって行う。接続孔２３ｃには、接触端子３１との嵌合
を容易にするために、その周縁に十字状の切れ目を入れ
ておく。また、接触端子３１の先端を円錐状に形成し、
接続孔２２ｃの位置に合わせて段差を設けておく。先端
を円錐状とすることによって接続が容易になり、段差を
設けることによって半導体装置の脱落が防止できる。
板３０に複数の接触端子３１をハンダ３２によって植設
固定し、接触端子３１が接続孔２２ｃに嵌合することに
よって行う。接続孔２３ｃには、接触端子３１との嵌合
を容易にするために、その周縁に十字状の切れ目を入れ
ておく。また、接触端子３１の先端を円錐状に形成し、
接続孔２２ｃの位置に合わせて段差を設けておく。先端
を円錐状とすることによって接続が容易になり、段差を
設けることによって半導体装置の脱落が防止できる。
【００３４】本実施例ではパッケージ２３の側面を断面
コ字状に窪ませて凹部２３ｂを形成し、リードフレーム
をパッケージ２３の外周面にて切断した後に外部端子２
２ｂの端部を折り曲げて側面の凹部２３ｂ内に収容す
る。これによって外部端子２２ｂの端部は側面凹部２３
ｂ内に収容されるので外部端子２２ｂの端部が外周面か
ら張出しない。従って、帯電物が外部端子２２ｂの端部
に接触する可能性は低いが、より安全を期するためカバ
ー２３ｃにて側面凹部２３ｂを覆う構成とする。カバー
２３ｂは絶縁性の材料例えばゴムを用い、その弾性を利
用して凹部２３ｂに嵌装する。
コ字状に窪ませて凹部２３ｂを形成し、リードフレーム
をパッケージ２３の外周面にて切断した後に外部端子２
２ｂの端部を折り曲げて側面の凹部２３ｂ内に収容す
る。これによって外部端子２２ｂの端部は側面凹部２３
ｂ内に収容されるので外部端子２２ｂの端部が外周面か
ら張出しない。従って、帯電物が外部端子２２ｂの端部
に接触する可能性は低いが、より安全を期するためカバ
ー２３ｃにて側面凹部２３ｂを覆う構成とする。カバー
２３ｂは絶縁性の材料例えばゴムを用い、その弾性を利
用して凹部２３ｂに嵌装する。
【００３５】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００３６】既述した実施例では、樹脂モールドのプラ
スチックパッケージ３について説明したが、メタル，ガ
ラス，セラミック等他の材料を用いたパッケージ或いは
樹脂を用いた組立式のパッケージを用いた半導体装置に
も、本発明は適用が可能である。
スチックパッケージ３について説明したが、メタル，ガ
ラス，セラミック等他の材料を用いたパッケージ或いは
樹脂を用いた組立式のパッケージを用いた半導体装置に
も、本発明は適用が可能である。
【００３７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３８】（１）本発明は、半導体装置の外部端子が
外周面から突出しないので、外部端子と帯電物との接触
が防止され、静電破壊を防止するという効果がある。
外周面から突出しないので、外部端子と帯電物との接触
が防止され、静電破壊を防止するという効果がある。
【００３９】（２）静電耐圧が向上するので、静電破壊
に対する保護回路を省略或いは簡素化することができる
という効果がある。
に対する保護回路を省略或いは簡素化することができる
という効果がある。
【００４０】（３）本発明は、効果（２）により、処理
速度の高速化が可能になるという効果がある。
速度の高速化が可能になるという効果がある。
【００４１】（４）本発明は、効果（２）により、半導
体チップの面積が小型化し、半導体装置の小型化が可能
になるという効果がある。
体チップの面積が小型化し、半導体装置の小型化が可能
になるという効果がある。
【図１】 本発明の一実施例である半導体装置を示す平
面図、
面図、
【図２】 本発明の一実施例である半導体装置を示す縦
断面図、
断面図、
【図３】 本発明の一実施例である半導体装置の樹脂モ
ールド前の状態を示す平面図、
ールド前の状態を示す平面図、
【図４】 本発明の一実施例である半導体装置のプリン
ト基板実装状態を示す部分縦断面図、
ト基板実装状態を示す部分縦断面図、
【図５】 本発明の他の実施例である半導体装置のプリ
ント基板実装状態を示す部分平面図、
ント基板実装状態を示す部分平面図、
【図６】 本発明の他の実施例である半導体装置のプリ
ント基板実装状態を示す部分縦断面図である。
ント基板実装状態を示す部分縦断面図である。
１，２１…半導体チップ、２，８，２２…リード、２
ａ，２２ａ…内部端子、２ｂ，２２ｂ外部端子、３，２
３…パッケージ、３ａ，２３ａ，２３ｂ…凹部、４，２
４…タブ、５，２５…ボンディングワイヤ、６…フレー
ム、７…リードフレーム、９…ダム、１０，３０…プリ
ント基板、１１…ソケット、１１ａ，３１…接触端子、
１１ｂ枠体、１２，３２…ハンダ、２２ｃ…接続孔、２
３ｃ…カバー。
ａ，２２ａ…内部端子、２ｂ，２２ｂ外部端子、３，２
３…パッケージ、３ａ，２３ａ，２３ｂ…凹部、４，２
４…タブ、５，２５…ボンディングワイヤ、６…フレー
ム、７…リードフレーム、９…ダム、１０，３０…プリ
ント基板、１１…ソケット、１１ａ，３１…接触端子、
１１ｂ枠体、１２，３２…ハンダ、２２ｃ…接続孔、２
３ｃ…カバー。
Claims (3)
- 【請求項１】 半導体チップとリードフレームとを接続
し、パッケージに収容して形成する半導体装置におい
て、パッケージの周辺部に凹部を形成し、形成した凹部
内にリードフレームの外部端子を収容し、外部端子の端
部をパッケージの外周面よりも内側に設けたことを特徴
とする半導体装置。 - 【請求項２】 前記凹部をパッケージの側面に形成した
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記凹部をパッケージの外周部下面に形
成したことを特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140818A JPH06349959A (ja) | 1993-06-11 | 1993-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140818A JPH06349959A (ja) | 1993-06-11 | 1993-06-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349959A true JPH06349959A (ja) | 1994-12-22 |
Family
ID=15277443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5140818A Withdrawn JPH06349959A (ja) | 1993-06-11 | 1993-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034782A (ja) * | 2006-06-29 | 2008-02-14 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置 |
-
1993
- 1993-06-11 JP JP5140818A patent/JPH06349959A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034782A (ja) * | 2006-06-29 | 2008-02-14 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6610923B1 (en) | Multi-chip module utilizing leadframe | |
| US20070048903A1 (en) | Multi-chip package type semiconductor device | |
| US9029993B2 (en) | Semiconductor device including semiconductor chip mounted on lead frame | |
| KR20010037254A (ko) | 반도체패키지 | |
| JPH04216661A (ja) | 集積回路パッケージアセンブリ | |
| KR100379089B1 (ko) | 리드프레임 및 이를 이용한 반도체패키지 | |
| JPH06349959A (ja) | 半導体装置 | |
| KR100338225B1 (ko) | 반도체장치 | |
| JP2541532B2 (ja) | 半導体モジュ―ル | |
| KR100270496B1 (ko) | 패키지일측에만리드단자를구비한반도체장치 | |
| US20050127526A1 (en) | Semi conductor device | |
| JP3248117B2 (ja) | 半導体装置 | |
| KR20050120146A (ko) | 전자회로 모듈 패키지 | |
| KR19980019661A (ko) | 홈이 형성된 인쇄회로기판을 이용한 COB(Chip On Board)패키지 | |
| KR100525091B1 (ko) | 반도체 패키지 | |
| JP2912813B2 (ja) | 電子部品 | |
| JPH02119171A (ja) | 半導体集積回路装置 | |
| JPH1140743A (ja) | 半導体装置 | |
| JPH01169958A (ja) | 半導体パッケージ | |
| JPH06132472A (ja) | Ｉｃパッケージ | |
| JPH0855937A (ja) | 回路装置 | |
| KR0163214B1 (ko) | 세라믹 기판을 이용한 집적회로 패키지 및 그의 제조방법 | |
| JPH0758268A (ja) | 半導体装置及びリードフレーム | |
| KR20030048247A (ko) | 금속패턴이 구비된 칩을 포함하는 센터패드형 비지에이패키지 | |
| JPH1022448A (ja) | 静電破壊／ラッチアップ対策半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |