JPH06350089A - 逆スタガード型薄膜電界効果トランジスタ - Google Patents
逆スタガード型薄膜電界効果トランジスタInfo
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- JPH06350089A JPH06350089A JP13550993A JP13550993A JPH06350089A JP H06350089 A JPH06350089 A JP H06350089A JP 13550993 A JP13550993 A JP 13550993A JP 13550993 A JP13550993 A JP 13550993A JP H06350089 A JPH06350089 A JP H06350089A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】逆スタガード型セルフアラインＴＦＴにおい
て、余分な寄生容量を発生させずに光照射時のオフ電流
を低減しかつバックチャネルにかかる分極および固定電
荷の影響を抑止する。 【構成】逆スタガード型セルフアラインＴＦＴにおい
て、ゲート電極２に対してセルフアラインで形成したチ
ャネル保護膜を第１の絶縁層８、ａ−Ｓｉ：Ｈ膜９、第
２の絶縁層１０の３層膜とする。 【効果】ａ−Ｓｉ：Ｈ層９によりチャネルへの入射光が
吸収され、光オフ電流の増大を抑止することができた。
て、余分な寄生容量を発生させずに光照射時のオフ電流
を低減しかつバックチャネルにかかる分極および固定電
荷の影響を抑止する。 【構成】逆スタガード型セルフアラインＴＦＴにおい
て、ゲート電極２に対してセルフアラインで形成したチ
ャネル保護膜を第１の絶縁層８、ａ−Ｓｉ：Ｈ膜９、第
２の絶縁層１０の３層膜とする。 【効果】ａ−Ｓｉ：Ｈ層９によりチャネルへの入射光が
吸収され、光オフ電流の増大を抑止することができた。
Description
【０００１】
【産業上の利用分野】本発明はマトリクス表示素子や密
着型イメージセンサーなどに用いる薄膜電界効果トラン
ジスタの構造に関するものである。
着型イメージセンサーなどに用いる薄膜電界効果トラン
ジスタの構造に関するものである。
【０００２】
【従来の技術】ガラスなどの絶縁性基板上にシリコン薄
膜を用いて薄膜トランジスタを構成する技術は、アクテ
ィブマトリクス液晶表示装置を構成する中心的技術とし
て重要である。アクティブマトリクス液晶表示装置の高
性能化を図る上で、画素のスイッチング素子としての薄
膜電界効果トランジスタ（以下ＴＦＴと記す。）の高性
能化が要求される。その一つの方策として、ＴＦＴを自
己整合化して作成することにより、フォトリソグラフィ
プロセスの目合わせの負担を軽減し、ＴＦＴの低寄生容
量化と短チャネル化を行うことが提案されている。
膜を用いて薄膜トランジスタを構成する技術は、アクテ
ィブマトリクス液晶表示装置を構成する中心的技術とし
て重要である。アクティブマトリクス液晶表示装置の高
性能化を図る上で、画素のスイッチング素子としての薄
膜電界効果トランジスタ（以下ＴＦＴと記す。）の高性
能化が要求される。その一つの方策として、ＴＦＴを自
己整合化して作成することにより、フォトリソグラフィ
プロセスの目合わせの負担を軽減し、ＴＦＴの低寄生容
量化と短チャネル化を行うことが提案されている。
【０００３】今日一般的に多く用いられているのは、ゲ
ート電極を基板側に配し、ソース・ドレイン電極を半導
体薄膜層の上部に配するいわゆる逆スタガード型ＴＦＴ
である。この構造でゲート電極とソース・ドレイン電極
を自己整合的に形成する方法として、ゲート電極をマス
クとして背面露光を行うことによりチャネル領域のパッ
シベーション用の絶縁膜（チャネル保護膜）を自己整合
的に形成し、これをマスクとしてイオン注入を行い、選
択的に非晶質シリコン薄膜ソース・ドレイン領域として
ｎ型不純物導入を形成した後、クロミウム（Ｃｒ）など
の金属を成膜し、ｎ型不純物導入領域の表面部をシリサ
イド化させ、低抵抗にしてソース・ドレイン電極として
用いる方法が提案されている。この方式では、ゲート電
極とソース・ドレイン電極間の微妙な目合わせが、背面
露光を用いることにより自己整合的に形成されているた
め、その重なりを精密に制御でき、かつ寄生容量を低く
抑えることができる。
ート電極を基板側に配し、ソース・ドレイン電極を半導
体薄膜層の上部に配するいわゆる逆スタガード型ＴＦＴ
である。この構造でゲート電極とソース・ドレイン電極
を自己整合的に形成する方法として、ゲート電極をマス
クとして背面露光を行うことによりチャネル領域のパッ
シベーション用の絶縁膜（チャネル保護膜）を自己整合
的に形成し、これをマスクとしてイオン注入を行い、選
択的に非晶質シリコン薄膜ソース・ドレイン領域として
ｎ型不純物導入を形成した後、クロミウム（Ｃｒ）など
の金属を成膜し、ｎ型不純物導入領域の表面部をシリサ
イド化させ、低抵抗にしてソース・ドレイン電極として
用いる方法が提案されている。この方式では、ゲート電
極とソース・ドレイン電極間の微妙な目合わせが、背面
露光を用いることにより自己整合的に形成されているた
め、その重なりを精密に制御でき、かつ寄生容量を低く
抑えることができる。
【０００４】
【発明が解決しようとする課題】上述のＴＦＴをアクテ
ィブマトリクス液晶表示装置に用いる場合、図３に示す
ようにガラス基板１の裏面より照明光が入射し、対向基
板１４側で反射した光がＴＦＴのバックチャネル側から
入射することが多い。この入射光は非晶質シリコン膜内
部でキャリアの生成を行うため、これに伴い電流の増大
が起こる。特に、ゲート電極２に負の電圧を印加した場
合、暗状態ではチャネルが空乏化しドレイン電流が非常
に低く抑えられいわゆるＯＦＦ状態となるのに対して、
光が照射されるとフォトキャリアによりＯＦＦ電流が大
きく増大する。
ィブマトリクス液晶表示装置に用いる場合、図３に示す
ようにガラス基板１の裏面より照明光が入射し、対向基
板１４側で反射した光がＴＦＴのバックチャネル側から
入射することが多い。この入射光は非晶質シリコン膜内
部でキャリアの生成を行うため、これに伴い電流の増大
が起こる。特に、ゲート電極２に負の電圧を印加した場
合、暗状態ではチャネルが空乏化しドレイン電流が非常
に低く抑えられいわゆるＯＦＦ状態となるのに対して、
光が照射されるとフォトキャリアによりＯＦＦ電流が大
きく増大する。
【０００５】このＯＦＦ電流の増大はＴＦＴがスイッチ
ング素子としての役割を果たす上で大きな障害となる。
例えば、液晶ディスプレイの１画素の等価回路は図４の
ようになっている。この時、容量が０．０５０ｐｆ、Ｏ
ＦＦ抵抗が１０12Ωとすると、この等価回路の時定数は
５０ｍｓとなり、フレーム周期と同等となる。このよう
にＯＦＦ電流が流れると、電荷保持が不十分となり設定
した輝度からずれることになって、画面の輝度制御が困
難になる。
ング素子としての役割を果たす上で大きな障害となる。
例えば、液晶ディスプレイの１画素の等価回路は図４の
ようになっている。この時、容量が０．０５０ｐｆ、Ｏ
ＦＦ抵抗が１０12Ωとすると、この等価回路の時定数は
５０ｍｓとなり、フレーム周期と同等となる。このよう
にＯＦＦ電流が流れると、電荷保持が不十分となり設定
した輝度からずれることになって、画面の輝度制御が困
難になる。
【０００６】本発明の目的は、ＯＦＦ電流の少ない逆ス
タガード型ＴＥＴを提供することにある。
タガード型ＴＥＴを提供することにある。
【０００７】
【課題を解決するための手段】本発明の逆スタガード型
薄膜電界効果トランジスタは、透明絶縁性基板の一表面
を選択的に被覆するゲート電極と、前記ゲート電極を被
覆して前記透明絶縁性基板の一表面の少なくとも所定領
域に被着されたゲート絶縁膜と、前記ゲート電極と交差
して前記ゲート絶縁膜に選択的に被着された非晶質シリ
コン膜と、前記非晶質シリコン膜の少なくとも表面部に
選択的に形成された一対の不純物導入領域と、前記非晶
質シリコン膜の前記一対の不純物導入領域で挟まれた領
域を被覆する第１の絶縁層、ノンドープ非晶質シリコン
層および第２の絶縁層からなるチャネル保護膜とを有す
るというものである。
薄膜電界効果トランジスタは、透明絶縁性基板の一表面
を選択的に被覆するゲート電極と、前記ゲート電極を被
覆して前記透明絶縁性基板の一表面の少なくとも所定領
域に被着されたゲート絶縁膜と、前記ゲート電極と交差
して前記ゲート絶縁膜に選択的に被着された非晶質シリ
コン膜と、前記非晶質シリコン膜の少なくとも表面部に
選択的に形成された一対の不純物導入領域と、前記非晶
質シリコン膜の前記一対の不純物導入領域で挟まれた領
域を被覆する第１の絶縁層、ノンドープ非晶質シリコン
層および第２の絶縁層からなるチャネル保護膜とを有す
るというものである。
【０００８】
【作用】チャネル保護のノンドープ非晶質シリコン層に
より、バックチャネル側から入射した光はかなり吸収さ
れる。ノンドープ非晶質シリコンの吸収係数は、その膜
質および入射光の波長によりかなり異なるが、可視光に
対して通常５ｘ１０5 ｃｍ-1程度である。この時ノンド
ープ非晶質シリコン層の膜厚を５０ｎｍとすると、この
層の透過率は１／１０程度になる。
より、バックチャネル側から入射した光はかなり吸収さ
れる。ノンドープ非晶質シリコンの吸収係数は、その膜
質および入射光の波長によりかなり異なるが、可視光に
対して通常５ｘ１０5 ｃｍ-1程度である。この時ノンド
ープ非晶質シリコン層の膜厚を５０ｎｍとすると、この
層の透過率は１／１０程度になる。
【０００９】フォトキャリアの生成は入射光強度にほぼ
比例しており、透過光強度が１／１０になるとフォトキ
ャリアの量も１／１０になり、光照射時のＯＦＦ電流を
ノンドープ非晶質シリコン層のないＴＥＴの１／１０程
度に抑えることができるようになる。
比例しており、透過光強度が１／１０になるとフォトキ
ャリアの量も１／１０になり、光照射時のＯＦＦ電流を
ノンドープ非晶質シリコン層のないＴＥＴの１／１０程
度に抑えることができるようになる。
【００１０】この時、ノンドープ非結晶シリコン層内部
にはフォトキャリアが生成するものの、高抵抗であり、
かつ誘電体でもないので分極や固定電荷がＴＦＴ内部の
電位分布に影響を与えることはほとんどない。
にはフォトキャリアが生成するものの、高抵抗であり、
かつ誘電体でもないので分極や固定電荷がＴＦＴ内部の
電位分布に影響を与えることはほとんどない。
【００１１】一方、この構造を作成する際は、チャネル
保護膜を作成する時に、２つの絶縁層の間にノンドープ
非晶質シリコン層を挟み込んで成膜すること以外、通常
の自己整合構造の逆スタガード型ＴＦＴの工程と全く同
様にして作成することができる。
保護膜を作成する時に、２つの絶縁層の間にノンドープ
非晶質シリコン層を挟み込んで成膜すること以外、通常
の自己整合構造の逆スタガード型ＴＦＴの工程と全く同
様にして作成することができる。
【００１２】さらに、このようにして作製したノンドー
プ非晶質シリコン層の（遮光層）は、ＴＦＴのチャネル
領域に対して自己整合的に作成されており、この形成に
伴ってチャネル容量に付加して、余分な寄生容量が発生
することがない。
プ非晶質シリコン層の（遮光層）は、ＴＦＴのチャネル
領域に対して自己整合的に作成されており、この形成に
伴ってチャネル容量に付加して、余分な寄生容量が発生
することがない。
【００１３】
【実施例】図１に、本発明の一実施例の逆スタガート型
ＴＦＴの断面図を示す。
ＴＦＴの断面図を示す。
【００１４】この実施例は透明絶縁性基板（ガラス基板
１）の一表面を選択的に被覆するゲート電極２と、ゲー
ト電極２を被覆してガラス基板１の一表面の少なくとも
所定領域に被着されたゲート絶縁膜３と、ゲート電極２
と交差してゲート絶縁膜３に選択的に被着されたノンド
ープ非晶質シリコン膜（ノンドープａ−Ｓｉ：Ｈ膜５）
と、ノンドープａ−Ｓｉ：Ｈ膜５の少なくとも表面部に
選択的に形成された一対のｎ型不純物導入領域４−１，
４−２と、ノンドープａ−Ｓｉ：Ｈ膜５の一対のｎ型不
純物導入領域４−１，４−２で挟まれた領域を被覆する
第１の絶縁層８、ノンドープ非晶質シリコン層（遮光用
のノンドープａ−Ｓｉ：Ｈ層９）および第２の絶縁層１
０からなる３層のチャネル保護膜とを有するというもの
である。
１）の一表面を選択的に被覆するゲート電極２と、ゲー
ト電極２を被覆してガラス基板１の一表面の少なくとも
所定領域に被着されたゲート絶縁膜３と、ゲート電極２
と交差してゲート絶縁膜３に選択的に被着されたノンド
ープ非晶質シリコン膜（ノンドープａ−Ｓｉ：Ｈ膜５）
と、ノンドープａ−Ｓｉ：Ｈ膜５の少なくとも表面部に
選択的に形成された一対のｎ型不純物導入領域４−１，
４−２と、ノンドープａ−Ｓｉ：Ｈ膜５の一対のｎ型不
純物導入領域４−１，４−２で挟まれた領域を被覆する
第１の絶縁層８、ノンドープ非晶質シリコン層（遮光用
のノンドープａ−Ｓｉ：Ｈ層９）および第２の絶縁層１
０からなる３層のチャネル保護膜とを有するというもの
である。
【００１５】次に、この実施例の製造方法について説明
する。
する。
【００１６】まず、図２（ａ）に示すように、ガラス基
板１上にクロミウム膜を１５０ｎｍスパッタ法により形
成し、フォトリソグラフィによりゲート電極のレジスト
パタンを形成し、クロミウムをエッチングしてパターニ
ングして幅６μｍのストライプ状のゲート電極２を形成
する。
板１上にクロミウム膜を１５０ｎｍスパッタ法により形
成し、フォトリソグラフィによりゲート電極のレジスト
パタンを形成し、クロミウムをエッチングしてパターニ
ングして幅６μｍのストライプ状のゲート電極２を形成
する。
【００１７】さらにこの上に、プラズマＣＶＤ法を用い
て、図２（ｂ）に示すように、ゲート絶縁膜３として窒
化シリコン膜を４００ｎｍ堆積する。次に、グロー放電
プラズマ中でＳｉＨ4 ガスを分解することによってノン
ドープ非晶質シリコン膜（ａ−Ｓｉ：Ｈ膜５）を５０ｎ
ｍ堆積する。次にプラズマＣＶＤ法で非晶質窒化シリコ
ン膜１１を２５０ｎｍ堆積させる。
て、図２（ｂ）に示すように、ゲート絶縁膜３として窒
化シリコン膜を４００ｎｍ堆積する。次に、グロー放電
プラズマ中でＳｉＨ4 ガスを分解することによってノン
ドープ非晶質シリコン膜（ａ−Ｓｉ：Ｈ膜５）を５０ｎ
ｍ堆積する。次にプラズマＣＶＤ法で非晶質窒化シリコ
ン膜１１を２５０ｎｍ堆積させる。
【００１８】ここでポジ型フォトレジストを塗布し、ガ
ラス基板１の裏面から波長４３５ｎｍの紫外光を照射す
る。このとき、ゲート電極２がマスクとして働くが、図
２（ｃ）に示すように、ゲート電極を細らせた形のパタ
ンにフォトレジスト膜１２を形成するため過度に露光を
行う。例えば、フォトレジスト膜１２の厚さ１．５μｍ
のとき、照射光の強さは７ｍＷ／ｃｍ2 、露光時間は７
分とし、現像時間は２分とする。
ラス基板１の裏面から波長４３５ｎｍの紫外光を照射す
る。このとき、ゲート電極２がマスクとして働くが、図
２（ｃ）に示すように、ゲート電極を細らせた形のパタ
ンにフォトレジスト膜１２を形成するため過度に露光を
行う。例えば、フォトレジスト膜１２の厚さ１．５μｍ
のとき、照射光の強さは７ｍＷ／ｃｍ2 、露光時間は７
分とし、現像時間は２分とする。
【００１９】このフォトレジスト膜１２をマスクとして
非晶質窒化シリコン膜１１を希弗酸によりエッチグす
る。これにより、図２（ｄ）に示すように、幅５μｍの
ストライプ状のチャネル保護膜１１ａがゲート電極２に
対して自己整合的に形成される。
非晶質窒化シリコン膜１１を希弗酸によりエッチグす
る。これにより、図２（ｄ）に示すように、幅５μｍの
ストライプ状のチャネル保護膜１１ａがゲート電極２に
対して自己整合的に形成される。
【００２０】レジストを剥離後、イオン注入法によりリ
ンイオンを３０ｋｖで４ｘ１０15／ｃｍ2 だけ注入す
る。このようにすると、図２（ｅ）に示すように、ａ−
Ｓｉ：Ｈ膜５のチャネル保護膜１１ａに覆われていない
領域には、リンがドーピングされｎ型不純物導入領域４
−１，４−２が形成される。これに対して、チャネル保
護膜１１ａで覆われている領域ではドーピングが行われ
ない。このようにして、ソース・ドレイン領域（４−
１，４−２）をゲート電極に対して自己整合的に形成す
る。
ンイオンを３０ｋｖで４ｘ１０15／ｃｍ2 だけ注入す
る。このようにすると、図２（ｅ）に示すように、ａ−
Ｓｉ：Ｈ膜５のチャネル保護膜１１ａに覆われていない
領域には、リンがドーピングされｎ型不純物導入領域４
−１，４−２が形成される。これに対して、チャネル保
護膜１１ａで覆われている領域ではドーピングが行われ
ない。このようにして、ソース・ドレイン領域（４−
１，４−２）をゲート電極に対して自己整合的に形成す
る。
【００２１】しかる後に、希弗酸でチャネル保護膜１１
ａを除去し、改めてプラズマＣＶＤ法を用いてチャネル
保護膜を形成する。すなわち、図２（ｆ）に示すよう
に、第１の絶縁層８（厚さ５０ｎｍの非晶質窒化シリコ
ン膜）、ａ−Ｓｉ：Ｈ層９および第２の絶縁層１０（厚
さ５０ｎｍの非晶質窒化シリコン膜）をプラズマＣＶＤ
法により連続的に形成する。ａ−Ｓｉ：Ｈ層９の厚さは
少なくとも１０ｎｍ，好しくは３０ｎｍとする。
ａを除去し、改めてプラズマＣＶＤ法を用いてチャネル
保護膜を形成する。すなわち、図２（ｆ）に示すよう
に、第１の絶縁層８（厚さ５０ｎｍの非晶質窒化シリコ
ン膜）、ａ−Ｓｉ：Ｈ層９および第２の絶縁層１０（厚
さ５０ｎｍの非晶質窒化シリコン膜）をプラズマＣＶＤ
法により連続的に形成する。ａ−Ｓｉ：Ｈ層９の厚さは
少なくとも１０ｎｍ，好しくは３０ｎｍとする。
【００２２】ここで、ポジ型フォトレジストを塗布し、
再びガラス基板１の裏面から紫外光を照射し、ゲート電
極パタンを投影する。この時のフォトレジスト膜は１回
目の背面露光で形成されるフォトレジスト膜１２よりや
や広めになるよう露光時間と現像時間を制御する。例え
ば、フォトレジスト膜の厚さが同じのとき、照射光の強
さは７ｍＷ／ｃｍ2 、露光時間は４分３０秒、現像時間
は１分２０秒とする。
再びガラス基板１の裏面から紫外光を照射し、ゲート電
極パタンを投影する。この時のフォトレジスト膜は１回
目の背面露光で形成されるフォトレジスト膜１２よりや
や広めになるよう露光時間と現像時間を制御する。例え
ば、フォトレジスト膜の厚さが同じのとき、照射光の強
さは７ｍＷ／ｃｍ2 、露光時間は４分３０秒、現像時間
は１分２０秒とする。
【００２３】このレジスト膜をマスクにして前述の第２
の絶縁層８，ａ−Ｓｉ：Ｈ層９，第１の絶縁膜８を連続
してドライエッチングすることにより、図２（ｇ）に示
すように、幅５．７μｍのストライプ状のチャネル保護
膜１１ｂを形成する。
の絶縁層８，ａ−Ｓｉ：Ｈ層９，第１の絶縁膜８を連続
してドライエッチングすることにより、図２（ｇ）に示
すように、幅５．７μｍのストライプ状のチャネル保護
膜１１ｂを形成する。
【００２４】しかる後に、この表面を希弗酸で処理した
後、２００ｎｍのクロミウム膜を堆積し、図２（ｈ）に
示すようにクロミウムシリサイド層７−１，７−２を形
成し、残ったクロミウム膜をパターニングしてソース・
ドレイン金属層６−１，６−２を形成する。
後、２００ｎｍのクロミウム膜を堆積し、図２（ｈ）に
示すようにクロミウムシリサイド層７−１，７−２を形
成し、残ったクロミウム膜をパターニングしてソース・
ドレイン金属層６−１，６−２を形成する。
【００２５】次に、図２（ｉ）に示すように半導体層を
島状にパターニングする工程を経て、ＴＦＴ全体を覆う
ように２００ｎｍのパッシベーション用の窒化シリコン
膜１３を堆積する。
島状にパターニングする工程を経て、ＴＦＴ全体を覆う
ように２００ｎｍのパッシベーション用の窒化シリコン
膜１３を堆積する。
【００２６】このようにして作製したＴＦＴは図１に示
すように、ＴＦＴのチャネルが形成される領域がａ−Ｓ
ｉ：Ｈ層９で覆われているため、図５（ドレイン電圧１
０Ｖのときのドレイン電流対ゲート電圧特性を示すグラ
フ）に示すようにバックチャネル側から光を照射した場
合のオフ電流は、曲線２３（従来例）と曲線２４（一実
施例）とを比較すると分るように従来より１〜２桁程度
小さくすることができる。
すように、ＴＦＴのチャネルが形成される領域がａ−Ｓ
ｉ：Ｈ層９で覆われているため、図５（ドレイン電圧１
０Ｖのときのドレイン電流対ゲート電圧特性を示すグラ
フ）に示すようにバックチャネル側から光を照射した場
合のオフ電流は、曲線２３（従来例）と曲線２４（一実
施例）とを比較すると分るように従来より１〜２桁程度
小さくすることができる。
【００２７】
【発明の効果】一般に、アクティブマトリクス液晶ディ
スプレイでは、バックライト等による迷光がＴＦＴのバ
ックチャネルに入射し、ＴＦＴのオフ時の抵抗が低下す
ることによる表示品質の劣化が表れることがあるが、本
発明のＴＦＴを用いてセルアレイを構成すればオフ時の
抵抗の低下が１〜２桁程度抑えられ、このような表示品
質の劣化に対して著しい改善が見られるという効果があ
る。
スプレイでは、バックライト等による迷光がＴＦＴのバ
ックチャネルに入射し、ＴＦＴのオフ時の抵抗が低下す
ることによる表示品質の劣化が表れることがあるが、本
発明のＴＦＴを用いてセルアレイを構成すればオフ時の
抵抗の低下が１〜２桁程度抑えられ、このような表示品
質の劣化に対して著しい改善が見られるという効果があ
る。
【図１】本発明の一実施例の逆スタガード型ＴＦＴの断
面図である。
面図である。
【図２】一実施例の製造方法の説明のため（ａ）〜
（ｉ）に分図して示す工程順断面図である。
（ｉ）に分図して示す工程順断面図である。
【図３】逆スタガード型ＴＦＴを用いたアクティブマト
リクス液晶表示素子の断面模式図である。
リクス液晶表示素子の断面模式図である。
【図４】アクティブマトリクス液晶表示素子の１画素の
等価回路図である。
等価回路図である。
【図５】本発明の逆スタガード型ＴＦＴＴにバックチャ
ネル側から光が入射した場合のオフ電流の増大が、従来
型のトランジスタに比して抑制されることを示すグラフ
である。
ネル側から光が入射した場合のオフ電流の増大が、従来
型のトランジスタに比して抑制されることを示すグラフ
である。
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁膜 ４−１，４−２ ｎ型不純物導入領域 ５ ノンドープａ−Ｓｉ：Ｈ層 ６−１，６−２ ソース・ドレイン金属層 ７ 金属シリサイド膜 ８ 第１の絶縁膜 ９ 遮光用のノンドープａ−Ｓｉ：Ｈ層 １０ 第２の絶縁膜 １１ 非晶質窒化シリコン膜 １１ａ，１１ｂ チャネル保護膜 １２ フォトレジスト膜 １３ 窒化シリコン膜 １４ 対向基板 １５ 照明光 １６ 液晶 １７ 容量 １８ コモン電圧端子 １９ ＴＦＴ ２０ 走査線 ２１ 信号線 ２２ 暗特性 ２３ 従来の光照射時の特性曲線 ２４ 本発明によるＴＦＴの光照射時の特性曲線
Claims (3)
- 【請求項１】 透明絶縁性基板の一表面を選択的に被覆
するゲート電極と、前記ゲート電極を被覆して前記透明
絶縁性基板の一表面の少なくとも所定領域に被着された
ゲート絶縁膜と、前記ゲート電極と交差して前記ゲート
絶縁膜に選択的に被着された非晶質シリコン膜と、前記
非晶質シリコン膜の少なくとも表面部に選択的に形成さ
れた一対の不純物導入領域と、前記非晶質シリコン膜の
前記一対の不純物導入領域で挟まれた領域を被覆する第
１の絶縁層、ノンドープ非晶質シリコン層および第２の
絶縁層からなるチャネル保護膜とを有することを特徴と
する逆スタガード型薄膜電界効果トランジスタ。 - 【請求項２】 不純物導入領域およびチャネル保護膜が
ゲート電極と自己整合的に配置されている請求項１記載
の逆スタガード型薄膜電界効果トランジスタ。 - 【請求項３】 不純物導入領域の表面部に金属シリサイ
ド層がチャネル保護膜と自己整合的に形成されている請
求項１または２記載の逆スタガード型薄膜電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13550993A JP3163844B2 (ja) | 1993-06-07 | 1993-06-07 | 逆スタガード型薄膜電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13550993A JP3163844B2 (ja) | 1993-06-07 | 1993-06-07 | 逆スタガード型薄膜電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350089A true JPH06350089A (ja) | 1994-12-22 |
| JP3163844B2 JP3163844B2 (ja) | 2001-05-08 |
Family
ID=15153428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13550993A Expired - Lifetime JP3163844B2 (ja) | 1993-06-07 | 1993-06-07 | 逆スタガード型薄膜電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3163844B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103704A (ja) * | 2006-09-22 | 2008-05-01 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| CN100416390C (zh) * | 2004-03-30 | 2008-09-03 | 乐金显示有限公司 | 液晶显示器件 |
| JP2011135086A (ja) * | 2009-12-23 | 2011-07-07 | Samsung Electronics Co Ltd | 薄膜トランジスタ、その製造方法、およびそれを利用した表示基板 |
| US8513661B2 (en) | 2008-01-23 | 2013-08-20 | Canon Kabushiki Kaisha | Thin film transistor having specified transmittance to light |
| JP2014107453A (ja) * | 2012-11-28 | 2014-06-09 | Fujifilm Corp | 酸化物半導体素子、酸化物半導体素子の製造方法、表示装置及びイメージセンサ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109004058B (zh) * | 2018-07-11 | 2020-06-30 | 浙江大学 | 一种具有光学栅极的锗沟道场效应晶体管器件及其制造方法 |
-
1993
- 1993-06-07 JP JP13550993A patent/JP3163844B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100416390C (zh) * | 2004-03-30 | 2008-09-03 | 乐金显示有限公司 | 液晶显示器件 |
| JP2008103704A (ja) * | 2006-09-22 | 2008-05-01 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US8513661B2 (en) | 2008-01-23 | 2013-08-20 | Canon Kabushiki Kaisha | Thin film transistor having specified transmittance to light |
| JP2011135086A (ja) * | 2009-12-23 | 2011-07-07 | Samsung Electronics Co Ltd | 薄膜トランジスタ、その製造方法、およびそれを利用した表示基板 |
| US9570621B2 (en) | 2009-12-23 | 2017-02-14 | Samsung Display Co., Ltd. | Display substrate, method of manufacturing the same |
| JP2014107453A (ja) * | 2012-11-28 | 2014-06-09 | Fujifilm Corp | 酸化物半導体素子、酸化物半導体素子の製造方法、表示装置及びイメージセンサ |
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| Publication number | Publication date |
|---|---|
| JP3163844B2 (ja) | 2001-05-08 |
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